JP2014170612A - シフトレジスタ回路 - Google Patents

Abstract

【課題】シフトレジスタ回路において、外部からの初期化信号を必要とせずに各ノードのレベルを初期化でき、且つ、出力信号のレベル変化速度の低下を防止する。
【解決手段】シフトレジスタ回路は、クロック端子ＣＫと出力端子ＯＵＴとの間に接続したトランジスタＱ１と、各々出力端子ＯＵＴを放電するトランジスタＱ２Ａ，Ｑ２Ｂと、トランジスタＱ２Ａの制御電極に接続する制御電極を有しトランジスタＱ１の制御電極（ノードＮ１）を放電するトランジスタＱ５Ａと、トランジスタＱ２Ｂの制御電極に接続する制御電極を有しノードＮ１を放電するトランジスタＱ５Ｂとを有し、更に、第１制御信号ＶＦＲの活性時にトランジスタＱ２Ａを駆動し、第２制御信号／ＶＦＲの活性時にトランジスタＱ２Ｂを駆動する駆動回路を備える。電源投入後、クロック信号ＣＬＫの動作開始前に、第１及び第２制御信号ＶＦＲ，／ＶＦＲの少なくとも片方が活性化される。
【選択図】図１１

Description

本発明は、走査線駆動回路に関するものであり、特に、例えば画像表示装置やイメージセンサなどの電気光学装置に使用される、同一導電型の電界効果トランジスタのみを用いて構成される走査線駆動回路を構成するシフトレジスタ回路に関するものである。

液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間（１Ｈ期間）の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。

ゲート線駆動回路としてのシフトレジスタは、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。即ち、ゲート線駆動回路を構成する個々の単位シフトレジスタの出力端子は、対応するゲート線に接続されるだけでなく、その次段あるいは後段の単位シフトレジスタの入力端子に接続される。

ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみを用いて構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみを用いて構成されたシフトレジスタ、およびそれを搭載する表示装置が種々提案されている（例えば、下記の特許文献１−１０）。

特開２００７−３５１８８号公報 特開２００６−６０２２５号公報 特開２００４−１５７５０８号公報 特開２００６−２４３５０号公報 特開２００４−２９５１２６号公報 特開２００２−１３３８９０号公報 特開２００７−２５００５２号公報 特開２００６−２７７８６０号公報（図１、図２、図１３） 特開２００４−２４６３５８号公報（図１） 特開２００６−３４４３０６号公報（図１１）

特許文献１の図６に、Ｐ型ＭＯＳトランジスタのみを用いて構成した従来の単位シフトレジスタの回路図が示されている。当該単位シフトレジスタの出力信号（ＯＵＴ）は、出力を活性レベル（ここではＬ（Low）レベル）にするトランジスタ（Ｔ２）（以下「プルアップトランジスタ」）を通してクロック信号（Ｃ１）が出力端子に供給されることによって活性化される。特にゲート線駆動回路に用いられる単位シフトレジスタは、出力信号を用いて大きな負荷容量となるゲート線を駆動するため、プルアップトランジスタには大きな駆動能力（電流を流す能力）が要求される。そのためプルアップトランジスタのオン抵抗は非常に低く設定される。

シフトレジスタの通常動作（信号のシフト動作）では、縦続接続した複数の単位シフトレジスタの出力信号が１つずつ順番に活性化されるように、各段のプルアップトランジスタは順番にオンになる。しかし、例えば電源投入直後など、回路の各ノードの電位が不定の状態では、複数の単位シフトレジスタのプルアップトランジスタがオンしている場合があり、そのときクロック信号が活性化すると、オン抵抗の低い複数のプルアップトランジスタを通して、過大な電流が流れるため好ましくない。

特許文献１の図６の単位シフトレジスタではその対策が図られている。即ち、当該単位シフトレジスタでは、プルアップトランジスタのゲートと非活性レベル（ここではＨ（High）レベル）の電源（ＶＤＤ）との間に、初期化信号（ＳＨＵＴ）で制御されるトランジスタ（Ｔ７ａ）（以下「初期化トランジスタ」）が接続される。通常動作の前には、初期化信号を用いて全ての単位シフトレジスタの初期化トランジスタが一時的にオンにされる。それにより、全ての単位シフトレジスタにおいて、プルアップトランジスタのゲート電位が非活性レベルに初期化され、不定状態から脱する。その結果、全てのプルアップトランジスタがオフになるため、クロック信号が活性化しても、複数のプルアップトランジスタを通して過大な電流が流れることはない。

しかしながら、特許文献１の図６の単位シフトレジスタでは、初期化トランジスタ（Ｔ７ａ）を設けたことにより生じる問題も考えられる。以下、この問題を説明する。

当該単位シフトレジスタにおいて、出力信号（ＯＵＴ）が活性化されるとき、プルアップトランジスタ（Ｔ２）のゲート・チャネル間容量（ＭＯＳ容量）を介する結合により、プルアップトランジスタのゲート電位が降下する。これによりプルアップトランジスタのゲート・ソース間電圧の絶対値が大きく維持されるため、プルアップトランジスタのオン抵抗を低く維持でき、出力信号の活性レベルへの変化（ここでは出力信号の立ち下がり）速度の低下が防止される。この効果は、プルアップトランジスタのゲート電位の降下幅が大きいほど向上する。その下降幅はプルアップトランジスタのＭＯＳ容量とゲートが接続するノード（ｎ２）の寄生容量との比に依存するため、プルアップトランジスタのゲートが接続するノードの寄生容量は小さいことが好ましい。

しかし当該単位シフトレジスタでは、プルアップトランジスタのゲートに、上記の初期化トランジスタ（Ｔ７ａ）が接続されているため、プルアップトランジスタのゲートが接続するノードの寄生容量が、初期化トランジスタのドレイン・ゲート間容量分だけ大きくなる。その結果、出力信号の活性化時にプルアップトランジスタのゲート電位が充分に降下されなくなると、プルアップトランジスタの駆動能力が低下して、出力信号の立ち下がり速度が低下するという問題が生じる。

また、特許文献１の図６の単位シフトレジスタのように、初期化信号（ＳＨＵＴ）を外部から入力する場合には、初期化信号の生成回路を外部回路として設ける必要があり、製造コストの上昇を招くという問題も考えられる。

本発明は以上のような課題を解決するためになされたものであり、各ノードのレベルを初期化する初期化機能を備え、且つ、出力信号の活性レベルへの変化速度の低下が防止されたシフトレジスタ回路を提供することを第１の目的とする。また初期化回路の制御信号（初期化信号）を外部から供給する必要のないシフトレジスタ回路を提供することを第２の目的とする。

本発明に係るシフトレジスタ回路は、入力端子、出力端子およびクロック端子と、前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、各々が前記出力端子を放電する第２および第３トランジスタと、第１制御信号の活性時には前記第２トランジスタを駆動し、第２制御信号の活性時には前記第３トランジスタを駆動する駆動回路とを備え、前記第１、第２および第３トランジスタの各制御電極が接続するノードをそれぞれ第１、第２および第３ノードとし、前記第２ノードに接続する制御電極を有し、前記第１ノードを放電する第４トランジスタと、前記第３ノードに接続する制御電極を有し、前記第１ノードを放電する第５トランジスタとを備え、電源の投入後、前記クロック信号が動作を開始する前に、前記第１および第２制御信号の少なくとも片方が所定時間だけ活性化されるものである。

本発明に係るシフトレジスタ回路は、電源投入時に第１および第２制御信号の少なくとも片方が活性化されるのに応じて第１ノードが非活性レベルに初期化される。よって第１トランジスタはオフ状態になり、通常動作の開始前にクロック信号が活性化しても、第１トランジスタを通して過大な電流が流れることを防止できる。さらに、第１および第２制御信号により第１ノードの非活性化ができるので、外部からのリセット信号を必要としない。

また第１ノードの初期化は、電源投入時の第１および第２制御信号の活性化に応じて、駆動回路が第４または第５トランジスタをオンにすることで実行される。第４および第５トランジスタは、通常動作の非選択時に第１ノードを非活性レベルに固定するためのものであり、従来のシフトレジスタ回路も有していたものである。つまり本発明では、第１ノードに初期化のための回路素子を新たに接続させる必要が無い。よって第１ノードの寄生容量は、従来の単位シフトレジスタと同じである。従って、出力信号の活性化時における第１ノードの昇圧効果は低減されず、第１トランジスタのオン抵抗の上昇は伴わない。従って、出力信号の活性化の速度（出力端子の充電速度）の低下を防止できる。

本発明の実施の形態１に係る液晶表示装置の概略ブロック図である。 実施の形態１に係るゲート線駆動回路の構成を示す図である。 実施の形態１に係る単位シフトレジスタの回路図である。 実施の形態１に係る単位シフトレジスタの動作を示す信号は系図である。 実施の形態１の第１の変更例に係る単位シフトレジスタの回路図である。 実施の形態１の第２の変更例に係る単位シフトレジスタの回路図である。 実施の形態１の第３の変更例に係る単位シフトレジスタの回路図である。 実施の形態１の第４の変更例に係るゲート線駆動回路の概略ブロック図である。 実施の形態１の第４の変更例に係る単位シフトレジスタの回路図である。 実施の形態１の第４の変更例に係る単位シフトレジスタの回路図である。 実施の形態２に係る単位シフトレジスタの構成を示す回路図である。 実施の形態２に係る単位シフトレジスタの通常動作を示す信号波形図である。 実施の形態２に係る単位シフトレジスタの初期リセット動作を説明するための信号波形図である。 実施の形態２の第１の変更例に係る単位シフトレジスタの初期リセット動作を説明するための信号波形図である。 実施の形態２の第２の変更例に係る単位シフトレジスタの回路図である。

以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。

また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはＩＧＺＯ（In-Ga-Zn-O）等の酸化物半導体などを用いることができる。

よく知られているように、トランジスタは、それぞれ制御電極（狭義にはゲート（電極））と、一方の電流電極（狭義にはドレイン（電極）またはソース（電極））と、他方の電流電極（狭義にはソース（電極）またはドレイン（電極））とを含む少なくとも３つの電極を有する素子である。トランジスタはゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えば、Ｎ型トランジスタであれば、相対的に電位の高い電極をドレイン、低い電極をソースと呼称する（Ｐ型トランジスタの場合はその逆となる）。

特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはＳＯＩ、ガラス、樹脂などの絶縁性基板であってもよい。

本発明のゲート線駆動回路は、単一導電型のトランジスタのみを用いて構成される。例えばＮ型トランジスタは、ゲート・ソース間電圧が当該トランジスタのしきい値電圧よりも高いＨ（ハイ）レベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも低いＬ（ロー）レベルで非活性状態（オフ状態、非導通状態）となる。そのためＮ型トランジスタを用いた回路においては信号のＨレベルが「活性レベル」、Ｌレベルが「非活性レベル」となる。また、Ｎ型トランジスタを用いて構成した回路の各ノードは、充電されてＨレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＬレベルになることで、活性レベルから非活性レベルへの変化が生じる。

逆にＰ型トランジスタは、ゲート・ソース間電圧がトランジスタのしきい値電圧（ソースを基準として負の値）よりも低いＬレベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも高いＨレベルで非活性状態（オフ状態、非導通状態）となる。そのためＰ型トランジスタを用いた回路においては信号のＬレベルが「活性レベル」、Ｈレベルが「非活性レベル」となる。また、Ｐ型トランジスタを用いて構成した回路の各ノードは、充電・放電の関係がＮ型トランジスタの場合と逆になり、充電されてＬレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＨレベルになることで、活性レベルから非活性レベルへの変化が生じる。

本明細書では、非活性レベルから活性レベルへの変化を「プルアップ」、活性レベルから非活性レベルへの変化「プルダウン」と定義する。つまり、Ｎ型トランジスタを用いた回路では、ＬレベルからＨレベルへの変化が「プルアップ」、ＨレベルからＬレベルの変化が「プルダウン」と定義され、Ｐ型トランジスタを用いた回路では、ＨレベルからＬレベルへの変化が「プルアップ」、ＬレベルからＨレベルの変化が「プルダウン」と定義される。

また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とはその他の要素（素子やスイッチなど）を介しての接続であるが実質的に直接接続されているのと等価な状態を含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。

本発明においては、互いに位相の異なるクロック信号（多相クロック信号）が用いられる。以下では説明の簡単のため、一のクロック信号の活性期間とその次に活性化するクロック信号の活性期間との間に一定の間隔を設けている（例えば図４の時刻ｔ₅〜ｔ₆の間隔）。しかし本発明では各クロック信号の活性期間が実質的に重ならなければよく、上記の間隔は無くてもよい。例えば活性レベルをＨレベルとすると、一のクロック信号の立ち下がりタイミングとその次に活性化するクロック信号の立ち上がりタイミングとが同時であってもよい。

＜実施の形態１＞
図１は、本発明の実施の形態１に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１００の全体構成を示している。なお、本発明は、液晶表示装置への適用に限定されるものではなく、電気信号を光の輝度に変換する表示装置であるエレクトロルミネッセンス（ＥＬ）、有機ＥＬ、プラズマディスプレイ、電子ペーパ等、あるいは光の強度を電気信号に変換する撮像装置（画像センサ）などの電気光学装置に広く適用可能である。

液晶表示装置１００は、液晶アレイ部１０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明の実施の形態に係るゲート線駆動信号生成回路は、ゲート線駆動回路３０に搭載される。

液晶アレイ部１０は、行列状に配設された複数の画素１５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ₁，ＧＬ₂…（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ₁，ＤＬ₂…（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素１５、並びにこれに対応するゲート線ＧＬ₁およびデータ線ＤＬ₁，ＤＬ₂が代表的に示されている。

各画素１５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子１６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ１７および液晶表示素子１８とを有している。画素ノードＮｐと共通電極ノードＮＣとの間の電圧差に応じて、液晶表示素子１８中の液晶の配向性が変化し、これに応答して液晶表示素子１８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スィッチ素子１６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。

ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。画素スィッチ素子１６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スィッチ素子１６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ１７によって保持される。一般的に、画素スィッチ素子１６は、液晶表示素子１８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。

ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２⁶＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。

また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。

表示信号ＳＩＧにおいては、各々の画素１５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部１０中のいずれか１つの画素１５における表示輝度を示している。

シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。

データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。

階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。

デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ₁，Ｎｄ₂…（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。

その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ₁，ＤＬ₂に対応するデコード出力ノードＮｄ₁，Ｎｄ₂が代表的に示されている。

アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ₁，Ｎｄ₂…に出力された各表示電圧に対応したアナログ電圧を電流増幅して、それぞれデータ線ＤＬ₁，ＤＬ₂…に出力する。

ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ₁，ＧＬ₂…を順に駆動することにより、液晶アレイ部１０に表示信号ＳＩＧに基づいた画像の表示が成される。

なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部１０と一体的に形成された液晶表示装置１００の構成を例示したが、ゲート線駆動回路３０と液晶アレイ部１０とを一体的に形成し、ソースドライバ４０については液晶アレイ部１０の外部回路として設ける、あるいはゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部１０の外部回路として設けることも可能である。

図２は、実施の形態１に係るゲート線駆動回路３０の構成を示す図である。ゲート線駆動回路３０は、縦続接続（カスケード接続）した複数の単位シフトレジスタＳＲ₁，ＳＲ₂，ＳＲ₃，ＳＲ₄…で構成されるシフトレジスタを含んでいる（説明の便宜上、シフトレジスタ回路ＳＲ₁，ＳＲ₂…のそれぞれを「単位シフトレジスタＳＲ」と総称する）。単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに設けられる。

また図２に示すクロック信号発生器３１は、位相が互いに異なる（活性期間が重ならない）２相のクロック信号ＣＬＫ，／ＣＬＫをゲート線駆動回路３０の単位シフトレジスタＳＲに入力するものである。クロック信号ＣＬＫ，／ＣＬＫは、表示装置の走査周期に同期したタイミングで、交互に活性化するよう制御されている。

各単位シフトレジスタＳＲは、入力端子ＩＮ、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴを有している。図２のように、各単位シフトレジスタＳＲのクロック端子ＣＫには、クロック信号ＣＬＫ，／ＣＬＫのいずれかが供給される。具体的には、クロック信号ＣＬＫは奇数段の単位シフトレジスタＳＲ₁，ＳＲ₃，ＳＲ₅…に供給され、クロック信号／ＣＬＫは偶数段の単位シフトレジスタＳＲ₂，ＳＲ₄，ＳＲ₆…に供給される。図２の例では最後段である第ｎ段目（第ｎステージ）の単位シフトレジスタＳＲ_nは偶数段であり、当該単位シフトレジスタＳＲ_nには、クロック信号／ＣＬＫが供給されている。

スタート信号発生器３２は、ゲート線駆動回路３０に信号のシフト動作を開始させるためのスタートパルスＳＴを生成する。本実施の形態において、スタートパルスＳＴは画像信号の各フレーム期間の先頭に対応するタイミングで活性化される（Ｈレベルになる）信号である。

スタートパルスＳＴは、第１段目（第１ステージ）である単位シフトレジスタＳＲ₁の入力端子ＩＮに入力される。第２段目以降の各単位シフトレジスタＳＲにおいては、入力端子ＩＮはその前段の単位シフトレジスタＳＲの出力端子ＯＵＴに接続される。

各単位シフトレジスタＳＲのリセット端子ＲＳＴは、その次段の単位シフトレジスタＳＲの出力端子ＯＵＴに接続される。但し、最後段の単位シフトレジスタＳＲ_nのリセット端子ＲＳＴには、上記のスタートパルスＳＴが入力される。

つまり各単位シフトレジスタＳＲの出力端子ＯＵＴから出力される出力信号Ｇは、垂直（又は水平）走査パルスとしてそれぞれ対応するゲート線ＧＬへと供給されると共に、自己の次段の入力端子ＩＮおよび自己の前段のリセット端子ＲＳＴへと供給される。

図２のゲート線駆動回路３０において、単位シフトレジスタＳＲの各々は、クロック信号ＣＬＫ，／ＣＬＫに同期して、入力端子ＩＮに入力される信号（スタートパルスＳＴあるいは自己の前段の出力信号）を時間的にシフトさせながら、対応するゲート線ＧＬ並びに自己の後段の単位シフトレジスタＳＲへと伝達する（単位シフトレジスタＳＲの動作の詳細は後述する）。その結果、一連の単位シフトレジスタＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。

本実施の形態の単位シフトレジスタＳＲは、自己の回路の各ノードの電位を特定のレベルに初期化する初期化機能（初期リセット機能）を有している。通常、電源投入直後などにはシフトレジスタの回路の各ノードの電位は不安定になるが、本実施の形態のゲート線駆動回路３０では、電源が投入されると各単位シフトレジスタＳＲの各ノードの電位が所定のレベルに初期化され、不安定状態を脱する。

図３は、本発明の実施の形態１に係る単位シフトレジスタの構成を示す回路図である。ゲート線駆動回路３０を構成する各単位シフトレジスタＳＲは全て同様の構成を有しているため、ここでは代表的に、第ｋ段目の単位シフトレジスタＳＲ_kを示している。

本発明に係る単位シフトレジスタＳＲ_kを構成するトランジスタは全て同一導電型の電界効果トランジスタであるが、以下の実施の形態では、それらは全てＮ型ＴＦＴであるものとして説明する。またそれらトランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。

図３の如く、単位シフトレジスタＳＲ_kは、図２に示した入力端子ＩＮ、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴの他に、低電位側電源電位（ロー側電源電位）ＶＳＳが供給される第１電源端子Ｓ１、高電位側電源電位（ハイ側電源電位）ＶＤＤが供給される第２電源端子Ｓ２を有している。以下の説明ではロー側電源電位ＶＳＳを０Ｖとしてそれを回路の基準電位として定義しているが、実使用では、画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えばハイ側電源電位ＶＤＤは１７Ｖ、ロー側電源電位ＶＳＳは−１２Ｖなどと設定される。

図３に示すように、単位シフトレジスタＳＲ_kは、出力回路部２０、プルダウン駆動回路部２１、プルアップ駆動回路部２２および初期リセット回路部２３とから構成されている。

出力回路部２０は、出力信号Ｇ_kの活性化および非活性化を行うものであり、ゲート線ＧＬ_kの選択期間に出力信号Ｇ_kを活性レベル（Ｈレベル）にするトランジスタＱ１（出力プルアップトランジスタ）と、ゲート線ＧＬ_kの非選択期間に出力信号Ｇ_kを非活性レベル（Ｌレベル）に維持するためのトランジスタＱ２（出力プルダウントランジスタ）とを含んでいる。

トランジスタＱ１は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続し、クロック端子ＣＫに入力されるクロック信号を出力端子ＯＵＴに供給することによって出力信号Ｇ_kを活性化させる。出力信号Ｇ_kは、大きな容量負荷であるゲート線ＧＬ_kを活性化させるのに用いられるため、トランジスタＱ１には大きな駆動能力が要求される。よってトランジスタＱ１のオン抵抗（インピーダンス）は充分小さく設定される。またトランジスタＱ２は、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続し、出力端子ＯＵＴを放電して電位ＶＳＳにすることで、出力信号Ｇ_kを非活性レベルに維持する。ここで、トランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」と定義する。

トランジスタＱ１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１との間）には容量素子Ｃ１が接続される。この容量素子Ｃ１は、出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。但し、容量素子Ｃ１は、トランジスタＱ１のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができるので、そのような場合には省略してもよい。

プルダウン駆動回路部２１は、第２電源端子Ｓ２と第１電源端子Ｓ１との間に直列接続したトランジスタＱ６，Ｑ７から構成される。トランジスタＱ６，Ｑ７間の接続ノードを「ノードＮ２」と定義すると、トランジスタＱ６は、ノードＮ２と第２電源端子Ｓ２との間に接続し、そのゲートは第２電源端子Ｓ２に接続される（即ちトランジスタＱ６はダイオード接続されている）。またトランジスタＱ７は、ノードＮ２と第１電源端子Ｓ１との間に接続される。トランジスタＱ７のゲートが接続するノードを「ノードＮ３」と定義する。ノードＮ２は、プルダウン駆動回路部２１の出力端であり、出力回路部２０のトランジスタＱ２のゲート、並びに、後述するプルアップ駆動回路部２２のトランジスタＱ５のゲートに接続される。

トランジスタＱ７のオン抵抗はトランジスタＱ６のオン抵抗よりも充分小さく設定されており、これらトランジスタＱ６，Ｑ７により、ノードＮ３を入力端、ノードＮ２を出力端とするレシオ型インバータが構成される。当該インバータでは、トランジスタＱ６が負荷素子、トランジスタＱ７が駆動素子として機能する。このインバータの負荷素子は電流駆動素子であればよく、トランジスタＱ６に代えて例えば抵抗素子や定電流素子を用いてもよい。このことは以下の実施の形態およびその変更例においても同様である。

プルダウン駆動回路部２１は、通常動作時にはノードＮ３のレベル変化に応じてトランジスタＱ２，Ｑ５を駆動する回路として機能する。即ち、通常動作時のプルダウン駆動回路部２１は、トランジスタＱ２，Ｑ５を、ゲート線ＧＬ_kの選択期間にはオフにし、非選択期間にはオンにする。但し、当該プルダウン駆動回路部２１は、初期リセット時には、ノードＮ１のレベルを初期化する回路として機能する。

プルアップ駆動回路部２２は、トランジスタＱ１（出力プルアップトランジスタ）を駆動する回路であり、トランジスタＱ１を、ゲート線ＧＬ_kの選択期間はオンにし、非選択期間はオフにする。当該プルアップ駆動回路部２２は、入力端子ＩＮに入力される信号の活性化に応じてノードＮ１を充電するトランジスタＱ３と、リセット端子ＲＳＴに入力される信号の活性化に応じてノードＮ１を放電するトランジスタＱ４と、ゲート線ＧＬ_kの非選択期間にノードＮ１をＬレベルに維持するトランジスタＱ５とを含んでいる。

トランジスタＱ３は、入力端子ＩＮに接続したゲートを有し、入力端子ＩＮとノードＮ１との間に接続される。トランジスタＱ４は、リセット端子ＲＳＴに接続したゲートを有し、ノードＮ１と第１電源端子Ｓ１との間に接続される。トランジスタＱ５は、ノードＮ２に接続したゲートを有し、ノードＮ１と第１電源端子Ｓ１との間に接続される。なお、トランジスタＱ３のドレインは第２電源端子Ｓ２に接続させてもよい。

ノードＮ１（トランジスタＱ１のゲート）とノードＮ３（トランジスタＱ７のゲート）との間に介在する初期リセット回路部２３は、ダイオード接続された３つのトランジスタＱ８〜Ｑ１０（一方向性素子）により構成されている。トランジスタＱ８は、第２電源端子Ｓ２とノードＮ３との間に、ノードＮ３側がアノード、第２電源端子Ｓ２側がカソードとなるように接続される。またトランジスタＱ９は、ノードＮ１とノードＮ３との間に、ノードＮ３側がアノード、ノードＮ１側がカソードとなるように接続される。トランジスタＱ１０は、入力端子ＩＮとノードＮ３との間に、入力端子ＩＮ側がアノード、ノードＮ３側がカソードとなるように接続される。なおトランジスタＱ１０は、ダイオード接続させずに、そのドレインを電源端子Ｓ２に接続させてもよい。

詳細は後述するが、電源投入時の初期リセット回路部２３は、ノードＮ３をしきい値電圧Ｖｔｈ以下にするように動作し、これにより、電源投入時に各ノードのレベルが初期化されるようになる。また通常動作時の初期リセット回路部２３は、出力信号Ｇの活性化に伴ってノードＮ１が昇圧されるときに、ノードＮ３とノードＮ１とを分離してノードＮ１の寄生容量を小さくするように動作する。これによりノードＮ１の昇圧幅が小さくなることを防止している。

以下、図３の単位シフトレジスタＳＲの動作を説明する。図４は、その動作を示す信号波形図である。説明の簡単のため、クロック信号ＣＬＫ、／ＣＬＫおよびスタートパルスＳＴのＨレベルは、全てハイ側電源電位ＶＤＤに等しいとする。またクロック信号ＣＬＫ，／ＣＬＫおよびスタートパルスＳＴのＬレベルの電位はロー側電源電位ＶＳＳと等しいものとし、その電位を０Ｖとする（ＶＳＳ＝０）。クロック信号ＣＬＫ，／ＣＬＫは互いに１水平期間（１Ｈ）の位相差を持つ繰り返し信号である。なお初期リセットは、全ての単位シフトレジスタＳＲにおいて行われるが、図４では、代表的に単位シフトレジスタＳＲ₁のノードＮ１〜Ｎ３の信号波形を示している。

図４の時刻ｔ₀は、ゲート線駆動回路３０への電源投入時である。このときハイ側電源およびロー側電源がそれぞれ適切な電位に設定される。即ち、ハイ側電源（第２電源端子Ｓ２）の電位はＶＤＤになり、ロー側電源（第１電源端子Ｓ１）の電位はＶＳＳになる（ここではＶＳＳ＝０であるので電源投入時に第１電源端子Ｓ１の電位の変動はない）。クロック信号発生器３１、スタート信号発生器３２の電源もこのとき投入される。時刻ｔ₀の直後は、ゲート線駆動回路３０の出力信号Ｇ₁，Ｇ₂…のレベルは不定状態にある。

この時点では、各単位シフトレジスタＳＲのノードＮ１（トランジスタＱ１のゲート）のレベルも不定である。もし複数の単位シフトレジスタＳＲでノードＮ１がＨレベルになっていると、それらのトランジスタＱ１が同時にオン状態になるので、そのままクロック信号ＣＬＫ，／ＣＬＫが活性化すると、オン抵抗の低い複数のトランジスタＱ１を通して過大な電流が流れるため好ましくない。

ここではあえて、各単位シフトレジスタＳＲのノードＮ１がＨレベルになっていると仮定する。

時刻ｔ₀以前では、電源は遮断されているので、ハイ側電源（第２電源端子Ｓ２）の電位はＶＳＳレベルになっている。このときノードＮ３の電位がＶｔｈ以上であったならば、トランジスタＱ８がオンし、ノードＮ３は放電されてＶｔｈにまで下がる。またノードＮ３がＶｔｈ以下であったならば、トランジスタＱ８はオンせず、ノードＮ３はその電位に維持される。つまりノードＮ３のレベルは必ずＶｔｈ以下になる。よってノードＮ３側がアノードとなるようにダイオード接続したトランジスタＱ９は逆バイアス状態となり、ノードＮ１のＨレベルは維持されることになる。

時刻ｔ₀で電源が投入されると、第２電源端子Ｓ２（ハイ側電源）の電位がＶＤＤになり、トランジスタＱ６がオンになる。このときトランジスタＱ８がオフするため、トランジスタＱ７のゲート（ノードＮ３）の電位はＶｔｈ以下に維持され、トランジスタＱ７には最大でもサブスレッシュホールド電流しか流れない。つまりトランジスタＱ７は実質的にオフ状態であり、ノードＮ２はトランジスタＱ６によって充電されＨレベル（ＶＤＤ−Ｖｔｈ）になる。ノードＮ２がＨレベルになると、トランジスタＱ５がオンしてノードＮ１を放電するので、ノードＮ１はＬレベル（ＶＳＳ）に初期化される。

この初期リセットの動作は、ゲート線駆動回路３０の全ての単位シフトレジスタで行われる。このときトランジスタＱ８はオフしているが、ノードＮ１の電位がＶＳＳになったことで、今度はトランジスタＱ９が、ノードＮ３をＶｔｈ以下に維持する働きをする。つまりトランジスタＱ９は、ノードＮ３の電位がＶｔｈ以上になるとオンし、ノードＮ３をＶｔｈにまで下げる。またノードＮ３がＶｔｈ以下であれば、トランジスタＱ８はオンせず、ノードＮ３はその電位に維持される。

初期リセットが行われた後は、全ての単位シフトレジスタＳＲにおいて、ノードＮ１がＬレベル、ノードＮ２がＨレベルの状態（以下、この状態を単位シフトレジスタＳＲの「リセット状態」と称する）であり、トランジスタＱ１がオフ、トランジスタＱ２がオンになる。よって全ての単位シフトレジスタＳＲの出力端子ＯＵＴ（出力信号Ｇ）は、低インピーダンスのＬレベルに初期化される。またこのときクロック信号ＣＬＫ，／ＣＬＫが活性化しても、全ての単位シフトレジスタＳＲのトランジスタＱ１はオフしているため、複数のトランジスタＱ１を通して過大な電流が流れることはない。

この初期化後のリセット状態は、通常動作が開始されるまで維持される。トランジスタＱ５，Ｑ６，Ｑ７，Ｑ９はハーフラッチ回路を構成しており、それによってノードＮ１，Ｎ２，Ｎ３のレベルが保持されるからである。

このようにゲート線駆動回路３０は、各単位シフトレジスタＳＲが初期リセットされた後、スタートパルスＳＴおよびクロック信号ＣＬＫ，／ＣＬＫが活性化されることによって、シフトレジスタとしての通常動作を開始する。なお、第２電源端子Ｓ２がＶＤＤになった後は、トランジスタＱ８は常時オフになるため、トランジスタＱ８は通常動作には寄与しない。

通常動作は、単位シフトレジスタＳＲの初期リセット動作が完了した後、即ちノードＮ１の電位がＶＳＳまで下がる時刻ｔ₁以降に開始されることが好ましい。つまり図４の如く、スタートパルスＳＴおよびクロック信号ＣＬＫ，／ＣＬＫは、少なくとも時刻ｔ₁までは非活性レベルに維持されることが好ましい。そうすることにより、初期リセット動作前の不安定状態にある単位シフトレジスタＳＲの誤動作の発生や、トランジスタＱ１を電流が流れることをより確実に防止することができる。

時刻ｔ₂で、スタートパルスＳＴがＨレベル（ＶＤＤ）になると、第１段目の単位シフトレジスタＳＲ₁において、トランジスタＱ３がオンになる。このときトランジスタＱ５もオン状態であるが、トランジスタＱ３はトランジスタＱ５よりも充分にオン抵抗が小さく設定されており、ノードＮ１はＨレベル（ＶＤＤ−Ｖｔｈ）になる。応じてトランジスタＱ１がオンになるが、この時点ではクロック端子ＣＫに入力されているクロック信号ＣＬＫは非活性レベル（Ｌレベル）であるので、出力端子ＯＵＴから出力される出力信号Ｇ₁はＬレベル（ＶＳＳ）のままである。

またスタートパルスＳＴがＨレベルになったとき、単位シフトレジスタＳＲ₁ではトランジスタＱ１０がオンするため、ノードＮ３も充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる。応じてトランジスタＱ７がオンになり、ノードＮ２は放電されてＬレベルになる。よってトランジスタＱ２，Ｑ５がオフになる。このようにノードＮ１がＨレベル、ノードＮ２がＬレベルの状態、つまりトランジスタＱ１がオン、トランジスタＱ２がオフの状態を、以下では単位シフトレジスタＳＲの「セット状態」と称する。

こうして単位シフトレジスタＳＲ₁がセット状態になった後、時刻ｔ₃で、スタートパルスＳＴがＬレベルになる。単位シフトレジスタＳＲ₁では、トランジスタＱ３がオフになるが、トランジスタＱ５もオフしているため、ノードＮ１は高インピーダンス状態（フローティング状態）でＨレベルに維持される。またこのときトランジスタＱ１０もオフするため、ノード３も高インピーダンス状態でＨレベルに維持される。よってトランジスタＱ７はオンに維持され、ノードＮ２はＬレベルに維持される。即ち、単位シフトレジスタＳＲ₁のセット状態は維持される。

時刻ｔ₄でクロック信号ＣＬＫがＨレベル（ＶＤＤ）に変化すると、単位シフトレジスタＳＲ₁では、オン状態のトランジスタＱ１を通してそのレベル変化が出力端子ＯＵＴへと伝達され、出力信号Ｇ₁がＨレベルになる。出力信号Ｇ₁のレベルが上昇するとき、容量素子Ｃ１およびトランジスタＱ１のＭＯＳ容量を介する結合により、ノードＮ１が昇圧される。このノードＮ１の昇圧効果により、トランジスタＱ１は非飽和領域で動作することができる。従って、出力信号Ｇ₁のＨレベル電位は、クロック信号ＣＬＫのＨレベルと同じＶＤＤにまで上昇する。これによりゲート線ＧＬ₁が選択状態になる。

なお、ダイオード接続したトランジスタＱ９はノードＮ３側がアノードなので、ノードＮ１からノードＮ３への放電を阻止する一方向性素子として機能する。よってノードＮ１が昇圧されても、トランジスタＱ９を通してノードＮ１からノードＮ３へ電荷は移動しない。またトランジスタＱ９がノードＮ１とノードＮ３との間を分離するため、トランジスタＱ７のゲート容量がノードＮ１の寄生容量に寄与しなくなり、その分だけノードＮ１の寄生容量が小さくなる。従って、出力信号Ｇ₁の活性化時におけるノードＮ１の昇圧幅が大きくなる。よってそのときのトランジスタＱ１のオン抵抗が下がり、出力信号Ｇ₁の立ち上がり速度の低下が防止される。

その後、時刻ｔ₅でクロック信号ＣＬＫがＬレベル（ＶＳＳ）に変化すると、オン状態のトランジスタＱ１を通して出力端子ＯＵＴが放電され、出力信号Ｇ₁はＬレベル（ＶＳＳ）になる。

ここで、出力信号Ｇ₁は第２段目の単位シフトレジスタＳＲ₂の入力端子ＩＮにも入力されているので、上記の時刻ｔ₃で出力信号Ｇ₁がＨレベルになったとき、単位シフトレジスタＳＲ₂はセット状態に移行している。よって時刻ｔ₆で、クロック信号／ＣＬＫがＨレベルになると、第２段目の出力信号Ｇ₂がＨレベルになる。出力信号Ｇ₂は単位シフトレジスタＳＲ₁のリセット端子ＲＳＴに入力されるので、単位シフトレジスタＳＲ₁では、トランジスタＱ４がオンになり、ノードＮ１が放電されてＬレベルになる。

このときトランジスタＱ９はオンになり、ノードＮ３も放電されて電位Ｖｔｈになる。よってトランジスタＱ７は実質的にオフ状態になり、ノードＮ２はトランジスタＱ６により充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる。つまり単位シフトレジスタＳＲ₁は、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る。

その後、単位シフトレジスタＳＲ₁は、次のフレーム期間でスタートパルスＳＴがＨレベルになるまでリセット状態に維持される。ここでもトランジスタＱ５，Ｑ６，Ｑ７，Ｑ９から成るハーフラッチ回路によって、ノードＮ１，Ｎ２，Ｎ３のレベルが保持されるからである。またその間、トランジスタＱ２がオンしているので、出力端子ＯＵＴは低インピーダンスでＬレベルに維持される。

以上、ゲート線駆動回路３０の第１段目の単位シフトレジスタＳＲ₁の動作を説明したが、２段目以降の単位シフトレジスタＳＲもこれと同様に動作する。つまり２段目以降の単位シフトレジスタＳＲ_kは、前段の出力信号Ｇ_k-1の活性化に応じてセット状態になり、そのときクロック端子ＣＫに入力されるクロック信号の活性化に応じて自己の出力信号Ｇ_kを活性化させ、その後、次段の出力信号Ｇ_k+1の活性化に応じてリセット状態に戻り出力信号Ｇ_kをＬレベルに維持する。なお図２の構成では、最後段の単位シフトレジスタＳＲ_nは、次のフレーム期間でスタートパルスＳＴよってリセット状態にされる。

従って、ゲート線駆動回路３０においては、単位シフトレジスタＳＲ₁に入力されるスタートパルスＳＴの活性化を切っ掛けにして、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで出力信号Ｇ₁，Ｇ₂，Ｇ₃…が順に活性化される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ₁，ＧＬ₂，ＧＬ₃…を順番に駆動することができる。

以上のように、本実施の形態に係る単位シフトレジスタＳＲは、電源投入時に初期リセット回路部２３がノードＮ３の電位をＶｔｈ以下に維持することにより、ノードＮ１がＬレベル、ノードＮ２がＨレベルにそれぞれ初期化される。よって、通常動作の開始前にクロック信号ＣＬＫ，／ＣＬＫが活性化しても、複数のトランジスタＱ１を通して過大な電流が流れることはない。またこの初期リセット動作は、電源投入（第２電源端子Ｓ２の電位上昇）に応じて実行され、外部からの初期化信号を必要としない。つまり外部回路として初期化信号の生成回路を設ける必要がなく、製造コストの上昇を抑えることができる。

また出力信号Ｇの活性化に伴いノードＮ１が昇圧されるとき、トランジスタＱ９はオフになりノードＮ１とノードＮ３との間を分離する。よってこのときトランジスタＱ７のゲート容量がノードＮ１の寄生容量に寄与しなくなり、ノードＮ１の寄生容量を小さくすることができる。従って、出力信号Ｇの活性化時におけるノードＮ１の昇圧幅を大きくでき、出力信号Ｇの立ち上がり速度の低下が防止される。

またノードＮ１の初期化動作は、トランジスタＱ５をオンにすることで実行される。このトランジスタＱ５は、通常動作の非選択時にノードＮ１を非活性レベルに固定するために、従来の単位シフトレジスタＳＲにも設けられていたものである。つまり本実施の形態では、ノードＮ１を初期化（非活性化）させるための素子を新たに設けてはいない。この点からも、ノードＮ１の寄生容量は小さく抑えられている。

［第１の変更例］
図５は、実施の形態１の第１の変更例に係る単位シフトレジスタの回路図である。当該単位シフトレジスタＳＲ_kは、図３の回路に対し、プルダウン駆動回路部２１としてトランジスタＱ６，Ｑ７１，Ｑ７２，Ｑ１１から構成されるシュミットトリガ型インバータを用いたものである。

図５の如く、トランジスタＱ６は、第２電源端子Ｓ２とノードＮ２との間に接続し、そのゲートは第２電源端子Ｓ２に接続している（つまりトランジスタＱ６はダイオード接続している）。トランジスタＱ７１，Ｑ７２は、プルダウン駆動回路部２１の出力端であるノードＮ２（トランジスタＱ２，Ｑ５のゲート）と第１電源端子Ｓ１との間に直列に接続し、それらのゲートは共にノードＮ３に接続される。トランジスタＱ１１は、第２電源端子Ｓ２とトランジスタＱ７１，Ｑ７２間の接続ノードとの間に接続し、そのゲートはノードＮ２に接続される。

シュミットトリガ型インバータでは、その出力ノード（ノードＮ２）の電圧変化に応答して、駆動トランジスタ（トランジスタＱ７１，Ｑ７２）に流れる帰還電流が変化し、それによりしきい値電圧（反転電圧）が変化する。その結果、通常のレシオ型インバータ（図３のプルダウン駆動回路部２１）よりもしきい値電圧が高くなる。よって、ノードＮ３の電位がＶｔｈのときでも、駆動トランジスタ（トランジスタＱ７１，Ｑ７２）は充分にオフしている（図３のトランジスタＱ７のようにサブスレッシュホールド状態にはならない）。従って、図３の回路よりも、プルダウン駆動回路部２１がノードＮ２を安定してＨレベルに設定することができる。

［第２の変更例］
図６は、実施の形態１の第２の変更例に係る単位シフトレジスタの回路図である。当該単位シフトレジスタＳＲ_kは、図３の回路に対し、トランジスタＱ８のバックゲートをゲート（ノードＮ３）に接続させたものである。

電源遮断時に、第２電源端子Ｓ２の電位がＶＳＳ（＝０Ｖ）となると、電位関係より、トランジスタＱ８では第２電源端子Ｓ２側がソース、ノードＮ３側がドレインとなる。このときトランジスタＱ８のバックゲートとソース間の電圧が仮にＶｔｈであったとすると、トランジスタＱ８のバックゲートはソースに対し正バイアスされるため、トランジスタＱ８のしきい値電圧は低下してＶｔｈより小さくなる。そのため電源遮断後には、ノードＮ３のレベルはＶｔｈ以下になる。

よって次の電源投入時には、トランジスタＱ７のゲート電位はＶｔｈ以下になっており、トランジスタＱ７は確実にオフしている。従って初期リセット動作の際、ノードＮ２がより確実にＨレベルに設定されるようになる。

なお通常動作時は、第２電源端子Ｓ２の電位がＶＤＤであるので、電位関係より、トランジスタＱ８ではノードＮ３側がソース、第２電源端子Ｓ２側がドレインとなる。このときトランジスタＱ８のバックゲートとソースは同電位となるので、しきい値電圧は一定の正電圧となり、トランジスタＱ８はオフに維持される。よって単位シフトレジスタＳＲの動作には影響しない。

本変更例においても、上記の第１の変更例を適用し、プルダウン駆動回路部２１のトランジスタＱ６，Ｑ７から成るインバータに代えて、シュミットトリガ型インバータを用いてもよい。

［第３の変更例］
図７は実施の形態１の第３の変更例に係る単位シフトレジスタＳＲ_kの回路図である。当該単位シフトレジスタＳＲ_kは、図３の回路と同様に出力回路部２０、プルダウン駆動回路部２１、プルアップ駆動回路部２２および初期リセット回路部２３から構成されているが、出力回路部２０以外の構成が図３とは異なっている。

プルダウン駆動回路部２１は、図３と同様のトランジスタＱ６，Ｑ７から成るレシオ型インバータに加え、そのインバータの入力端であるノードＮ３（トランジスタＱ７のゲート）に適切な信号を供給するための入力回路が設けられる。入力回路は、トランジスタＱ１５〜Ｑ１７から成っている。

トランジスタＱ１５は、入力端子ＩＮに接続したゲートを有し、第２電源端子Ｓ２とノードＮ３との間に接続される。トランジスタＱ１６，Ｑ１７は、共にノードＮ３と第１電源端子Ｓ１との間に接続するが、トランジスタＱ１６のゲートはリセット端子ＲＳＴに接続され、トランジスタＱ１７のゲートはノードＮ２に接続される。

トランジスタＱ１５はトランジスタＱ１７よりもオン抵抗が充分小さく設定されている。よって通常動作時において、前段の出力信号Ｇ_k-1の活性化に応じてトランジスタＱ１５がオンすると、ノードＮ３は充電してＨレベルになる。またトランジスタＱ１６は、次段の出力信号Ｇ_k+1の活性化に応じて、ノードＮ３を放電してＬレベルに変化させる。従って通常動作時のプルダウン駆動回路部２１は、ノードＮ２を、前段の出力信号Ｇ_k-1の活性化に応じてＬレベルにし、次段の出力信号Ｇ_k+1の活性化に応じてＨレベルにするように機能する。

初期リセット回路部２３は、第２電源端子Ｓ２とノードＮ３との間に接続し、そのゲートがノードＮ３に接続したトランジスタＱ８のみから成る。トランジスタＱ８は、電源が遮断されて第２電源端子Ｓ２が電位ＶＳＳのときは、ノードＮ３の電位をＶｔｈ以下に維持する。また電源が投入されて第２電源端子Ｓ２が電位ＶＤＤになった後は、常時オフ状態になり、単位シフトレジスタＳＲの通常動作には寄与しない。

一方、プルアップ駆動回路部２２は、入力端子ＩＮとノードＮ１（トランジスタＱ１のゲート）との間に接続したトランジスタＱ３と、当該トランジスタＱ３のゲートとノードＮ２との間に接続したトランジスタＱ１４とから成っている。トランジスタＱ１４のゲートは、第２電源端子Ｓ２に接続される。ここで、トランジスタＱ３のゲートが接続するノードを「ノードＮ６」と定義する。

ここで、図７の単位シフトレジスタＳＲの電源投入時に行われる初期リセット動作について説明する。

各単位シフトレジスタＳＲにおいて、電源が投入される前、すなわち第２電源端子Ｓ２の電位がＶＳＳのときは、初期リセット回路部２３のトランジスタＱ８の作用によりノードＮ３の電位はＶｔｈ以下になっている。このとき各単位シフトレジスタＳＲの出力端子ＯＵＴの電位は不定である。

電源が投入されると、第２電源端子Ｓ２の電位がＶＤＤなるが、トランジスタＱ８はノードＮ３側がアノードになるようにダイオード接続されているため、ノードＮ３はＶｔｈ以下に維持される。よってトランジスタＱ７はオフ状態（またはサブスレッシュホールド状態）であり、ノードＮ２はトランジスタＱ６により充電されてＨレベル（ＶＤＤ−Ｖｔｈ）に初期化される。応じてトランジスタＱ２がオンし、出力端子ＯＵＴは低インピーダンスのＬレベル（ＶＳＳ）になる。またこのときトランジスタＱ１７がオンするため、ノードＮ３は電位ＶＳＳのＬレベルになる。

電源投入時には、プルアップ駆動回路部２２のトランジスタＱ１４がオンするため、ノードＮ４がＨレベルになるとノードＮ６もＨレベル（ＶＤＤ−Ｖｔｈ）になる。応じてトランジスタＱ３がオンする。各単位シフトレジスタＳＲの入力端子ＩＮは、その前段の出力端子ＯＵＴに接続されているが、上記のように各単位シフトレジスタＳＲの出力端子ＯＵＴはＬレベル（ＶＳＳ）に初期化されるので（第１段目の単位シフトレジスタＳＲ₁の場合は、スタートパルスＳＴがＬレベルになっている）、トランジスタＱ３がオンするとノードＮ１はＬレベル（ＶＳＳ）に初期化される。よってトランジスタＱ１はオフ状態になる。

このように初期リセット動作が行われると、全ての単位シフトレジスタＳＲにおいて、ノードＮ１がＬレベル、ノードＮ２がＨレベルの状態（リセット状態）になり、トランジスタＱ１がオフ、トランジスタＱ２がオンとなる。よって全ての単位シフトレジスタＳＲの出力信号Ｇは不定状態を脱してＬレベルになる。またこのときクロック信号ＣＬＫ，／ＣＬＫが活性化しても、全ての単位シフトレジスタＳＲのトランジスタＱ１はオフしているため、複数のトランジスタＱ１を通して過大な電流が流れることはない。

このリセット状態は、通常動作が開始されるまで維持される。トランジスタＱ６，Ｑ７，Ｑ１７はハーフラッチ回路を構成しており、それによってノードＮ２，Ｎ３のレベルが保持されるからである。

続いて、図７の単位シフトレジスタＳＲの通常動作について説明する。ここでは代表的に、第ｋ段目の単位シフトレジスタＳＲ_kの動作を示す。単位シフトレジスタＳＲ_kのクロック端子ＣＫには、クロック信号ＣＬＫが入力されていると仮定する（ゲート線駆動回路３０の奇数段がこれに相当する）。

リセット状態の単位シフトレジスタＳＲ_kにおいて、前段の出力信号Ｇ_k-1（第１段目の単位シフトレジスタＳＲ₁の場合にはスタートパルスＳＴ）が活性化したとする。プルアップ駆動回路部２２のトランジスタＱ３はオン状態であるので、ノードＮ１のレベルが上昇する。

このとき入力端子ＩＮおよびノードＮ１とノードＮ６との間は、トランジスタＱ３の寄生容量（ゲート・チャネル間容量、ゲートとソース・ドレインとの間のオーバラップ容量など）により容量結合しており、入力端子ＩＮおよびノードＮ１のレベル上昇に伴ってノードＮ６のレベルも上昇する。ノードＮ６の電位は前段の出力信号Ｇ_k-1の振幅（ＶＤＤ）よりも大きくなり、それがＶＤＤ＋Ｖｔｈ以上になれば、トランジスタＱ３は非飽和領域で動作する。その結果ノードＮ１は高速に充電（プリチャージ）され、電位ＶＤＤのＨレベルになる。応じてトランジスタＱ１がオンになる。

他方、プルダウン駆動回路部２１では、前段の出力信号Ｇ_k-1の立ち上がりに応じて、トランジスタＱ１５がオンし、ノードＮ３のレベルが上昇する。応じてトランジスタＱ７がオンになり、ノードＮ２のレベルが低下し始める。ノードＮ２のレベルが低下すると、トランジスタＱ１４がオンしてノードＮ６からノードＮ２への方向に電流が流れる。よってノードＮ６のレベルは、ノードＮ２のレベル低下に伴って低下する。

ノードＮ２，Ｎ６のレベルがＬレベルになると、出力回路部２０のトランジスタＱ２がオフになる。つまり単位シフトレジスタＳＲ_kは、トランジスタＱ１がオン、トランジスタＱ２がオフのセット状態となるが、この時点ではクロック信号ＣＬＫはＬレベルであるので、出力端子ＯＵＴ（出力信号Ｇ_k）は低インピーダンスでＬレベルに維持される。またトランジスタＱ３がオフになるので、ノードＮ１はフローティング状態でＨレベルに維持される。

またプルダウン駆動回路部２１では、ノードＮ２がＬレベルになるとトランジスタＱ１７がオフになる。その結果ノードＮ３は電位ＶＤＤ−ＶｔｈのＨレベルになる。

ここでノードＮ１のプリチャージ時におけるトランジスタＱ１４の動作に注目する。ノードＮ１がプリチャージされる前は、ノードＮ２がＨレベル（ＶＤＤ−Ｖｔｈ）であり、またトランジスタＱ１４のゲート電位はＶＤＤに固定されているので、トランジスタＱ１４はノードＮ２からノードＮ６へと電流を流し、ノードＮ６をＨレベル（ＶＤＤ−Ｖｔｈ）に充電する。

前段の出力信号Ｇ_k-1が立ち上がってトランジスタＱ３によるノードＮ１のプリチャージが開始されたとき、ノードＮ６が昇圧されるので、電位関係からノードＮ２側がトランジスタＱ１４のソースとなる。この時点ではノードＮ２の電位はＶＤＤ−Ｖｔｈであるので、トランジスタＱ１４のゲート（第２電源端子Ｓ２）・ソース（ノードＮ２）間電圧はＶｔｈとなり、当該トランジスタＱ１４は実質的にオフ（サブスレッシュホールド状態）になる。よってトランジスタＱ１４にはノードＮ６からノードＮ２への方向にサブスレッシュホールド電流が流れるが、これは微小な電流なので、ノードＮ６が昇圧されている短い期間にノードＮ６から放出される電荷は無視できる程度である。

そしてノードＮ１がプリチャージされてＨレベル（ＶＤＤ）になった後、ノードＮ２がＬレベルになると、トランジスタＱ１４はオンになり、ノードＮ６からノードＮ２へと電流が流れ、ノードＮ６はＬレベル（ＶＳＳ）になる。その後も、ノードＮ２がＬレベルの間はトランジスタＱ１４はオン状態であり、ノードＮ６はＬレベルに維持される。

このようにトランジスタＱ１４は、ノードＮ１のプリチャージ前、ノードＮ２がＨレベルになっている段階では、ノードＮ２の電位をノードＮ６に伝達する抵抗素子として働き、ノードＮ１のプリチャージ開始時にノードＮ６が昇圧された段階では、ノードＮ６とノードＮ２との間を遮断する遮断素子として働く。またノードＮ１のプリチャージが進みノードＮ２のレベルが低下する段階およびそれ以降のノードＮ２がＬレベルに維持されている段階では、トランジスタＱ１４はノードＮ６の電荷をノードＮ２に放電する抵抗素子として働く。つまりトランジスタＱ１４は、前段の出力信号Ｇ_k-1の活性化に先んじてノードＮ６を充電し、また前段の出力信号Ｇ_k-1の非活性化に先んじてノードＮ６を放電する充放電回路として機能する。

単位シフトレジスタＳＲ_kにおいてノードＮ１のプリチャージが完了した後、前段の出力信号Ｇ_k-1はＬレベルに戻る。このときプルアップ駆動回路部２２のトランジスタＱ３は既にオフ状態になっているので、ノードＮ１のレベルは変化しない。またプルダウン駆動回路部２１のトランジスタＱ１５はオフになる。

その後、クロック信号ＣＬＫが立ち上がると、そのレベル変化がオン状態のトランジスタＱ１を通して出力端子ＯＵＴへと伝達され、出力信号Ｇ_kのレベルが上昇する。このとき容量素子Ｃ１を介する結合によりノードＮ１が昇圧され、トランジスタＱ１を非飽和領域で動作させる。よって出力信号Ｇ_kは、クロック信号ＣＬＫのＨレベルと同じ電位ＶＤＤのＨレベルになる。

クロック信号ＣＬＫが立ち下がると、オン状態のトランジスタＱ１を通して出力端子ＯＵＴからクロック端子ＣＫへと電流が流れ、出力端子ＯＵＴが放電される。その結果、出力信号Ｇ_kはＬレベルに戻る。このとき容量素子Ｃ１を介する結合により、ノードＮ１は昇圧される前のレベル（ＶＤＤ）に戻る。

ここで、出力信号Ｇ_kは、次段の単位シフトレジスタＳＲ_k+1の入力端子ＩＮにも入力されているので、出力信号Ｇ_kがＨレベルになったとき、次段の単位シフトレジスタＳＲ_k+1はセット状態に移行している。

そのため次にクロック信号／ＣＬＫのレベルが立ち上がると、次段の出力信号Ｇ_k+1がＨレベルになる。よって単位シフトレジスタＳＲ_kでは、トランジスタＱ１６がオンになり、ノードＮ３がＬレベルになる。応じてトランジスタＱ７がオフになるため、ノードＮ２がトランジスタＱ６により充電されてＨレベルになる。

ノードＮ２がＨレベルになると、オン状態のトランジスタＱ１４を通しノードＮ２からノードＮ６へと電流が流れ、ノードＮ６は電位ＶＤＤ−ＶｔｈのＨベルになる。その結果トランジスタＱ３がオンになり、ノードＮ１は放電され、低インピーダンスのＬレベルになる。その結果単位シフトレジスタＳＲ_kは、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る。

その後、次段の出力信号Ｇ_k+1はＬレベルに戻るが、単位シフトレジスタＳＲ_kは、次のフレーム期間で前段の出力信号Ｇ_k-1が活性化されるまでリセット状態に維持される。トランジスタＱ６，Ｑ７，Ｑ１７から成るハーフラッチ回路が、ノードＮ２，Ｎ３のレベルを保持するからである。またその間、トランジスタＱ２がオンしているので、出力端子ＯＵＴは低インピーダンスでＬレベルに維持される。

本変更例の単位シフトレジスタＳＲにおいては、トランジスタＱ３の寄生容量がノードＮ６の昇圧手段として機能し、それがノードＮ１のプリチャージ時のトランジスタＱ３のゲート電位を上昇させる。それによりトランジスタＱ３は非飽和領域で動作するので、ノードＮ１のレベル上昇速度は従来よりも高速になる。よって、クロック信号の周波数が高くなり、入力端子ＩＮに入力される信号のパルス幅が狭くなった場合であっても、ノードＮ１を充分にプリチャージすることができる。そのため、トランジスタＱ１の駆動能力の低下を防止できるという効果が得られる。

以上の動作から分かるように、図７の単位シフトレジスタＳＲでは、トランジスタＱ３は単位シフトレジスタＳＲ_kをセット状態にするノードＮ１の充電（プリチャージ）と、リセット状態にするためのノードＮ１の放電の両方を行う。つまり、当該トランジスタＱ３は、図３におけるトランジスタＱ３，Ｑ５の両方の働きをしている。

また図７の単位シフトレジスタＳＲでは、ノードＮ１（トランジスタＱ１のゲート）とノードＮ３（トランジスタＱ７のゲート）とが分離されており、またノードＮ３の放電はプルダウン駆動回路部２１のトランジスタＱ１６が行うことができる。よって初期リセット回路部２３には、図３のトランジスタＱ９に相当するものを設ける必要はない。その分、ノードＮ１に接続するトランジスタが少なくなり、ノードＮ１の寄生容量は図３よりもさらに小さくなる。

なお図７の単位シフトレジスタＳＲでは、ノードＮ３の充電はプルダウン駆動回路部２１のトランジスタＱ１５が行っている。当該トランジスタＱ１５は、図３のトランジスタＱ１０と同じ働きをしている。

本変更例においても、上記の第１の変更例を適用し、プルダウン駆動回路部２１のトランジスタＱ６，Ｑ７から成るインバータに代えて、シュミットトリガ型インバータを用いてもよい。あるいは第２の変更例を適用し、初期リセット回路部２３のトランジスタＱ８のバックゲートをノードＮ３に接続させてもよい。

［第４の変更例］
本変更例では、実施の形態１の初期リセット回路部２３を、本発明者による特開２００７−２５７８１３号公報に開示された単位シフトレジスタＳＲに適用する。

図８は、実施の形態１の第４の変更例に係るゲート線駆動回路３０の概略ブロック図である。同図に示すように、本変更例のクロック信号発生器３１は、それぞれ位相の異なる（活性期間が重複しない）３相のクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３を生成する。これらは１水平走査期間（１Ｈ）ずつ位相がずれており、ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ１，ＣＬＫ２…の順に繰り返し活性化するものとする。

また本変更例のスタート信号発生器３２は、第１および第２スタートパルスＳＴ１，ＳＴ２を出力する。第１および第２スタートパルスＳＴ１，ＳＴ２は、共に画像信号の各フレーム期間の先頭に対応するタイミングでＨレベルになる信号であるが、１水平走査期間（１Ｈ）だけ位相がずれており、活性期間が重ならない。第１スタートパルスＳＴ１は第２スタートパルスＳＴ２よりも先に活性化し、第２スタートパルスＳＴ２はその１水平走査期間後（スタートパルスＳＴ１が非活性化した後）に活性化する。

図８に示すように、各単位シフトレジスタＳＲは、クロック端子ＣＫ、リセット端子ＲＳＴおよび出力端子ＯＵＴ、第１入力端子ＩＮ１および第２入力端子ＩＮ２を有している。各単位シフトレジスタＳＲのクロック端子ＣＫには、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のうち所定の１つが供給される。この例では、クロック信号ＣＬＫ１は［３ｍ−２］段目の単位シフトレジスタＳＲ₁，ＳＲ₄，ＳＲ₇…に供給され、クロック信号ＣＬＫ２は［３ｍ−１］段目の単位シフトレジスタＳＲ₂，ＳＲ₅，ＳＲ₈…に供給され、クロック信号ＣＬＫ３は［３ｍ］段目の単位シフトレジスタＳＲ₃，ＳＲ₆，ＳＲ₉…に供給している。

第１段目の単位シフトレジスタＳＲ₁では、第１入力端子ＩＮ１に第１スタートパルスＳＴ１が入力され、第２入力端子ＩＮ２に第２スタートパルスＳＴ２が入力される。第２段目の単位シフトレジスタＳＲ₂では、第１入力端子ＩＮ１に第２スタートパルスＳＴ２が入力され、第２入力端子ＩＮ２には第１段目の単位シフトレジスタＳＲ₁の出力信号Ｇが入力される。第３段目以降の単位シフトレジスタＳＲ_kでは、第１入力端子ＩＮ１には前段（単位シフトレジスタＳＲ_k-1）の出力信号Ｇ_k-1が入力され、第２入力端子ＩＮ２にはその２段前（単位シフトレジスタＳＲ_k-2）の出力信号Ｇ_k-2が入力される。

また、各単位シフトレジスタＳＲのリセット端子ＲＳＴには、その次段の出力信号Ｇが入力される。但し図８の例では、最後段（第ｎ段目）の単位シフトレジスタＳＲ_nでは、リセット端子ＲＳＴに第１スタートパルスＳＴ１が入力される。

図９は、本変更例に係る単位シフトレジスタＳＲの回路図である。ここでも代表的に第ｋ段目の単位シフトレジスタＳＲ_kを示す。当該単位シフトレジスタＳＲ_kは、図３の回路に対し、プルアップ駆動回路部２２の構成が異なっている。それに伴い、初期リセット回路部２３では、トランジスタＱ９がノードＮ１から分離され、トランジスタＱ１０のドレインが第１入力端子ＩＮ１に接続される構成となっている。

当該単位シフトレジスタＳＲのプルアップ駆動回路部２２は、以下のトランジスタＱ３〜Ｑ５，Ｑ１２，Ｑ１３および容量素子Ｃ２とから構成される。トランジスタＱ３は、ノードＮ１（トランジスタＱ１のゲート）と第２電源端子Ｓ２との間に接続する。トランジスタＱ３のゲートが接続するノードを「ノードＮ５」と定義すると、トランジスタＱ４は、ノードＮ５と第１電源端子Ｓ１との間に接続し、そのゲートはリセット端子ＲＳＴに接続される。トランジスタＱ５は、ノードＮ１と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ２（プルダウン駆動回路部２１の出力端）に接続される。

トランジスタＱ１２は、第２電源端子Ｓ２とノードＮ５との間に接続し、そのゲートは第１入力端子ＩＮ１に接続される。トランジスタＱ１３は、ノードＮ５と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ２に接続される。容量素子Ｃ２は、第２入力端子ＩＮ２とノードＮ５との間に接続される。

本変更例の初期リセット回路部２３は、図３と同じ回路構成であるが、上記のプルアップ駆動回路部２２の構成変更に対応して、トランジスタＱ９，Ｑ１０の接続関係を変更している。トランジスタＱ９は、ノードＮ３（プルダウン駆動回路部２１の入力端）とノードＮ５との間に接続される。またトランジスタＱ１０は、第１入力端子ＩＮ１とノードＮ３との間に接続される。

以下、本変更例に係る単位シフトレジスタＳＲの動作を説明する。説明の簡単のため、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３、第１および第２スタートパルスＳＴ１，ＳＴ２のＨレベルは全てハイ側電源電位ＶＤＤに等しく、またそれらのＬレベルはロー側電源電位ＶＳＳに等しいと仮定する。

まず、当該単位シフトレジスタＳＲの電源投入時に行われる初期リセット動作について説明する。

各単位シフトレジスタＳＲにおいて、電源が投入される前、すなわち第２電源端子Ｓ２の電位がＶＳＳのときは、初期リセット回路部２３のトランジスタＱ８の作用によりノードＮ３の電位はＶｔｈ以下になっている。このとき各単位シフトレジスタＳＲの出力端子ＯＵＴの電位は不定であるので、ノードＮ１，Ｎ２，Ｎ５の電位も不定状態である。

電源が投入され、第２電源端子Ｓ２の電位がＶＤＤになると、トランジスタＱ６がオンする。ノードＮ３の電位はＶｔｈ以下なのでトランジスタＱ７はオフ（またはサブスレッシュホールド状態）しており、ノードＮ２は充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる。応じて、トランジスタＱ５，Ｑ１３がオンになり、ノードＮ１，Ｎ５が共にＬレベル（ＶＳＳ）に初期化される。なお、このときトランジスタＱ８はオフしているが、ノードＮ５の電位がＶＳＳになったことで、今度はトランジスタＱ９が、ノードＮ３をＶｔｈ以下に維持する働きをする。

初期リセットが行われた後は、全ての単位シフトレジスタＳＲにおいて、ノードＮ１がＬレベル、ノードＮ２がＨレベルの状態（リセット状態）であり、トランジスタＱ１がオフ、トランジスタＱ２がオンとなる。よって全ての単位シフトレジスタＳＲの出力端子ＯＵＴ（出力信号Ｇ）は、低インピーダンスのＬレベルに初期化される。またこのときクロック信号ＣＬＫ１〜ＣＬＫ３が活性化しても、全ての単位シフトレジスタＳＲのトランジスタＱ１はオフしているため、複数のトランジスタＱ１を通して過大な電流が流れることはない。

この初期化後のリセット状態は、通常動作が開始されるまで維持される。トランジスタＱ６，Ｑ７，Ｑ９，Ｑ１３はハーフラッチ回路を構成しており、それによってノードＮ２，Ｎ３のレベルが保持されるからである。

続いて、図９の単位シフトレジスタＳＲの通常動作について説明する。ここでは代表的に、第ｋ段目の単位シフトレジスタＳＲ_kの動作を示す。当該単位シフトレジスタＳＲ_kのクロック端子ＣＫには、クロック信号ＣＬＫ１が入力されているものとする（例えば図８の単位シフトレジスタＳＲ₁，ＳＲ₄などがこれに該当する）。

リセット状態の単位シフトレジスタＳＲ_kにおいて、２段前の出力信号Ｇ_k-2（第１段目の単位シフトレジスタＳＲ₁の場合には第１スタートパルスＳＴ１）がＨレベルになると、プルアップ駆動回路部２２のトランジスタＱ１２がオンする。このときトランジスタＱ１３もオンしているが、トランジスタＱ１２はトランジスタＱ１３よりもオン抵抗が充分小さく設定されており、ノードＮ５のレベルが上昇する。つまりトランジスタＱ１２は、第１入力端子ＩＮ１に入力される信号の活性化に応じてノードＮ５を充電する充電回路として機能する。

一方、初期リセット回路部２３では、トランジスタＱ１０がオンになり、ノードＮ３がＨレベルになる。応じて、プルダウン駆動回路部２１のトランジスタＱ７がオンし、ノードＮ２は放電されてＬレベルになる。するとトランジスタＱ１３はオフになるため、ノードＮ５のＨレベル電位は充分高くなる。またこのときトランジスタＱ２，Ｑ５もオフになる。

なお、トランジスタＱ１２は、ソースフォロアモードで動作してノードＮ５を充電するが、ノードＮ５の容量成分（主にトランジスタＱ３のゲート容量と容量素子Ｃ２）は、ノードＮ１の容量成分（主にトランジスタＱ１のゲート容量と容量素子Ｃ１）よりも充分小さいため、ノードＮ５は高速に充電されて、そのＨレベル電位はほぼ理論値（ＶＤＤ−Ｖｔｈ）になる。トランジスタＱ１は大きな容量負荷であるゲート線ＧＬ_kを充電するのでそのゲート幅を大きくする必要があるが、トランジスタＱ５はその必要がないためである。

ノードＮ５がＨレベルになるとトランジスタＱ３がオンし、ノードＮ１の充電を開始する。上記のようにノードＮ１の容量成分は大きく、またトランジスタＱ３はソースフォロアモードで動作するため、ノードＮ１のレベル上昇速度は比較的速くない。従って、クロック信号ＣＬＫ１〜ＣＬＫ３の周波数が高く、２段前の出力信号Ｇ_k-2の活性期間（パルス幅）が短い場合、その間にはノードＮ１の電位は理論値（ＶＤＤ−２×Ｖｔｈ）には達しない。

２段前の出力信号Ｇ_k-2がＬレベルに戻ると、トランジスタＱ１０，Ｑ１２がオフになるので、ノードＮ３，Ｎ５はフローティング状態でＨレベルに維持される。

次いで、前段の出力信号Ｇ_k-1（第１段目の単位シフトレジスタＳＲ₁の場合には第２スタートパルスＳＴ２）がＨレベルになると、単位シフトレジスタＳＲ_kにおいて、容量素子Ｃ２を介する結合によりノードＮ５が昇圧される。即ち、容量素子Ｃ２は、第２入力端子ＩＮ２の信号の活性化に応じて、ノードＮ５を昇圧する昇圧回路として機能する。

容量素子Ｃ２による昇圧後のノードＮ５の電位は、昇圧前に対し、前段の出力信号Ｇ_k-1の振幅（ＶＤＤ）だけ上昇する。つまり昇圧後のノードＮ５の電位は、およそ２×ＶＤＤ−Ｖｔｈとなる。この状態では、トランジスタＱ３がソースフォロワモードではなく非飽和領域で動作してノードＮ１を充電する。よってノードＮ１の充電速度が上がり、しかもしきい値電圧Ｖｔｈの損失は生じないので、ノードＮ１は電位ＶＤＤのＨレベルになる。

こうして単位シフトレジスタＳＲ_kは、ノードＮ１がＨレベル、ノードＮ２がＬレベルの状態（セット状態）になり、トランジスタＱ１がオン、トランジスタＱ２がオフになる。但し、この時点ではクロック信号ＣＬＫ１はＬレベルなので、出力信号Ｇ_kはＬレベルから変化しない。

その後、前段の出力信号Ｇ_k-1がＬレベルに戻ると、容量素子Ｃ２を介する結合によりノードＮ５の電位が引き下げられ、昇圧前の電位（約ＶＤＤ−Ｖｔｈ）に戻る。このときトランジスタＱ３はオフになるが、ノードＮ１はフローティング状態でＨレベル（ＶＤＤ）に維持される。従って単位シフトレジスタＳＲ_kのセット状態も維持される。

次いで、クロック信号ＣＬＫ１がＨレベルになると、オン状態のトランジスタＱ１を通して出力端子ＯＵＴが充電され、出力信号Ｇ_kがＨレベルになる。このとき容量素子Ｃ１およびトランジスタＱ１のゲート・チャネル間容量を介する結合により、ノードＮ１が昇圧される。その結果トランジスタＱ１は非飽和領域で動作するため、出力信号Ｇ_kのＨレベル電位は、クロック信号ＣＬＫ１のＨレベルと同じＶＤＤとなる。

クロック信号ＣＬＫ１がＬレベルに戻ると、オン状態のトランジスタＱ１を通して出力端子ＯＵＴが放電され、出力信号Ｇ_kはＬレベル（ＶＳＳ）に戻る。このときノードＮ１の電位も、昇圧前のＶＤＤに下降する。

その後、次段の出力信号Ｇ_k+1がＨレベルになると、トランジスタＱ４がオンし、ノードＮ５は放電されてＬレベル（ＶＳＳ）になる。このときトランジスタＱ９がオンになるため、ノードＮ３もノードＮ５と共に放電される。その結果ノードＮ３の電位はＶｔｈになり、トランジスタＱ７は実質的にオフ（サブスレッシュホールド状態）になるので、ノードＮ２はＨレベルになる。応じてトランジスタＱ５，Ｑ１５がオンして、ノードＮ１がＬレベルになる。その結果、単位シフトレジスタＳＲ_kは、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻り、出力信号Ｇ_kは低インピーダンスのＬレベルになる。

次段の出力信号Ｇ_k+1がＬレベルに戻った後も、トランジスタＱ５，Ｑ１３はオンに維持されるため、ノードＮ１，Ｎ５はＬレベルに維持される。よって単位シフトレジスタＳＲ_kのリセット状態は、次のフレームで再び２段前の出力信号Ｇ_k-2が活性化するまで継続する。

本変更例に係る単位シフトレジスタＳＲ_kによれば、トランジスタＱ１２（充電回路）がノードＮ５を充電し、次いで容量素子Ｃ２（昇圧回路）がノードＮ５を昇圧するため、トランジスタＱ３が非飽和領域で動作してノードＮ１の充電（プリチャージ）を行う。そのためノードＮ１を高速に、且つ高い電位にまで充電することができる。よって、クロック信号ＣＬＫ１〜ＣＬＫ３の周波数が高い場合でも、ノードＮ１を充分にプリチャージすることができ、トランジスタＱ１のオン抵抗の上昇を防止できる。従って、ゲート線駆動回路３０の動作の高速化を図ることができる。

また図９の単位シフトレジスタＳＲ_kでは、前段の出力信号Ｇ_k-1の活性化に伴ってノードＮ５が昇圧されるとき、トランジスタＱ９はオフになりノードＮ５とノードＮ３とを分離する。よってこのときトランジスタＱ７のゲート容量がノードＮ５の寄生容量に寄与しなくなり、特開２００７−２５７８１３号の単位シフトレジスタに対し、ノードＮ５の寄生容量を小さくすることができる。

なお、図９の回路では、ダイオード接続されたトランジスタＱ９のカソードをノードＮ５に接続させていたが、これを図１０の如くノードＮ１に接続させてもよい。この場合には、次段の出力信号Ｇ_k+1の活性化に応じて単位シフトレジスタＳＲ_kがリセット状態になるように、リセット端子ＲＳＴに接続したゲートを有しノードＮ１を放電するトランジスタＱ１８を設ける必要がある。図１０の構成では、トランジスタＱ９は、ノードＮ１の昇圧時に、ノードＮ１とノードＮ３との間を分離して、当該ノードＮ１の寄生容量を小さくするように機能する。

本変更例においても、上記の第１の変更例を適用し、プルダウン駆動回路部２１のトランジスタＱ６，Ｑ７から成るインバータに代えて、シュミットトリガ型インバータを用いてもよい。あるいは第２の変更例を適用し、初期リセット回路部２３のトランジスタＱ８のバックゲートをノードＮ３に接続させてもよい。

＜実施の形態２＞
図１１は、本発明の実施の形態２に係る単位シフトレジスタＳＲの構成を示す回路図である。当該単位シフトレジスタは、本発明者による特開２００８−１３０１３９号公報に開示された単位シフトレジスタと同様に、出力プルダウントランジスタを２つ有するものであり、その両者を交互に動作／休止させることによって、出力プルダウントランジスタのしきい値電圧のシフトを低減できるように構成されている。

本実施の形態におけるゲート線駆動回路３０は、図１１の単位シフトレジスタＳＲが、図２と同様に複数個縦続接続して構成される。但し、図１１に示すように、各単位シフトレジスタＳＲは、第１制御信号ＶＦＲが供給される第１制御端子ＣＴＡと、第２制御信号／ＶＦＲが供給される第２制御端子ＣＴＢを有している。第１および第２制御信号ＶＦＲ，／ＶＦＲは互いに相補の信号であり、ゲート線駆動回路３０の制御装置により生成される。この第１および第２制御信号ＶＦＲ，／ＶＦＲは、表示画像のフレーム間のブランキング期間にレベルが切り替わる（交番する）よう制御されており、例えば、表示画像の１フレーム毎にレベルが切り替わるよう制御される。

図１１に示すように、当該単位シフトレジスタＳＲの出力段は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続するトランジスタＱ１と、共に出力端子ＯＵＴと第１電源端子Ｓ１（ロー側電源電位ＶＳＳ）との間に接続するトランジスタＱ２Ａ，Ｑ２Ｂとにより構成されている。即ち、トランジスタＱ１は、クロック端子ＣＫに入力されるクロック信号を出力端子ＯＵＴに供給するものであり、トランジスタＱ２Ａ，Ｑ２Ｂは、出力端子ＯＵＴを放電するものである。ここで、トランジスタＱ１のゲートが接続するノードを「ノードＮ１」、トランジスタＱ２Ａのゲートが接続するノードを「ノードＮ２Ａ」、トランジスタＱ２Ｂのゲートが接続するノードを「ノードＮ２Ｂ」と定義する。

トランジスタＱ１のゲート・ソース間（ノードＮ１と出力端子ＯＵＴとの間）には容量素子Ｃ１が設けられている。この容量素子Ｃ１は、出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものであるが、トランジスタＱ１のゲート・チャネル間容量が充分に大きい場合にはそれで置き換えることができ、そのような場合には省略してもよい。

第２電源端子Ｓ２（ハイ側電源電位ＶＤＤ）とノードＮ１との間には、ゲートが入力端子ＩＮに接続するトランジスタＱ３が接続される。またノードＮ１と第１電源端子Ｓ１との間には、ゲートがリセット端子ＲＳＴに接続したトランジスタＱ４、ゲートがノードＮ２Ａに接続したトランジスタＱ５Ａ、並びに、ゲートがノードＮ２Ｂに接続したトランジスタＱ５Ｂが接続している。

トランジスタＱ８Ａは、第１制御端子ＣＴＡとノードＮ２Ａとの間に接続し、トランジスタＱ８Ｂは第２制御端子ＣＴＢとノードＮ２Ｂとの間に接続する。トランジスタＱ８ＡのゲートはトランジスタＱ８Ｂのドレイン（ノードＮ２Ｂ）に接続し、トランジスタＱ８ＢのゲートはトランジスタＱ８Ａのドレイン（ノードＮ２Ａ）に接続する。即ち、トランジスタＱ８ＡおよびトランジスタＱ８Ｂは、その一の主電極（ここではドレイン）がたすき掛けに互いの制御電極（ゲート）に接続されており、いわゆるフリップフロップ回路を構成している。

トランジスタＱ６Ａは、第１制御端子ＣＴＡとノードＮ２Ａとの間に接続し、そのゲートは第１制御端子ＣＴＡに接続する（トランジスタＱ６Ａはダイオード接続されている）。トランジスタＱ７Ａは、ノードＮ２Ａと第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ１に接続する。トランジスタＱ７ＡはトランジスタＱ６Ａよりもオン抵抗が充分低く設定されており、これらトランジスタＱ６Ａ，Ｑ７Ａで、ノードＮ１を入力端、ノードＮ２Ａを出力端とするレシオ型インバータを構成している。但し、通常のインバータと異なり、その電源としては第１制御信号ＶＦＲが供給される。

トランジスタＱ６Ｂは、第２制御端子ＣＴＢとノードＮ２Ｂとの間に接続し、そのゲートは第２制御端子ＣＴＢに接続する（トランジスタＱ６Ｂはダイオード接続されている）。トランジスタＱ７Ｂは、ノードＮ２Ｂと第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ１に接続する。トランジスタＱ７ＢはトランジスタＱ６Ｂよりもオン抵抗が充分低く設定されており、これらトランジスタＱ６Ｂ，Ｑ７Ｂで、ノードＮ１を入力端、ノードＮ２Ｂを出力端とするレシオ型インバータを構成している。但し、通常のインバータと異なり、その電源としては第２制御信号／ＶＦＲが供給される。

つまり、トランジスタＱ６Ａ，Ｑ７Ａより成るインバータは、第１制御信号ＶＦＲがＨレベルのときインバータとして機能するが、第１制御信号ＶＦＲがＬレベルのときは電源が供給されずに休止状態となる。休止状態のインバータは、その出力端（ノードＮ２Ａ）を活性化させることができない。同様に、トランジスタＱ６Ｂ，Ｑ７Ｂより成るインバータは、第２制御信号／ＶＦＲがＨレベルのときインバータとして機能するが、第２制御信号／ＶＦＲがＬレベルのときは休止状態となり、その出力端（ノードＮ２Ｂ）を活性化させることができない。以下、トランジスタＱ６Ａ，Ｑ７Ａより成るインバータを「第１インバータ」と称し、トランジスタＱ６Ｂ，Ｑ７Ｂより成るインバータを「第２インバータ」と称する。

図１１の単位シフトレジスタＳＲの動作を説明する。本実施の形態でも、図２と同様にゲート線駆動回路３０は２相のクロック信号ＣＬＫ，／ＣＬＫを用いて駆動されるものと仮定する。

説明の簡単のため、クロック信号ＣＬＫ，／ＣＬＫ、並びに、第１および第２制御信号ＶＦＲ，／ＶＦＲそれぞれのＨレベルは全てハイ側電源電位ＶＤＤに等しいものとし、それらのＬレベルは全てロー側電源電位ＶＳＳに等しいものとする。また第１および第２制御信号ＶＦＲ，／ＶＦＲは、それぞれ表示画像の１フレーム毎に、ブランキング期間内のタイミングでレベルが切り替わるよう制御されているものとする。さらに単位シフトレジスタＳＲを構成する各トランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。

ここではまず、単位シフトレジスタＳＲの通常動作から説明する。図１２は、その動作を示すタイミング図である。図１２に示されている時刻ｔ₁は、２つのフレーム期間の間のブランキング期間（図示は省略）内のものである。当該時刻ｔ₁で、第１制御信号ＶＦＲがＨレベル、第２制御信号／ＶＦＲがＬレベルになったとする。

すると全ての単位シフトレジスタＳＲにおいて、トランジスタＱ６Ａのドレインおよびゲートの電位がＶＳＳ（＝０）からＶＤＤへと変化し、当該トランジスタＱ６Ａがオンになる。即ち、トランジスタＱ６Ａ，Ｑ７Ａより成る第１インバータに電源が供給され、当該第１インバータが活性化される。この時点ではトランジスタＱ５Ｂがオンしており、ノードＮ１がＬレベル状態である。よってトランジスタＱ７Ａはオフしているので、トランジスタＱ６Ａのオンにより、ノードＮ２Ａのレベルは上昇する。

他方、トランジスタＱ６Ｂのドレインおよびゲートの電位はＶＤＤからＶＳＳへ変化する。即ち、トランジスタＱ６Ｂ，Ｑ７Ｂより成る第２インバータは電源が供給されずに休止状態になる。トランジスタＱ６Ｂは第２制御端子ＣＴＢからノードＮ２Ｂへの方向を順方向とするダイオードとして機能するため、ノードＮ２Ｂの電荷はトランジスタＱ６Ｂを通しては放電されない。しかし上記のようにノードＮ２Ａのレベルが上昇し、且つトランジスタＱ８Ｂのソース（第２制御端子ＣＴＢ）がＶＳＳになっているので、トランジスタＱ８Ｂがオンし、ノードＮ２Ｂを放電してＬレベル（ＶＳＳ）にする。

従ってトランジスタＱ８Ａはオフとなり、ノードＮ２ＡはＨレベル（ＶＤＤ−Ｖｔｈ）となる。応じてトランジスタＱ５Ａがオンになる。

このように第１制御信号ＶＦＲがＨレベル、第２制御信号／ＶＦＲがＬレベルになると、各単位シフトレジスタＳＲにおいて、第２インバータが休止状態になるため、ノードＮ２ＢはＬレベルに固定される。よってその間のトランジスタＱ２ＢおよびトランジスタＱ５Ｂは、ゲートがバイアスされず休止状態（常時オフ）になる。つまりその期間、各シフトレジスタＳＲにおいては、トランジスタＱ１，Ｑ２Ａ，Ｑ３，Ｑ４，Ｑ５Ａ，Ｑ６Ａ，Ｑ７Ａの組み合わせにより、通常の単位シフトレジスタ（特許文献９（特開２００４−２４６３５８号）の図１の回路）と等価な回路が構成され、それと同様の動作が可能になる。

第ｋ段目の単位シフトレジスタＳＲ_kに注目する（当該単位シフトレジスタＳＲ_kのクロック端子ＣＫには、クロック信号ＣＬＫが入力されているものとする）。時刻ｔ₁直後のフレーム期間内の時刻ｔ₂において、前段（単位シフトレジスタＳＲ_k-1）の出力信号Ｇ_k-1がＨレベルになると、単位シフトレジスタＳＲ_kでは、トランジスタＱ３がオンになる。このときトランジスタＱ５Ａもオンしているが、トランジスタＱ３のオン抵抗はトランジスタＱ５Ａのオン抵抗に比べ充分低く設定されており、ノードＮ１はＨレベル（ＶＤＤ−Ｖｔｈ）となる。応じて、トランジスタＱ１がオンとなる。

またトランジスタＱ６Ａ、Ｑ７Ａより成る第１インバータがノードＮ２ＡをＬレベルにするため、トランジスタＱ２Ａ、Ｑ５Ａがオフになる。以下、ノードＮ１がＨレベルの状態（即ちトランジスタＱ１がオンの状態）を「セット状態」と称する。

その後、前段の出力信号Ｇ_k-1がＬレベルに戻るとトランジスタＱ３はオフするが、ノードＮ１はフローティング状態でＨレベルに維持される。そのため時刻ｔ₃でクロック信号ＣＬＫがＨレベルになると、オン状態のトランジスタＱ１を通して出力端子ＯＵＴが充電され、出力信号Ｇ_kがＨレベルになる。つまりゲート線ＧＬ_kが選択状態になる。

このとき、容量素子Ｃ１およびトランジスタＱ１のゲート・チャネル間容量を介した結合により、ノードＮ１が昇圧され、トランジスタＱ１は非飽和領域で動作する。従って出力信号Ｇ_kのＨレベル電位はクロック信号ＣＬＫと同じＶＤＤまで上昇する。

クロック信号ＣＬＫがＬレベルに戻ると、出力端子ＯＵＴがトランジスタＱ１を通して放電され、出力信号Ｇ_kはＬレベル（ＶＳＳ）に戻る。このとき容量素子Ｃ１およびトランジスタＱ１のゲート・チャネル間容量を介した結合により、ノードＮ１の電位は引き下げられ、昇圧前の電位（ＶＤＤ−Ｖｔｈ）に戻る。

続く時刻ｔ₄で、次段（単位シフトレジスタＳＲ_k+1）の出力信号Ｇ_k+1がＨレベルになると、当該単位シフトレジスタＳＲ_kにおいて、トランジスタＱ４がオンとなる。応じてノードＮ１がＬレベルになり、トランジスタＱ１はオフに戻る。以下、ノードＮ１がＬレベルの状態（即ちトランジスタＱ１がオフの状態）を「リセット状態」と称する。

このときトランジスタＱ７Ａがオフになり、ノードＮ２ＡはＨレベル（ＶＤＤ−Ｖｔｈ）になる。その結果トランジスタＱ２Ａがオンになり、出力端子ＯＵＴは低インピーダンスでＬレベルに維持されるようになる。またトランジスタＱ５Ａもオンになる。トランジスタＱ５Ａは、ノードＮ２ＡがＨレベルの間、ノードＮ１を低インピーダンスでＬレベルに維持するためのものである。それにより、非選択期間にノイズの影響などによってノードＮ１のレベルが上昇することが防止され、単位シフトレジスタＳＲ_kの誤動作の発生が抑制される。

その後、次のブランキング期間内の時刻ｔ₅で第１および第２制御信号ＶＦＲ，／ＶＦＲのレベルが反転するまで、単位シフトレジスタＳＲ_kはリセット状態に維持される。

そして時刻ｔ₅で、第１制御信号ＶＦＲがＬレベル、第２制御信号／ＶＦＲがＨレベルになると、各単位シフトレジスタＳＲにおいて、それまでとは逆にトランジスタＱ６Ｂ，Ｑ７Ｂより成る第２インバータが活性化され、ノードＮ２ＢがＨレベルになる。応じてトランジスタＱ８Ａがオンになり、且つ第１インバータが休止状態になるため、ノードＮ２ＡはＬレベル（ＶＳＳ）になる。

時刻ｔ₅の直後のフレーム期間では、トランジスタＱ２Ａ，Ｑ５Ａのゲートはバイアスされず、当該トランジスタＱ２Ａ，Ｑ５Ａは休止状態になる。また、第１インバータも、電源が供給されないため休止状態となる。その結果、当該単位シフトレジスタＳＲ_kにおいて、トランジスタＱ１，Ｑ２Ｂ，Ｑ３，Ｑ４，Ｑ５Ｂ，Ｑ６Ｂ，Ｑ７Ｂの組み合わせにより、通常の単位シフトレジスタ（特許文献９（特開２００４−２４６３５８号）の図１の回路）と等価な回路が構成され、それによって上記の時刻ｔ₂〜ｔ₅と同様の動作が行われる。

このように、図１１の単位シフトレジスタＳＲ_kは、通常の単位シフトレジスタと同様の動作を行うことができる。なお且つ、第１および第２制御信号ＶＦＲ，／ＶＦＲが反転する毎に、トランジスタＱ２Ａ，Ｑ５ＡのペアとトランジスタＱ２Ｂ，Ｑ５Ｂのペアとが交互に休止状態になるので、それらのゲートが直流的にバイアスされることが防止される。従って、ａ−ＳｉＴＦＴのしきい値電圧のシフトによる誤動作を防止でき、動作の信頼性が向上する。

次に、本実施形態に係る単位シフトレジスタＳＲの、電源投入時の初期リセット動作について説明する。図１３のその動作を示すタイミング図である。

図１３の時刻ｔ₀は、ゲート線駆動回路３０への電源投入時である。このときハイ側電源（第２電源端子Ｓ２）の電位はＶＤＤへと上昇する。同時にロー側電源はＶＳＳになるが、ここではＶＳＳ＝０と仮定しているので、電源投入時に第１電源端子Ｓ１の電位の変動はない。時刻ｔ₀の直後は、ゲート線駆動回路３０の出力信号Ｇ₁，Ｇ₂…のレベルは不定状態にある。

本実施の形態では、第１制御信号ＶＦＲは、クロック信号ＣＬＫ，／ＣＬＫの動作が開始される前の時刻ｔ₁で、Ｈレベル（活性レベル）になるように制御される。時刻ｔ₁で第１制御信号ＶＦＲがＨレベルになると、各単位シフトレジスタＳＲでは、トランジスタＱ６Ａがオンし、ノードＮ２ＡがＨレベルに初期化される。応じてトランジスタＱ５Ａがオンし、ノードＮ１がＬレベルに初期化される。よってトランジスタＱ１Ａがオフ、トランジスタＱ２Ａがオンとなり、出力端子ＯＵＴ（出力信号Ｇ）が低インピーダンスでＬレベルになる。

なお、時刻ｔ₁では、第１制御信号ＶＦＲのみがＨレベルになり、第２制御信号／ＶＦＲはＬレベル（非活性レベル）に維持される。そのためトランジスタＱ８Ｂがオンになり、ノードＮ２ＢはＬレベルに初期化される。

続く時刻ｔ₂からクロック信号ＣＬＫ，／ＣＬＫが動作を開始する（交互に活性化し始める）。その後の時刻ｔ₃で第１段目の単位シフトレジスタＳＲ₁に供給されるスタートパルスＳＴが活性化されると、以降は、縦続接続した複数の単位シフトレジスタＳＲにおいて上記の通常動作が順番に行われる。

このように本実施の形態では、クロック信号ＣＬＫ，／ＣＬＫが交番を開始する前に第１制御信号ＶＦＲを活性化させることによって、単位シフトレジスタＳＲの初期リセットを行わせている。上の例では、初期リセットのために第１制御信号ＶＦＲを活性化させたが、第２制御信号／ＶＦＲの方を活性化させてもよい。

仮に、第１および第２制御信号ＶＦＲ，／ＶＦＲよりも先にクロック信号ＣＬＫ，／ＣＬＫが交番を開始した場合、以下の誤動作が生じる可能性がある。

電源投入直後では、第１および第２制御信号ＶＦＲ，／ＶＦＲが共にＶＳＳ（＝０Ｖ）であるので、各単位シフトレジスタＳＲのトランジスタＱ６Ａ，Ｑ６Ｂは共にオフしており、トランジスタＱ５Ａ，Ｑ５Ｂもオフしている。このためノードＮ１は高インピーダンス状態である。この状態でクロック信号ＣＬＫ，／ＣＬＫが動作を開始すると、クロック信号ＣＬＫ，／ＣＬＫの立ち上がり時に、トランジスタＱ１のゲート・ドレイン間のオーバラップ容量を介した結合により、ノードＮ１のレベルが上昇しようとする。

このノードＮ１のレベル上昇が大きい場合には、それによってトランジスタＱ１がオンになり、クロック信号ＣＬＫ，／ＣＬＫが活性化したときに、各単位シフトレジスタＳＲにおいて誤信号としての出力信号Ｇが活性化される。

クロック端子ＣＫにクロック信号ＣＬＫが入力された単位シフトレジスタＳＲ_kに注目すると、クロック信号／ＣＬＫが活性化したとき、その前段（単位シフトレジスタＳＲ_k-1）と次段（単位シフトレジスタＳＲ_k+1）の両方で同時に誤信号が生じる。つまり前段の出力信号Ｇ_k-1と、次段の出力信号Ｇ_k+1が同時に活性化される。このとき単位シフトレジスタＳＲ_kでは、トランジスタＱ３，Ｑ４の両方がオンするため、第２電源端子Ｓ２から第１電源端子Ｓ１へ流れる貫通電流が生じる。

また、そのようにノードＮ１のレベル上昇が大きい状態で第１制御信号ＶＦＲ（または第２制御信号／ＶＦＲ）がＨレベルになったとしても、トランジスタＱ７Ａ，Ｑ７Ｂが共にオンしているため、トランジスタＱ６Ａ，Ｑ７Ａ（またはトランジスタＱ６Ｂ，Ｑ７Ｂ）を通して、第１制御端子ＣＴＡ（または第２制御端子ＣＴＢ）から第１電源端子Ｓ１へと流れる貫通電流が生じ、誤動作が改善することなく続くことになる。

これに対し、本実施の形態では第１制御信号ＶＦＲ（または第２制御信号／ＶＦＲ）を、クロック信号ＣＬＫ，／ＣＬＫが動作を開始する前に活性化させている。よってクロック信号ＣＬＫ，／ＣＬＫが動作を開始した時点で、ノードＮ２Ａ（またはノードＮ２Ｂ）がＨレベル、ノードＮ１がＬレベルに初期化され、出力端子ＯＵＴ（出力信号Ｇ）は低インピーダンスでＬレベルになっている。従って、クロック信号ＣＬＫ，／ＣＬＫが入力されてもノードＮ１および出力端子ＯＵＴのレベル上昇は生じず、誤信号としての出力信号Ｇｎが活性化させるという上記の誤動作は発生しない。

なお、第１制御信号ＶＦＲ（または第２制御信号／ＶＦＲ）を活性化させてから、クロック信号ＣＬＫ，／ＣＬＫの動作を開始させるまでの間隔は、通常はクロック信号ＣＬＫ，／ＣＬＫの１パルス幅以上あればよい。しかし、例えば電源を遮断した直後では、ノードＮ１が高インピーダンス状態でＨレベルになっている場合があり、そのような場合が想定されるときは、上記間隔をより長く確保する必要がある。

このことを図１３のタイミング図を用いて説明する。電源を投入した時刻ｔ₀が、その前に電源を遮断した直後であり、時刻ｔ₁において各単位シフトレジスタＳＲのノードＮ１がＨレベルであったと仮定する。この場合、時刻ｔ₁では第１制御信号ＶＦＲがＨレベルになると、トランジスタＱ６Ａがオンするが、ノードＮ１がＨレベルのためトランジスタＱ７Ａもオンしており、ノードＮ２Ａの電位は上昇しない。これは、トランジスタＱ６Ａ，Ｑ７Ａがレシオ型インバータを構成しており、トランジスタのＱ７Ａのオン抵抗がトランジスタＱ６Ａのオン抵抗よりも低く設定されているためである。

このときのノードＮ１の電位が高いほど、ノードＮ２Ａの電位は低くなって、トランジスタＱ５Ａのインピーダンスが高くなる。そうなるとノードＮ１をＬレベルに引き下げるのに時間が長くかかるようになる。よって、第１制御信号ＶＦＲ（または第２制御信号／ＶＦＲ）を活性化させてから、クロック信号ＣＬＫ，／ＣＬＫの動作を開始させるまでの間隔をより長くする必要が生じる。

［第１の変更例］
図１４は、実施の形態２の第１の変更例に係る単位シフトレジスタＳＲ（図１１）における初期リセット動作を説明するための信号波形図である。本変更例では、ゲート線駆動回路３０への電源投入後、クロック信号ＣＬＫ，／ＣＬＫの動作が開始される前の一定期間（時刻ｔ₁〜ｔ₂）、第１および第２制御信号ＶＦＲ，／ＶＦＲの両方をＨレベルにする。

上記のように、図１１の単位シフトレジスタＳＲでは、電源投入時にノードＮ１が高インピーダンスでＨレベルになる場合、図１３の如く、電源投入後（時刻ｔ₁）に初期リセット動作のために第１制御信号ＶＦＲを活性化しても、トランジスタＱ５Ａのインピーダンスが高いため、ノードＮ１がＬレベルに初期化されるまでの時間が長くなる。

本変更例では、初期リセット動作の際に第１および第２制御信号ＶＦＲ，／ＶＦＲの両方をＨレベルにするため、トランジスタＱ６Ａ，Ｑ６Ｂが共にオンする。このときノードＮ１が高インピーダンスでＨレベルであると、トランジスタＱ７Ａ，Ｑ７Ｂがオンしているため、ノードＮ２Ａ，Ｎ２Ｂの電位が上昇しない。そのためトランジスタＱ５Ａ，Ｑ５Ｂのインピーダンスは高くなるが、ノードＮ１はトランジスタＱ５Ａ，Ｑ５Ｂの２つによって放電されるため、図１３の場合よりも、ノードＮ１を速くＬレベルに初期化することができる。

よって本変更例によれば、初期リセット動作に要する時間（電源投入からクロック信号ＣＬＫ，／ＣＬＫの動作を開始させるまでの時間）の短縮化を図ることができる。なお、第１および第２制御信号ＶＦＲ，／ＶＦＲが共にＨレベルに設定されるのは初期リセット動作時のみであり、通常動作時には、第１および第２制御信号ＶＦＲ，／ＶＦＲは互いに相補な信号となる。

［第２の変更例］
図１５は、実施の形態２の第２の変更例に係る単位シフトレジスタＳＲの回路図である。本変更例では、図１１の回路に対し、トランジスタＱ８Ａ，Ｑ８Ｂの互いのゲートに接続する主電極をソースに変更したものである。またトランジスタＱ８Ａ，Ｑ８Ｂのオン抵抗（インピーダンス）は、トランジスタＱ６Ａ，Ｑ６Ｂのオン抵抗よりも比べ充分に低く、且つ、トランジスタＱ７Ａ，Ｑ７Ｂのオン抵抗よりも低く設定される。

図１１の回路ではトランジスタＱ８Ａ，Ｑ８Ｂのオン／オフの切り替えが、それぞれ第１および第２インバータの出力信号により行われていたが、本変更例の単位シフトレジスタＳＲでは、それが第１および第２制御信号ＶＦＲ，／ＶＦＲによって行われる。このことを除いて、図１５の単位シフトレジスタＳＲの動作は図１１のものと同様である。

本変更例によれば、上記の第１の変更例のように、初期リセット動作の際に第１および第２制御信号ＶＦＲ，／ＶＦＲを共にＨレベルにする場合、ノードＮ１をＬレベルに初期化するのに要する期間をさらに短縮できる。このことを図１４のタイミング図を用いて説明する。

図１５の単位シフトレジスタＳＲにおいて、電源投入後（時刻ｔ₁）に第１および第２制御信号ＶＦＲ，／ＶＦＲが共にＨレベルになると、トランジスタＱ６Ａ，Ｑ６ＢのみならずトランジスタＱ８Ａ，Ｑ８Ｂもオンする。上記のように、トランジスタＱ８Ａ，Ｑ８Ｂのオン抵抗は、トランジスタＱ６Ａ，Ｑ６Ｂのオン抵抗に比べ充分に低く、且つ、トランジスタＱ７Ａ，Ｑ７Ｂのオン抵抗よりも低く設定されている。そのため、時刻ｔ₁でノードＮ１が高インピーダンス状態でＨレベルでありトランジスタＱ７Ａ，Ｑ７Ｂがオンしていても、トランジスタＱ８Ａ，Ｑ８Ｂがオンすれば、ノードＮ２Ａ，Ｎ２Ｂを素早くＨレベルにすることができる。

応じてトランジスタＱ５Ａ，Ｑ５ＢがオンしてノードＮ１はＬレベルに初期化される。その結果、トランジスタＱ１がオフ、トランジスタＱ２Ａ，Ｑ２Ｂがオンするため、出力端子ＯＵＴを低インピーダンスでＬレベルに初期化される。従って、クロック信号ＣＬＫ，／ＣＬＫの活性化に応じてノードＮ１の電位は上昇することが防止され、誤信号としての出力信号Ｇ_kが活性化させるという誤動作は発生しない。

本変更例では、電源投入直後のノードＮ１が高インピーダンス状態でＨレベルになっていても、第１および第２制御信号ＶＦＲ，／ＶＦＲを活性化させてから、クロック信号ＣＬＫ，／ＣＬＫの動作を開始させるまでの間隔は、クロック信号ＣＬＫ，／ＣＬＫの１パルス幅以上あればよい。

１００ 液晶表示装置、１０ 液晶アレイ部、３０ ゲート線駆動回路、３１ クロック信号発生器、３２ スタート信号発生器、４０ ソースドライバ、ＤＬ データ線、ＧＬ ゲート線、ＳＲ 単位シフトレジスタ、２０ 出力回路部、２１ プルダウン駆動回路部、２２ プルアップ駆動回路部、２３ 初期リセット回路部。

Claims (3)

1. 入力端子、出力端子およびクロック端子と、
   前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、
   各々が前記出力端子を放電する第２および第３トランジスタと、
   第１制御信号の活性時には前記第２トランジスタを駆動し、第２制御信号の活性時には前記第３トランジスタを駆動する駆動回路とを備え、
   前記第１、第２および第３トランジスタの各制御電極が接続するノードをそれぞれ第１、第２および第３ノードとし、
   前記第２ノードに接続する制御電極を有し、前記第１ノードを放電する第４トランジスタと、
   前記第３ノードに接続する制御電極を有し、前記第１ノードを放電する第５トランジスタとを備え、
   電源の投入後、前記クロック信号が動作を開始する前に、前記第１および第２制御信号の少なくとも片方が所定時間だけ活性化される
   ことを特徴とするシフトレジスタ回路。
2. 請求項１記載のシフトレジスタ回路であって、
   前記駆動回路は、
   第１制御信号を電源とし、前記第１ノードを入力端、前記第２ノードを出力端とする第１インバータと、
   第２制御信号を電源とし、前記第１ノードを入力端、前記第３ノードを出力端とする第２インバータとを含む
   ことを特徴とするシフトレジスタ回路。
3. 前記所定時間が、前記クロック信号の１パルス幅以上である
   請求項１または請求項２に記載のシフトレジスタ回路。

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