CN106875918B - 脉冲生成单元、阵列基板、显示装置、驱动电路和方法 - Google Patents

Abstract

本发明实施例提供了一种脉冲生成单元、阵列基板、显示装置、驱动电路和方法，涉及显示技术领域，能够在一定程度上解决像素电极充电不足的问题，从而改善显示效果。脉冲生成单元包括：复位模块，用于响应于第一输入端的低电平使脉冲输出端输出低电平，复位模块还用于响应于第二输入端的低电平和第三输入端的低电平使脉冲输出端输出低电平；脉冲生成模块，用于响应于第一输入端的高电平、第二输入端的高电平和第三输入端的低电平使脉冲输出端输出高电平，脉冲生成模块还用于响应于第一输入端的高电平、第二输入端的低电平和第三输入端的高电平使脉冲输出端输出高电平。本方案主要用于液晶显示装置。

Description

脉冲生成单元、阵列基板、显示装置、驱动电路和方法

【技术领域】

本发明涉及显示技术领域，尤其涉及一种脉冲生成单元、阵列基板、显示装置、驱动电路和方法。

【背景技术】

液晶显示装置包括由多条数据线和多条栅线交叉限定的多个子像素单元，多个子像素单元呈矩阵分布，每个子像素单元包括像素电极和薄膜晶体管，薄膜晶体管的源极连接于数据线，薄膜晶体管的漏极连接于像素电极，薄膜晶体管的栅极连接于栅线，栅线连接于栅极驱动电路，栅极驱动电路通过栅线控制薄膜晶体管的导通和截止，当薄膜晶体管导通时，数据线通过该薄膜晶体管给相应的像素电极提供数据电压，以对该像素电极进行充电。在显示过程中，对于每个子像素单元，其第N帧和第N+1时对应的数据电压的极性相反，例如，如图1所示，图1为现有技术中一子像素单元在第N帧和第N+1帧时的时序示意图，VGate为该子像素单元对应的栅线电压值，VData为该子像素单元对应的数据线电压值，VPixel为该子像素单元对应的像素电极电压值，栅线电压值VGate为高电平时该子像素单元对应的薄膜晶体管导通，此时子像素单元处于充电时间，在第N帧时，数据线电压值VGate在充电时间Tc内为正值，在充电时间Tc内，像素电极电压值VPixel逐渐升高，直到达到数据线电压值VData，然后像素电极电压值VPixel保持该电压值直到下一次充电，在第N+1帧，由于像素极性反转，数据线电压值VDate为负值，在充电时间Tc内，像素电极电压值VPixel从上一帧的正值逐渐降低，直到达到数据线电压值VDate。然而，随着分辨率的不断提升，薄膜晶体管的导通时间越来越短，可能导致在薄膜晶体管的导通时间内像素电极电压无法达到所需要的数据电压，即容易产生像素电极充电不足的问题，对显示效果造成不良影响。

【发明内容】

有鉴于此，本发明实施例提供了一种脉冲生成单元、阵列基板、显示装置、驱动电路和方法，能够在一定程度上解决像素电极充电不足的问题，从而改善显示效果。

一方面，提供一种脉冲生成单元，包括：

第一输入端、第二输入端、第三输入端和脉冲输出端；

复位模块，用于响应于所述第一输入端的低电平使所述脉冲输出端输出低电平，所述复位模块还用于响应于所述第二输入端的低电平和所述第三输入端的低电平使所述脉冲输出端输出低电平；

脉冲生成模块，用于响应于所述第一输入端的高电平、所述第二输入端的高电平和所述第三输入端的低电平使所述脉冲输出端输出高电平，所述脉冲生成模块还用于响应于所述第一输入端的高电平、所述第二输入端的低电平和所述第三输入端的高电平使所述脉冲输出端输出高电平。

另一方面，提供一种栅极驱动电路，包括：

第一时钟信号端、第二时钟信号端、脉冲生成单元和级联的多级移位寄存器；

每级所述移位寄存器包括移位输入端、输出端、第一信号端、第二信号端和级联信号端；

奇数级所述移位寄存器的第一信号端连接于所述第一时钟信号端，奇数级所述移位寄存器的第二信号端连接于所述第二时钟信号端；

偶数级所述移位寄存器的第一信号端连接于所述第二时钟信号端，偶数级所述移位寄存器的第二信号端连接于所述第一时钟信号端；

除第一级和第n级移位寄存器外，每级所述移位寄存器的移位输入端连接于上一级所述移位寄存器的级联信号端，所述n为大于2的整数；

所述脉冲生成单元包括：

第一输入端、第二输入端、第三输入端和脉冲输出端；

复位模块，用于响应于所述第一输入端的低电平使所述脉冲输出端输出低电平，所述复位模块还用于响应于所述第二输入端的低电平和所述第三输入端的低电平使所述脉冲输出端输出低电平；

脉冲生成模块，用于响应于所述第一输入端的高电平、所述第二输入端的高电平和所述第三输入端的低电平使所述脉冲输出端输出高电平，所述脉冲生成模块还用于响应于所述第一输入端的高电平、所述第二输入端的低电平和所述第三输入端的高电平使所述脉冲输出端输出高电平；

所述第二输入端连接于第h级所述移位寄存器的级联信号端，所述h为小于n-1的正整数，所述第三输入端连接于第n-1级所述移位寄存器的级联信号端，所述脉冲输出端连接于第n级所述移位寄存器的移位输入端，当所述n为奇数时，所述第一输入端连接于所述第一时钟信号端，当所述n为偶数时，所述第一输入端连接于所述第二时钟信号端。

另一方面，提供一种阵列基板，包括上述的栅极驱动电路。

另一方面，提供一种显示装置，包括上述的阵列基板。

另一方面，提供一种驱动方法，用于上述的栅极驱动电路，所述方法包括：当第i级移位寄存器输出高电平时，第i+j级移位寄存器输出高电平；

当n为偶数，且h为奇数时，i的取值为h+1、h+2、h+3、…、m1，m1为大于n的整数；

当n为偶数，且h为偶数时，i的取值为h、h+1、h+2、…、m2，m2为大于n的整数；

当n为奇数，且h为奇数时，i取值为h、h+1、h+2…、m3，m3为大于n的整数；

当n为奇数，且h为偶数时，i取值为h-1、h、h+1…、m4，m4为大于n的整数；

j为大于或等于2的整数。

本发明实施例中的脉冲生成单元、阵列基板、显示装置、驱动电路和方法，能够使第i行像素电极进行充电的同时，使第i+j行像素电极进行预充电，即使第i+j行像素电极在预充电时间时使用第i行像素电极电压进行充电，之后在第i+j行像素电极的充电时间使用第i+j行像素电极电压进行充电，j为大于或等于2的整数，与现有技术相比，增加了像素电极的充电时间，在一定程度上解决了像素电极充电不足的问题，从而改善了显示效果。另外，在现有技术的预充电方式中，后一行的预充电时间小于前一行的充电时间，因此前一行的像素电极电压被拉低后被拉回至数据线电压值的时间较短，容易导致像素电极充电不足的问题，而本发明实施例中，并不是在前一行的像素电极充电时对后一行的像素电极进行预充电，而是在第i行像素电极充电时，对第i+j行像素电极进行预充电，因此可以设置为第i+j行像素电极的预充电时间等于第i行像素电极的充电时间，在第i行像素电极进行充电的开始时刻，第i+j行像素电极同时进行预充电，因此，第i行像素电极和第i+j行像素电极同时从一种极性反转至另外一种极性，不会存在现有技术中在预充电时间内，两个像素电极的极性会相互影响的情况，因此不容易出现像素电极充电不足的问题。即，本发明实施例中的脉冲生成单元、阵列基板、显示装置、驱动电路和方法不管是对于行反转方式、列反转方式还是点反转方式都能增加像素电极的充电时间。

【附图说明】

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。

图1为现有技术中一种子像素单元在第N帧和第N+1帧时的时序示意图；

图2为现有技术中位于同一列且相邻的两个子像素单元在第N帧和第N+1帧时的时序示意图；

图3为本发明实施例中一种脉冲生成单元的结构框图；

图4为本发明实施例中一种栅极驱动电路的电路示意图；

图5为本发明实施例中另一种栅极驱动电路的电路示意图；

图6为图4的栅极驱动电路中各端的信号时序图；

图7为图4的第一级移位寄存器中各端的信号时序图；

图8为图4的第二级移位寄存器中各端的信号时序图；

图9为图4的第三极移位寄存器中各端的信号时序图；

图10为图4的第四级移位寄存器中各端的信号时序图；

图11为本发明实施例中另一种栅极驱动电路的电路示意图；

图12为图5或图11的栅极驱动电路中各端的信号时序图；

图13为本发明实施例中另一种栅极驱动电路的电路示意图；

图14为本发明实施例中另一种栅极驱动电路的电路示意图；

图15为图13或图14的栅极驱动电路中各端的信号时序图；

图16为本发明实施例中一种脉冲生成单元的电路图；

图17为本发明实施例中一种移位寄存器的电路图；

图18为本发明实施例中一种显示面板的结构示意图；

图19为本发明实施例中一种显示装置的结构示意图。

【具体实施方式】

为了更好的理解本发明的技术方案，下面结合附图对本发明实施例进行详细描述。

应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

在本发明实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。在本发明实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。

为了解决像素电极充电不足的问题，现有技术中提供了一种采用预充电的方式对像素电极进行充电的方法，如图2所示，图2为现有技术中位于同一列且相邻的两个子像素单元在第N帧和第N+1帧时的时序示意图，VGate1为第1行子像素单元对应的栅线电压值，VGate2为第2行子像素单元对应的栅线电压值，VData为数据线电压值，在前一行子像素单元对应的薄膜晶体管导通接近结束时，使后一行子像素单元对应的薄膜晶体管同时导通，使得在前一行子像素单元充电的过程中，为后一行子像素单元进行预充电，即后一行子像素单元提前从一种极性反转至另一种极性，相当于增加了后一行子像素单元从一种极性反转至另一种极性所需要的时间，从而在一定程度上解决像素电极充电不足的问题。然而，图2中所示的预充电的方式，例如，在第N帧结束时，第一行和第二行子像素单元的像素电极均为正极性，在第N+1帧中，预充电时间t之前，第一行子像素单元对应的薄膜晶体管导通，以第一列子像素单元举例，第一列数据线与第一行第一列的子像素单元的像素电极导通，为该子像素单元充电，使该像素电极反转为负极性并被充电至所需要的电压，此时第二行子像素单元的像素电极为正极性；在预充电时间t开始时，第一行子像素单元对应的薄膜晶体管和第二行子像素单元对应的薄膜晶体管均导通，即第一行第一列子像素单元的像素电极与第二行第一列子像素单元的像素电极电连接，而第二行子像素单元的像素电极与第一行像素电极在电连接之前具有相反的极性，因此，在两者电连接时，即预充电时间t开始时，第一行第一列子像素单元的像素电极电压会由于第二行第一列子像素单元的负电压而被拉低，需要在预充电时间t内再将电压拉回到第一列数据线所提供的充电电压。在显示分别率较高时，每一行子像素单元的充电时间都会被压缩，因此预充电时间t也会被压缩至较短，可能造成第一行第一列子像素单元的像素电极电压被拉低后在预充电时间t内没有足够的时间恢复至所需要的电压的情况，因此仍会导致像素电极充电不足的问题。即，现有技术中的预充电的方式对行反转方式、点反转方式不能解决充电不足的问题。

如图3所示，图3为本发明实施例提供一种脉冲生成单元，包括：第一输入端IN1、第二输入端IN2、第三输入端IN3和脉冲输出端WOUT；复位模块1，用于响应于第一输入端IN1的低电平使脉冲输出端WOUT输出低电平，复位模块1还用于响应于第二输入端IN2的低电平和第三输入端IN3的低电平使脉冲输出端WOUT输出低电平；脉冲生成模块2，用于响应于第一输入端IN1的高电平、第二输入端IN2的高电平和第三输入端IN3的低电平使脉冲输出端WOUT输出高电平，脉冲生成模块2还用于响应于第一输入端IN1的高电平、第二输入端IN2的低电平和第三输入端IN3的高电平使脉冲输出端WOUT输出高电平。

如图4和图5所示，图4为本发明实施例中一种栅极驱动电路的电路示意图，图5为本发明实施例中另一种栅极驱动电路的电路示意图，包括：第一时钟信号端CKV1、第二时钟信号端CKV2、脉冲生成单元10和级联的多级移位寄存器20；每级移位寄存器20包括移位输入端IN、输出端OUT、第一信号端CLK1、第二信号端CLK2和级联信号端NXT；奇数级移位寄存器20的第一信号端CLK1连接于第一时钟信号端CKV1，奇数级移位寄存器20的第二信号端CLK2连接于第二时钟信号端CKV2；偶数级移位寄存器20的第一信号端CLK1连接于第二时钟信号端CKV2，偶数级移位寄存器20的第二信号端CLK2连接于第一时钟信号端CKV1；除第一级和第n级移位寄存器20外，每级移位寄存器20的移位输入端IN连接于上一级移位寄存器20的级联信号端NXT，n为大于2的整数，结合图3和图4或者图5所示，脉冲生成单元10包括：第一输入端IN1、第二输入端IN2、第三输入端IN3和脉冲输出端WOUT；复位模块1，用于响应于第一输入端IN1的低电平使脉冲输出端WOUT输出低电平，复位模块1还用于响应于第二输入端IN2的低电平和第三输入端IN3的低电平使脉冲输出端WOUT输出低电平；脉冲生成模块2，用于响应于第一输入端IN1的高电平、第二输入端IN2的高电平和第三输入端IN3的低电平使脉冲输出端WOUT输出高电平，脉冲生成模块2还用于响应于第一输入端IN1的高电平、第二输入端IN2的低电平和第三输入端IN3的高电平使脉冲输出端WOUT输出高电平；第一级移位寄存器20的移位输入端IN连接于初始信号端STV。对于脉冲生成单元10，第二输入端IN2连接于第h级移位寄存器20的级联信号端NXT，h为小于n-1的正整数，第三输入端IN3连接于第n-1级移位寄存器20的级联信号端NXT，脉冲输出端WOUT连接于第n级移位寄存器20的移位输入端IN，如图4所示，当n为奇数时，第一输入端IN1连接于第一时钟信号端CKV1，如图5所示，当n为偶数时，第一输入端IN1连接于第二时钟信号端CKV2。在图4和图5中，各移位寄存器20的输出端OUT分别连接于第1-6行栅线Gate1-6，图4中示意了h＝1，n＝3的结构，图5中示意了h＝1，n＝4的结构。

以下以图3和图4为例具体说明本发明实施例中的脉冲生成单元和栅极驱动电路。如图6所示，图6为图4的栅极驱动电路中各端的信号时序图，第一时钟信号端CKV1和第二时钟信号端CKV2用于提供相反的时钟信号，初始信号端STV用于在每一帧的开始时提供高电平，以触发第一级移位寄存器20的移位功能。如图7、图8、图9和图10所示，图7为图4的第一级移位寄存器中各端的信号时序图，第一级移位寄存器20中各端的信号时序不受脉冲生成单元10的影响，第一级位移寄存器20的级联信号端NXT输出信号至脉冲生成单元10的第二输入端IN2，图8为图4的第二级移位寄存器中各端的信号时序图，第二级移位寄存器20中各端的信号时序不受脉冲生成单元10的影响，第二级移位寄存器20的级联信号端NXT输出信号至脉冲生成单元10的第三输入端IN3，图9为图4的第三极移位寄存器中各端的信号时序图，脉冲生成单元10的脉冲输出端WOUT输出信号至第三极移位寄存器20的移位输入端IN，根据移位寄存器20的原理，移位寄存器会在移位输入端为高电平的下一个时刻输出高电平，因此，响应于脉冲生成单元10的脉冲输出端WOUT在第一时刻t1和第三时刻t3输出的高电平，第三极移位寄存器20在第二时刻t2和第四时刻t4输出高电平，实现移位寄存器。其中，第二时刻t2输出的高电平用于使第3行栅线所对应的子像素单元在第1行栅线所对应的子像素单元进行充电的同时进行预充电，第四时刻t4输出的高电平用于使第3行栅线所对应的子像素单元进行充电。图10为图4的第四级移位寄存器中各端的信号时序图，第四级移位寄存器20对第三级移位寄存器20在输出端OUT于第一信号端CLK1的高电平时段输出的高电平进行移位。每级移位寄存器20用于在移位输入端IN输入高电平之后的下一个时刻在输出端OUT输出高电平，并且在移位输入端IN输入高电平的当前时刻和下一个时刻在级联信号端NXT输出高电平，实现移位功能。栅极驱动电路工作过程中，包括周期性的多帧，每一帧包括多个时刻，以下通过一帧中连续的第一至第四时刻t1-t4时移位寄存器20和栅极驱动电路的工作过程具体说明本实施例：

如图6所示，在第一时刻t1，第一时钟信号端CKV1为高电平，第二时钟信号端CKV2为低电平，初始信号端STV为高电平，第一级移位寄存器20输出至第一栅线Gate1的电平为低电平，脉冲生成单元10的第二输入端IN2为高电平，脉冲生成单元10的第三输入端IN3为低电平，脉冲输出端WOUT输出高电平，第2-6行栅线Gate2-6均为低电平；在第二时刻t2，第一时钟信号端CKV1为低电平，第二时钟信号端CKV2为高电平，初始信号端STV为低电平，第一级移位寄存器20输出至第一行栅线Gate1的电平为高电平，此时第一行栅线Gate1所对应的像素电极进行充电，第二行栅线Gate2为低电平，第二输入端IN2为高电平，第三输入端IN3为高电平，根据脉冲生成单元10的原理，响应于第一输入端IN1(即第一时钟信号端CKV1)的低电平使脉冲输出端WOUT输出低电平，由于脉冲输出端WOUT连接于第三级移位寄存器30的移位输入端IN，因此第三级移位寄存器30输出高电平至第三行栅线Gate3，此时第三行栅线Gate3所对应的像素电极进行预充电，第3-6行栅线Gate3为低电平；在第三时刻t3，第一时钟信号端CKV1为高电平，第二时钟信号端CKV2为低电平，初始信号端STV为低电平，第一行栅线Gate1为低电平，第二输入端IN2为低电平，第三输入端IN3为高电平，第二行栅线Gate2为高电平，此时第二行栅线Gate2所对应的像素电极进行充电，第三行栅线Gate3为低电平，第四行栅线Gate4为高电平，此时第四行栅线Gate4所对应的像素电极进行预充电，第五行栅线Gate5和第六行栅线Gate6为低电平；在第四时刻t4，第一时钟信号端CKV1为低电平，第二时钟信号端CKV2为高电平，初始信号端STV为低电平，第一行栅线Gate1、第二输入端IN2、第三输入端IN3和第二行栅线Gate2为低电平，响应于第一输入端IN1(即第一时钟信号端CKV1)的低电平使脉冲输出端WOUT输出低电平，第三行栅线Gate3为高电平，此时第三行栅线Gate3所对应的像素电极进行充电，同时第五行栅线Gate5为高电平，第五行栅线Gate5所对应的像素电极进行预充电，第四行栅线Gate4和第六行栅线Gate6为低电平。可知，当第一行栅线Gate1所对应的像素电极进行充电时，第三行栅线Gate3所对应的像素电极进行预充电；第二行栅线Gate2所对应的像素电极进行充电时，第四行栅线Gate4所对应的像素电极进行预充电；依次类推，第i行栅线所对应的像素电极进行充电时，第i+j行栅线所对应的像素电极进行预充电，当n为偶数，且h为奇数时，i的取值为h+1、h+2、h+3、…、m1，m1为大于n的整数；当n为偶数，且h为偶数时，i的取值为h、h+1、h+2、…、m2，m2为大于n的整数；当n为奇数，且h为奇数时，i取值为h、h+1、h+2…、m3，m3为大于n的整数；当n为奇数，且h为偶数时，i取值为h-1、h、h+1…、m4，m4为大于n的整数；j为大于或等于2的整数，在本实施例中，仅以j＝2进行举例。

可以理解的是，在图4中，仅示意了h＝1，n＝3的结构，即脉冲生成单元10的第二输入端IN2连接于第一级移位寄存器的级联信号端NXT，脉冲生成单元10的脉冲输出端WOUT连接于第三级移位寄存器20的移位输入端IN，且以上仅以h＝1，n＝3的结构为例具体说明了上述脉冲生成单元10和栅极驱动电路的工作原理，在其他可实现的方式中，第二输入端IN2可以连接于第h级移位寄存器的级联信号端NXT，脉冲输出端WOUT可以连接除第h级和第h+1级移位寄存器20之外的任意一级移位寄存器20的移位输入端IN，脉冲生成单元10和栅极驱动电路的工作原理类似，均能够实现当第i级移位寄存器输出高电平时，第i+2级移位寄存器输出高电平，即第i行栅线所对应的像素电极进行充电时，第i+2行栅线所对应的像素电极进行预充电。需要说明的是，第n级移位寄存器通过脉冲生成单元10的控制输出一次额外的高电平(预充电脉冲信号)，并在第n-1级移位寄存器输出高电平的下一个时刻输出高电平(正常充电脉冲信号)，其余各级移位寄存器输出至栅线的电压仍按照移位寄存器本身的功能进行输出，即，从第一行栅线开始，在第i行栅线为高电平的下一个时刻，第i+1行栅线为高电平。

如图11和图12所示，图11为本发明实施例中另一种栅极驱动电路的电路示意图，图12为图5或图11的栅极驱动电路中各端的信号时序图，当h＝1且n＝4，或者h＝2且n＝4时，从第二行栅线Gate2开始，第i行栅线所对应的像素电极进行充电时，第i+2行栅线所对应的像素电极进行预充电。即，当n为偶数，且h为奇数时，从第h+1行开始，第i行栅线所对应的像素电极进行充电时，第i+2行栅线所对应的像素电极进行预充电；当n为偶数，且h为偶数时，从第h行栅线开始，第i行栅线所对应的像素电极进行充电时，第i+2行栅线所对应的像素电极进行预充电。

如图13、图14和图15所示，图13为本发明实施例中另一种栅极驱动电路的电路示意图，图14为本发明实施例中另一种栅极驱动电路的电路示意图，图15为图13或图14的栅极驱动电路中各端的信号时序图，当h＝3且n＝5，或者h＝4且n＝5时，从第三行栅线Gate3开始，第i行栅线所对应的像素电极进行充电时，第i+2行栅线所对应的像素电极进行预充电。即，当n为奇数，且h为奇数时，从第h行栅线开始，第i行栅线所对应的像素电极进行充电时，第i+2行栅线所对应的像素电极进行预充电；当n为奇数，且h为偶数时，从第h-1行栅线开始，第i行栅线所对应的像素电极进行充电时，第i+2行栅线所对应的像素电极进行预充电。

本发明实施例中的脉冲生成单元和栅极驱动电路，能够使第i行像素电极进行充电的同时，使第i+j行像素电极进行预充电，即使第i+j行像素电极在预充电时间时使用第i行像素电极电压进行充电，之后在第i+j行像素电极的充电时间使用第i+j行像素电极电压进行充电，j为大于或等于2的整数，与现有技术相比，增加了像素电极的充电时间，在一定程度上解决了像素电极充电不足的问题，从而改善了显示效果。另外，在现有技术的预充电方式中，后一行的预充电时间小于前一行的充电时间，因此前一行的像素电极电压被拉低后被拉回至数据线电压值的时间较短，容易导致像素电极充电不足的问题，而本发明实施例中，并不是在前一行的像素电极充电时对后一行的像素电极进行预充电，而是在第i行像素电极充电时，对第i+j行像素电极进行预充电，因此可以设置为第i+j行像素电极的预充电时间等于第i行像素电极的充电时间，在第i行像素电极进行充电的开始时刻，第i+j行像素电极同时进行预充电，因此，第i行像素电极和第i+j行像素电极同时从一种极性反转至另外一种极性，不会存在现有技术中在预充电时间内，两个像素电极的极性会相互影响的情况，因此不容易出现像素电极充电不足的问题。

可选地，在上述脉冲生成单元和栅极驱动电路中，如图16所示，图16为本发明实施例中一种脉冲生成单元的电路图，脉冲生成单元还包括高电平端VGH、低电平端VGL和第一反相器M1；复位模块1包括：第一晶体管T1，其控制端连接于第一输入端IN1，其第一端连接于高电平端VGH，其第二端连接于第一节点P1；第二晶体管T2，其控制端连接于第二输入端IN2，其第一端连接于高电平端VGH；第三晶体管T3，其控制端连接于第三输入端IN3，其第一端连接于第二晶体管T2的第二端，其第二端连接于第一节点P1；脉冲生成模块2包括：第四晶体管T4，其控制端连接于第一输入端IN1，其第一端连接于第二节点P2，其第二端连接于第一节点P1；第五晶体管T5，其控制端连接于第二输入端IN2，其第一端连接于低电平端VGL，其第二端连接于第二节点P2；第六晶体管T6，其控制端连接于第三输入端IN3，其第一端连接于低电平端VGL，其第二端连接于第二节点P2；第一反相器M1的输入端连接于第一节点P1，第一反相器M1的输出端连接于脉冲输出端WOUT；第一晶体管T1、第二晶体管T2和第三晶体管T3为P型晶体管，第四晶体管T4、第五晶体管T5和第六晶体管T6为N型晶体管。

可选地，在上述脉冲生成单元和栅极驱动电路中，第一反相器M1包括：第七晶体管T7，其控制端连接于第一节点P1，其第一端连接于高电平端VGH，其第二端连接于脉冲输出端WOUT；第八晶体管T8，其控制端连接于第一节点P1，其第一端连接于低电平端VGL，其第二端连接于脉冲输出端WOUT；第七晶体管T7为P型晶体管，第八晶体管T8为N型晶体管。

以下结合图6中的时序具体介绍图16中所示的脉冲生成单元的原理和工作过程：

如图6所示，在第一时刻t1，第一输入端IN1为高电平，使第一晶体管T1截止、第四晶体管T4导通，第二输入端IN2为高电平，使第二晶体管T2截止、第五晶体管T5导通，从而使低电平端VGL的低电平通过第四晶体管T4和第五晶体管T5传输至第一节点P1，第一节点P1处的低电平通过第一反相器M1的作用使脉冲输出端WOUT输出高电平，第三输入端IN3为低电平，使第三晶体管T3导通、第六晶体管T6截止；在第二时刻t2，第一输入端IN1为低电平，使第一晶体管T1导通、第四晶体管T4截止，高电平端VGH的高电平通过第一晶体管T1传输至第一节点P1，第一节点P1处的高电平通过第一反向器M1的作用使脉冲输出端WOUT输出低电平，第二输入端IN2为高电平，使第二晶体管T2截止、第五晶体管T5导通，第三输入端IN3为高电平，使第三晶体管T3截止、第六晶体管T6导通；在第三时刻t3，第一输入端IN1为高电平，使第一晶体管T1截止、第四晶体管T4导通，第二输入端IN2为低电平，使第二晶体管T2导通、第五晶体管T5截止，第三输入端IN3为高电平，使第三晶体管T3截止、第六晶体管T6导通，低电平端VGL的低电平通过第六晶体管T6和第四晶体管T4传输至第一节点P1，第一节点P1处的低电平通过第一反向器M1的作用使脉冲输出端WOUT输出高电平；在第四时刻t4，第一输入端IN1为低电平，使第一晶体管T1导通、第四晶体管T4截止，第二输入端IN2为低电平，使第二晶体管T2导通、第五晶体管T5截止，第三输入端IN3为低电平，使第三晶体管T3导通、第六晶体管T6截止，高电平端VGH的高电平通过第一晶体管T1传输至第一节点P1，或者高电平端VGH的高电平通过第二晶体管T2和第三晶体管T3传输至第一节点P1，第一节点P1的高电平通过第一反相器M1的作用使脉冲输出端WOUT输出低电平。

可选地，在上述栅极驱动电路中，如图17所示，图17为本发明实施例中一种移位寄存器的电路图，每级移位寄存器包括：第二反相器M2，其输入端连接于本级移位寄存器的第一信号端CLK1；第九晶体管T9，其控制端连接于第二反相器M2的输出端，其第一端连接于高电平端VGH；第十晶体管T10，其控制端连接于本级移位寄存器的移位输入端IN，其第一端连接于第九晶体管T9的第二端，其第二端连接于第三节点P3；第十一晶体管T11，其控制端连接于第一信号端CLK1，其第一端连接于低电平端VGL；第十二晶体管T12，其控制端连接于本级移位寄存器的移位输入端IN，其第一端连接于第十一晶体管T11的第二端，其第二端连接于第三节点P3；第三反相器M3，其输入端连接于第三节点P3，其输出端连接于本级移位寄存器的级联信号端NXT；第十三晶体管T13，其控制端连接于第一信号端CLK1，其第一端连接于高电平端VGH；第十四晶体管T14，其控制端连接于本级移位寄存器的级联信号端NXT，其第一端连接于第十三晶体管T13的第二端，其第二端连接于第三节点P3；第十五晶体管T15，其控制端连接于第二反相器M2的输出端，其第一端连接于低电平端VGL；第十六晶体管T16，其控制端连接于本级移位寄存器的级联信号端NXT，其第一端连接于第十五晶体管T15的第二端，其第二端连接于第三节点P3；第十七晶体管T17，其控制端连接于本级移位寄存器的级联信号端NXT，其第一端连接于高电平端VGH，其第二端连接于第四节点P4；第十八晶体管T18，其控制端连接于第二信号端CLK2，其第一端连接于高电平端VGH，其第二端连接于第四节点P4；第十九晶体管T19，其控制端连接于本级移位寄存器的级联信号端NXT，其第一端连接于低电平端VGL；第二十晶体管T20，其控制端连接于第二信号端CLK2，其第一端连接于第十九晶体管T19的第二端，其第二端连接于第四节点P4；第四节点P4通过相互串联的第四反相器M4、第五反相器M5和第六反相器M6连接于本级移位寄存器的输出端OUT；第九晶体管T9、第十晶体管T10、第十三晶体管T13、第十四晶体管T14、第十七晶体管T17和第十八晶体管T18为P型晶体管，第十一晶体管T11、第十二晶体管T12、第十五晶体管T15、第十六晶体管T16、第十九晶体管T19和第二十晶体管T20为N型晶体管。

可选地，第二反相器M2、第三反相器M3、第四反相器M4、第五反相器M5和第六反相器M6中；每个反相器均包括：上拉晶体管T U，其控制端连接于本反相器的输入端，其第一端连接于高电平端VGH，其第二端连接于本反相器的输出端；下拉晶体管PD，其控制端连接于本反相器的输入端，其第一端连接于低电平端VGL，其第二端连接于本反相器的输出端；上拉晶体管PU为P型晶体管，下拉晶体管PD为N型晶体管。

可选地，h的值越小，则能够进行预充电的行数越多，更有利于改善显示效果，因此，可以设置为h＝1。

可选地，n与h之间的差值越小，则在同一行子像素单元中，预充电脉冲与充电脉冲间隔的时间越短，子像素单元可以更快地从上一帧的电压充电至当前帧所需要的电压值，更有利于改善显示效果，因此，当h＝1时，可以设置为n＝3。

以下以图4中的第三级移位寄存器为例，结合图9中的信号时序，具体介绍图17中所示的移位寄存器的原理和工作过程：

如图9和图17所示，在第一时刻t1，第一信号端CLK1为高电平，第二信号端CLK2为低电平，移位输入端IN为高电平，第十一晶体管T11和第十二晶体管T12导通，低电平端VGL的低电平通过第十一晶体管T11和第十二晶体管T12输出至第三节点P3，第三节点P3的低电平通过第三反相器M3的作用使级联信号端NXT为高电平，第十八晶体管T18导通，高电平端VGH的高电平通过第十八晶体管T18传输至第四节点P4，第四节点P4的高电平通过相互串联的第四反相器M4、第五反相器M5和第六反相器M6的作用，使该级移位寄存器的输出端OUT输出低电平；在第二时刻t2，第一信号端CLK1为低电平，第二信号端CLK2为高电平，移位输入端IN为低电平，第二反相器M2输出高电平，第九晶体管T9截止，第十晶体管T10导通，第十一晶体管T11截止，第十二晶体管T12截止，因此第三节点P3不会获得新的电压，仍保持上一时刻的低电平，第三节点P3的低电平通过第三反相器M3的作用使级联信号端NXT为高电平，由于第十五晶体管T15和第十六晶体管T16导通，因此低电平端VGL的低电平通过第十五晶体管T15和第十六晶体管T16传输至第三节点P3，进一步补充第三节点P3处的低电平，第十九晶体管T19和第二十晶体管T20导通，低电平端VGL的低电平通过第十九晶体管T19和第二十晶体管T20传输至第四节点P4，第四节点P4的低电平通过相互串联的第四反相器M4、第五反相器M5和第六反相器M6的作用，使该级移位寄存器的输出端OUT输出高电平；在第三时刻t3，第一信号端CLK1为高电平，第二信号端CLK2为低电平，移位输入端IN为高电平，与第一时刻t1的原理相同，级联信号端NXT为高电平，该级移位寄存器的输出端OUT输出低电平；在第四时刻t4，第一信号端CLK1为低电平，第二信号端CLK2为高电平，移位输入端IN为低电平，与第二时刻t2的原理相同，级联信号端NXT为高电平，该级移位寄存器的输出端OUT输出高电平。

需要说明的是，其他级移位寄存器的原理与第三极移位寄存器的原理相同，区别在于不同级移位寄存器对应的各端的时序信号不同，因此对于其他级移位寄存器的工作过程不再赘述。另外，为了为图4中的第一级移位寄存器20提供初始信号，上述栅极驱动电路还可以包括虚设移位寄存器(图中未示出)，虚设移位寄存器的级联信号端作为初始信号端STV，虚设移位寄存器不起移位作用，仅用于为第一级移位寄存器20提供初始信号。另外，本发明实施例中的各晶体管上，控制端为晶体管的栅极，第一端可以为晶体管的源极，第二端可以为晶体管的漏极；但需要说明的是，在薄膜晶体管中，晶体管的源极和漏极并不进行严格区分，因此也可能是第一端为晶体管的漏极，第二端为晶体管的源极。

本发明实施例还提供一种阵列基板，包括上述的栅极驱动电路。阵列基板包括由多条数据线和多条栅线交叉限定的多个子像素单元，多个子像素单元呈矩阵分布，每个子像素单元包括像素电极和薄膜晶体管，薄膜晶体管的源极连接于数据线，薄膜晶体管的漏极连接于像素电极，薄膜晶体管的栅极连接于栅线。上述栅极驱动电路中，多级移位寄存器的输出端OUT分别连接于多行栅线。栅线用于传输薄膜晶体管的控制信号，数据线用于传输像素电极所需的像素电压信号，阵列基板工作时，在对应栅线的控制下，源极对应的数据线通过薄膜晶体管向漏极对应的像素电极实施充放电，像素电极与公共电极之间形成电场，以实现显示功能。

其中，栅极驱动电路的具体结构和原理与上述实施例相同，在此不再赘述。

本发明实施例中的阵列基板，能够使第i行像素电极进行充电的同时，使第i+j行像素电极进行预充电，即使第i+j行像素电极在预充电时间时使用第i行像素电极电压进行充电，之后在第i+j行像素电极的充电时间使用第i+j行像素电极电压进行充电，j为大于或等于2的整数，与现有技术相比，增加了像素电极的充电时间，在一定程度上解决了像素电极充电不足的问题，从而改善了显示效果。另外，在现有技术的预充电方式中，后一行的预充电时间小于前一行的充电时间，因此前一行的像素电极电压被拉低后被拉回至数据线电压值的时间较短，容易导致像素电极充电不足的问题，而本发明实施例中第i+j行像素电极的预充电时间等于第i行像素电极的充电时间，因此第i行像素电极的电压被拉低后有较长的时间被拉回至数据线电压值，不容易出现像素电极充电不足的问题。

如图18所示，图18为本发明实施例中一种显示面板的结构示意图，本发明实施例还提供一种显示面板，包括上述的阵列基板300，与阵列基板300相对设置的彩膜基板400，位于阵列基板300和彩膜基板400之间的液晶层500。显示面板在显示时，阵列基板300上的像素电极与公共电极之间形成电场，以控制液晶层500中液晶分子的旋转，而达到显示功能。

其中，阵列基板300的具体结构和原理与上述实施例相同，在此不再赘述。

本发明实施例中的显示面板，能够使第i行像素电极进行充电的同时，使第i+j行像素电极进行预充电，即使第i+j行像素电极在预充电时间时使用第i行像素电极电压进行充电，之后在第i+j行像素电极的充电时间使用第i+j行像素电极电压进行充电，j为大于或等于2的整数，与现有技术相比，增加了像素电极的充电时间，在一定程度上解决了像素电极充电不足的问题，从而改善了显示效果。另外，在现有技术的预充电方式中，后一行的预充电时间小于前一行的充电时间，因此前一行的像素电极电压被拉低后被拉回至数据线电压值的时间较短，容易导致像素电极充电不足的问题，而本发明实施例中，并不是在前一行的像素电极充电时对后一行的像素电极进行预充电，而是在第i行像素电极充电时，对第i+j行像素电极进行预充电，因此可以设置为第i+j行像素电极的预充电时间等于第i行像素电极的充电时间，在第i行像素电极进行充电的开始时刻，第i+j行像素电极同时进行预充电，因此，第i行像素电极和第i+j行像素电极同时从一种极性反转至另外一种极性，不会存在现有技术中在预充电时间内，两个像素电极的极性会相互影响的情况，因此不容易出现像素电极充电不足的问题。

如图19所示，图19为本发明实施例中一种显示装置的结构示意图，本发明实施例提供一种显示装置，包括上述的显示面板600，显示面板600包括上述的阵列基板300。

其中，显示面板600的具体结构和原理与上述实施例相同，在此不再赘述。显示装置可以是例如触摸显示屏、手机、平板计算机、笔记本电脑、电纸书或电视机等任何具有显示功能的电子设备。

本发明实施例中的显示装置，能够使第i行像素电极进行充电的同时，使第i+j行像素电极进行预充电，即使第i+j行像素电极在预充电时间时使用第i行像素电极电压进行充电，之后在第i+j行像素电极的充电时间使用第i+j行像素电极电压进行充电，j为大于或等于2的整数，与现有技术相比，增加了像素电极的充电时间，在一定程度上解决了像素电极充电不足的问题，从而改善了显示效果。另外，在现有技术的预充电方式中，后一行的预充电时间小于前一行的充电时间，因此前一行的像素电极电压被拉低后被拉回至数据线电压值的时间较短，容易导致像素电极充电不足的问题，而本发明实施例中，并不是在前一行的像素电极充电时对后一行的像素电极进行预充电，而是在第i行像素电极充电时，对第i+j行像素电极进行预充电，因此可以设置为第i+j行像素电极的预充电时间等于第i行像素电极的充电时间，在第i行像素电极进行充电的开始时刻，第i+j行像素电极同时进行预充电，因此，第i行像素电极和第i+j行像素电极同时从一种极性反转至另外一种极性，不会存在现有技术中在预充电时间内，两个像素电极的极性会相互影响的情况，因此不容易出现像素电极充电不足的问题。

本发明实施例提供一种驱动方法，用于上述的栅极驱动电路，该方法包括：当第i级移位寄存器输出高电平时，第i+j级移位寄存器输出高电平；当n为偶数，且h为奇数时，i的取值为h+1、h+2、h+3、…、m1，m1为大于n的整数；当n为偶数，且h为偶数时，i的取值为h、h+1、h+2、…、m2，m2为大于n的整数；当n为奇数，且h为奇数时，i取值为h、h+1、h+2…、m3，m3为大于n的整数；当n为奇数，且h为偶数时，i取值为h-1、h、h+1…、m4，m4为大于n的整数；j为大于或等于2的整数。

该驱动方法的具体原理在叙述上述栅极驱动电路原理的过程中已有详细说明，在此不再赘述。

本发明实施例中的驱动方法，能够使第i行像素电极进行充电的同时，使第i+j行像素电极进行预充电，即使第i+j行像素电极在预充电时间时使用第i行像素电极电压进行充电，之后在第i+j行像素电极的充电时间使用第i+j行像素电极电压进行充电，j为大于或等于2的整数，与现有技术相比，增加了像素电极的充电时间，在一定程度上解决了像素电极充电不足的问题，从而改善了显示效果。另外，在现有技术的预充电方式中，后一行的预充电时间小于前一行的充电时间，因此前一行的像素电极电压被拉低后被拉回至数据线电压值的时间较短，容易导致像素电极充电不足的问题，而本发明实施例中，并不是在前一行的像素电极充电时对后一行的像素电极进行预充电，而是在第i行像素电极充电时，对第i+j行像素电极进行预充电，因此可以设置为第i+j行像素电极的预充电时间等于第i行像素电极的充电时间，在第i行像素电极进行充电的开始时刻，第i+j行像素电极同时进行预充电，因此，第i行像素电极和第i+j行像素电极同时从一种极性反转至另外一种极性，不会存在现有技术中在预充电时间内，两个像素电极的极性会相互影响的情况，因此不容易出现像素电极充电不足的问题。

需要说明的是，上述实施例提供的脉冲生成单元、阵列基板、显示面板和装置、驱动电路和方法能适用于任何一种反转方式。具体地，对于列反转方式而言，由于同一列中的子像素极性相同，因此，在预充电时间内能使子像素往预设方向进行充电，例如，当第1行子像素进行充电使该行子像素从-5v变为+5V时，第3行子像素进行预充电期间也能使该行子像素从-5v变为+5V的方向进行充电；对于行反转方式而言，由于相邻两行极性相反，奇数行极性相同，偶数行极性相同，因此，可以调节h和n使得第1行子像素在充电时，极性与第1行子像素相同的某一行子像素进行预充电；同样，对于点反转方式，可以调节h和n使得第1行子像素在充电时，极性与第1行子像素相同的某一行子像素进行预充电。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (10)

1.一种栅极驱动电路，其特征在于，包括：

第一时钟信号端、第二时钟信号端、脉冲生成单元和级联的多级移位寄存器；

每级所述移位寄存器包括移位输入端、输出端、第一信号端、第二信号端和级联信号端；

奇数级所述移位寄存器的第一信号端连接于所述第一时钟信号端，奇数级所述移位寄存器的第二信号端连接于所述第二时钟信号端；

偶数级所述移位寄存器的第一信号端连接于所述第二时钟信号端，偶数级所述移位寄存器的第二信号端连接于所述第一时钟信号端；

除第一级和第n级移位寄存器外，每级所述移位寄存器的移位输入端连接于上一级所述移位寄存器的级联信号端，所述n为大于2的整数；

所述脉冲生成单元包括：

第一输入端、第二输入端、第三输入端和脉冲输出端；

复位模块，用于响应于所述第一输入端的低电平使所述脉冲输出端输出低电平，所述复位模块还用于响应于所述第二输入端的低电平和所述第三输入端的低电平使所述脉冲输出端输出低电平；

脉冲生成模块，用于响应于所述第一输入端的高电平、所述第二输入端的高电平和所述第三输入端的低电平使所述脉冲输出端输出高电平，所述脉冲生成模块还用于响应于所述第一输入端的高电平、所述第二输入端的低电平和所述第三输入端的高电平使所述脉冲输出端输出高电平；

所述第二输入端连接于第h级所述移位寄存器的级联信号端，所述h为小于n-1的正整数，所述第三输入端连接于第n-1级所述移位寄存器的级联信号端，所述脉冲输出端连接于第n级所述移位寄存器的移位输入端，当所述n为奇数时，所述第一输入端连接于所述第一时钟信号端，当所述n为偶数时，所述第一输入端连接于所述第二时钟信号端。

2.根据权利要求1所述的栅极驱动电路，其特征在于，

所述脉冲生成单元还包括高电平端、低电平端和第一反相器；

所述复位模块包括：

第一晶体管，其控制端连接于所述第一输入端，其第一端连接于高电平端，其第二端连接于第一节点；

第二晶体管，其控制端连接于所述第二输入端，其第一端连接于高电平端；

第三晶体管，其控制端连接于所述第三输入端，其第一端连接于所述第二晶体管的第二端，其第二端连接于所述第一节点；

所述脉冲生成模块包括：

第四晶体管，其控制端连接于所述第一输入端，其第一端连接于第二节点，其第二端连接于所述第一节点；

第五晶体管，其控制端连接于所述第二输入端，其第一端连接于低电平端，其第二端连接于所述第二节点；

第六晶体管，其控制端连接于所述第三输入端，其第一端连接于低电平端，其第二端连接于所述第二节点；

所述第一反相器的输入端连接于所述第一节点，所述第一反相器的输出端连接于所述脉冲输出端；

所述第一晶体管、所述第二晶体管和所述第三晶体管为P型晶体管，所述第四晶体管、所述第五晶体管和所述第六晶体管为N型晶体管。

3.根据权利要求2所述的栅极驱动电路，其特征在于，

所述第一反相器包括：

第七晶体管，其控制端连接于所述第一节点，其第一端连接于高电平端，其第二端连接于所述脉冲输出端；

第八晶体管，其控制端连接于所述第一节点，其第一端连接于低电平端，其第二端连接于所述脉冲输出端；

所述第七晶体管为P型晶体管，所述第八晶体管为N型晶体管。

4.根据权利要求2或3所述的栅极驱动电路，其特征在于，

每级所述移位寄存器包括：

第二反相器，其输入端连接于本级移位寄存器的第一信号端；

第九晶体管，其控制端连接于所述第二反相器的输出端，其第一端连接于高电平端；

第十晶体管，其控制端连接于本级移位寄存器的移位输入端，其第一端连接于所述第九晶体管的第二端，其第二端连接于第三节点；

第十一晶体管，其控制端连接于所述第一信号端，其第一端连接于低电平端；

第十二晶体管，其控制端连接于本级移位寄存器的移位输入端，其第一端连接于所述第十一晶体管的第二端，其第二端连接于所述第三节点；

第三反相器，其输入端连接于所述第三节点，其输出端连接于本级移位寄存器的级联信号端；

第十三晶体管，其控制端连接于所述第一信号端，其第一端连接于高电平端；

第十四晶体管，其控制端连接于本级移位寄存器的级联信号端，其第一端连接于所述第十三晶体管的第二端，其第二端连接于第三节点；

第十五晶体管，其控制端连接于所述第二反相器的输出端，其第一端连接于低电平端；

第十六晶体管，其控制端连接于本级移位寄存器的级联信号端，其第一端连接于所述第十五晶体管的第二端，其第二端连接于所述第三节点；

第十七晶体管，其控制端连接于本级移位寄存器的级联信号端，其第一端连接于高电平端，其第二端连接于第四节点；

第十八晶体管，其控制端连接于所述第二信号端，其第一端连接于高电平端，其第二端连接于所述第四节点；

第十九晶体管，其控制端连接于本级移位寄存器的级联信号端，其第一端连接于低电平端；

第二十晶体管，其控制端连接于所述第二信号端，其第一端连接于所述第十九晶体管的第二端，其第二端连接于所述第四节点；

所述第四节点通过相互串联的第四反相器、第五反相器和第六反相器连接于本级移位寄存器的输出端；

所述第九晶体管、所述第十晶体管、所述第十三晶体管、所述第十四晶体管、所述第十七晶体管和所述第十八晶体管为P型晶体管，所述第十一晶体管、所述第十二晶体管、所述第十五晶体管、所述第十六晶体管、所述第十九晶体管和所述第二十晶体管为N型晶体管。

5.根据权利要求4所述的栅极驱动电路，其特征在于，

所述第二反相器、所述第三反相器、所述第四反相器、所述第五反相器和所述第六反相器中；

每个反相器均包括：

上拉晶体管，其控制端连接于本反相器的输入端，其第一端连接于高电平端，其第二端连接于本反相器的输出端；

下拉晶体管，其控制端连接于本反相器的输入端，其第一端连接于低电平端，其第二端连接于本反相器的输出端；

所述上拉晶体管为P型晶体管，所述下拉晶体管为N型晶体管。

6.根据权利要求1所述的栅极驱动电路，其特征在于，

所述h＝1。

7.根据权利要求6所述的栅极驱动电路，其特征在于，

所述n＝3。

8.一种阵列基板，其特征在于，包括如权利要求1至7中任意一项所述的栅极驱动电路。

9.一种显示装置，其特征在于，包括如权利要求8所述的阵列基板。

10.一种驱动方法，用于如权利要求1至7中任意一项所述的栅极驱动电路，其特征在于，所述方法包括：

当第i级移位寄存器输出高电平时，第i+j级移位寄存器输出高电平；

当n为偶数，且h为奇数时，i的取值为h+1、h+2、h+3、…、m1，m1为大于n的整数；

当n为偶数，且h为偶数时，i的取值为h、h+1、h+2、…、m2，m2为大于n的整数；

当n为奇数，且h为奇数时，i取值为h、h+1、h+2…、m3，m3为大于n的整数；

当n为奇数，且h为偶数时，i取值为h-1、h、h+1…、m4，m4为大于n的整数；

j为大于或等于2的整数。