KR20170010218A - 게이트 구동 방법, 게이트 구동 회로 및 표시장치 - Google Patents

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Abstract

본 실시예들은, 적어도 하나의 클럭 신호와, 프리-차징 클럭 신호와, 제1 전압 레벨을 갖는 프리-차징 게이트 전압과, 제1 전압 레벨보다 높은 제2 전압 레벨을 갖는 게이트 전압을 이용하여, p(p≥2) 수평시간 동안 제1 전압 레벨을 갖고 d(d≥1) 수평시간 동안 제2 전압 레벨을 갖는 게이트 신호를 생성하여 출력하는 게이트 구동 방법, 게이트 구동 회로 및 표시장치에 관한 것이다.

Description

게이트 구동 방법, 게이트 구동 회로 및 표시장치{GATE DRIVING METHDO, GATE DRIVING CIRCUIT, AND DISPLAY DEVICE}
본 실시예들은 게이트 구동 방법, 게이트 구동 회로 및 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display Device), 플라즈마표시장치(PDP: Plasma Display Panel), 표시장치(OLED: Organic Light Emitting Display Device) 등과 같은 여러 가지 표시장치가 활용되고 있다.
이러한 표시장치는 다수의 데이터 라인 및 다수의 게이트 라인이 배치된 표시패널, 다수의 데이터 라인을 구동하는 데이터 구동부, 다수의 게이트 라인을 구동하는 게이트 구동부 등을 포함한다.
이러한 표시장치에서 게이트 구동부는 게이트 라인을 온 시키기 위하여 높은 전압의 게이트 신호를 출력해야만 한다.
이에 따라, 게이트 구동부에서는 많은 전류가 흐르게 되고 이로 인해 게이트 구동부와 그 주변에 많은 열이 발생할 수 있는 문제점이 있다.
이와 같이, 게이트 구동 시 발생하는 많은 전류와 열에 의해, 게이트 구동부는 안정적인 게이트 구동을 제공할 수 없게 된다.
또한, 게이트 구동부 주변에도 영향을 끼쳐, 표시장치의 전반적인 동작에도 문제를 발생시킬 수 있다.
본 실시예들의 목적은, 게이트 구동 시 발생할 수 있는 전류와 열을 줄여줄 수 있는 게이트 구동 방법, 게이트 구동 회로 및 표시장치를 제공하는 데 있다.
본 실시예들의 다른 목적은, 안정적인 게이트 구동 동작을 가능하게 하는 게이트 구동 방법, 게이트 구동 회로 및 표시장치를 제공하는 데 있다.
일 실시예는, 게이트 프리-차징을 수행하여 오버랩 게이트 구동을 제공하는 게이트 구동 방법과, 이를 위한 게이트 구동 회로 및 표시장치를 제공할 수 있다.
다른 실시예는, 다수의 데이터 라인 및 다수의 게이트 라인이 배치된 표시패널과, 다수의 데이터 라인으로 데이터 전압을 출력하는 데이터 구동부와, 다수의 게이트 라인으로 게이트 신호를 출력하는 게이트 구동부를 포함하는 표시장치를 제공할 수 있다.
이러한 표시장치에서, 게이트 구동부는 다수의 게이트 구동 회로를 포함하는데, 다수의 게이트 구동 회로 각각은, 적어도 하나의 클럭 신호와 프리-차징 클럭 신호를 입력받고, 제1 전압 레벨을 갖는 프리-차징 게이트 전압과 제1 전압 레벨보다 높은 제2 전압 레벨을 갖는 게이트 전압을 입력받으며, p(p≥2) 수평시간 동안 제1 전압 레벨을 갖고 d(d≥1) 수평시간 동안 제2 전압 레벨을 갖는 적어도 하나의 게이트 신호를 적어도 하나의 게이트 라인으로 출력할 수 있다.
또 다른 실시예는, 적어도 하나의 클럭 신호와 프리-차징 클럭 신호를 입력받고, 게이트 전압과 프리-차징 게이트 전압을 입력받는 단계와, p(p≥2) 수평시간 동안 프리-차징 게이트 전압의 제1 전압 레벨을 갖는 프리-차징 신호를 게이트 라인으로 출력하는 단계와, p 수평시간 이후 d(d≥1) 수평시간 동안 게이트 전압의 제2 전압 레벨을 갖는 데이터-차징 신호를 게이트 라인으로 출력하는 단계를 포함하는 게이트 구동 방법을 제공할 수 있다.
또 다른 실시예는, 적어도 하나의 스타트신호를 입력받는 적어도 하나의 스타트 단자와, 적어도 하나의 리셋신호를 입력받는 적어도 하나의 리셋 단자와, 적어도 하나의 클럭 신호를 입력받는 적어도 하나의 클럭 단자와, 프리-차징 클럭 신호를 입력받는 프리-차징 클럭 단자와, 제1 전압 레벨을 갖는 프리-차징 게이트 전압을 입력받는 프리-차징 게이트 전압 입력 단자와, 제1 전압 레벨보다 높은 제2 전압 레벨을 갖는 게이트 전압을 입력받는 게이트 전압 입력 단자와, p(p≥2) 수평시간 동안 제1 전압 레벨을 갖고 d(d≥1) 수평시간 동안 제2 전압 레벨을 갖는 적어도 하나의 게이트 신호를 적어도 하나의 게이트 라인으로 출력하는 게이트 신호 생성 회로부를 포함하는 게이트 구동 회로를 제공할 수 있다.
이상에서 설명한 바와 같은 본 실시예들에 의하면, 게이트 구동 시 발생할 수 있는 전류와 열을 줄여줄 수 있는 게이트 구동 방법, 게이트 구동 회로 및 표시장치를 제공할 수 있다.
본 실시예들에 의하면, 안정적인 게이트 구동 동작을 가능하게 하는 게이트 구동 방법, 게이트 구동 회로 및 표시장치를 제공할 수 있다.
도 1은 본 실시예들에 따른 표시장치의 개략적인 시스템 구성도이다.
도 2는 본 실시예들에 따른 표시장치에서 표시패널 내 구비된 게이트 구동 회로들을 나타낸 도면이다.
도 3은 본 실시예들에 따른 표시장치에 포함된 신호공급장치를 나타낸 도면이다.
도 4는 본 실시예들에 따른 표시장치에 포함된 게이트 구동 회로의 개략적인 다이어그램이다.
도 5는 본 실시예들에 따른 표시장치에서 사용되는 게이트 전압과 프리-차징 게이트 전압의 전압 레벨을 나타낸 도면이다.
도 6은 본 실시예들에 따른 표시장치에서 게이트 라인으로 출력되는 게이트 신호를 나타낸 도면이다.
도 7은 본 실시예들에 따른 표시장치에서 사용되는 클럭 신호와 프리-차징 클럭 신호를 나타낸 도면이다.
도 8은 본 실시예들에 따른 표시장치가 6상 게이트 구동을 하는 경우, 6개의 클럭 신호와 스타트신호를 나타낸 도면이다.
도 9는 본 실시예들에 따른 표시장치가 6상 게이트 구동을 하는 경우, 게이트 구동 회로들과 각종 배선들을 나타낸 도면이다.
도 10은 본 실시예들에 따른 표시장치가 6상 게이트 구동을 하는 경우, 게이트 구동 회로들에서 출력되는 게이트 신호들을 나타낸 도면이다.
도 11은 본 실시예들에 따른 게이트 구동 방법의 흐름도이다.
도 12는 본 실시예들에 따른 표시장치의 구현 예시도이다.
도 13은 본 실시예들에 따른 게이트 구동에 의한 전류 저감 및 발열 감소 효과를 설명하기 위한 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 실시예들에 따른 표시장치(100)의 개략적인 시스템 구성도이다.
도 1을 참조하면, 본 실시예들에 따른 표시장치(100)는, 다수의 데이터 라인(DL1~DLm) 및 다수의 게이트 라인(GL1~GLn)이 배치되고, 다수의 서브픽셀(SP: Sub Pixel)이 배치된 표시패널(110)과, 다수의 데이터 라인(DL1~DLm)을 구동하는 데이터 구동부(120)와, 다수의 게이트 라인(GL1~GLn)을 구동하는 게이트 구동부(130)와, 데이터 구동부(120) 및 게이트 구동부(130)를 제어하는 컨트롤러(140) 등을 포함한다.
컨트롤러(140)는, 데이터 구동부(120) 및 게이트 구동부(130)로 각종 제어신호를 공급하여, 데이터 구동부(120) 및 게이트 구동부(130)를 제어한다.
이러한 컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동부(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(Data)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
이러한 컨트롤러(140)는 통상의 디스플레이 기술 분야에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행하는 제어장치일 수 있다.
데이터 구동부(120)는, 다수의 데이터 라인(DL1~DLm) 각각으로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL1~DLm)을 구동한다.
게이트 구동부(130)는, 다수의 게이트 라인(GL1~GLn) 각각으로 게이트 신호(스캔 신호)를 순차적으로 공급함으로써, 다수의 게이트 라인(GL1~GLn)을 순차적으로 구동한다.
게이트 구동부(130)는, 컨트롤러(140)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 게이트 신호를 다수의 게이트 라인(GL1~GLn)으로 순차적으로 공급한다.
데이터 구동부(120)는, 게이트 구동부(130)에 의해 특정 게이트 라인이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(Data)를 아날로그 형태의 데이터 전압(Vdata)으로 변환하여 다수의 데이터 라인(DL1~DLm)으로 공급한다.
데이터 구동부(120)는, 도 1에서는 표시패널(110)의 일측(예: 상측 또는 하측)에만 위치하고 있으나, 구동 방식, 패널 설계 방식 등에 따라서, 표시패널(110)의 양측(예: 상측과 하측)에 모두 위치할 수도 있다.
게이트 구동부(130)는, 도 1에서는 표시패널(110)의 일측(예: 좌측 또는 우측)에만 위치하고 있으나, 구동 방식, 패널 설계 방식 등에 따라서, 표시패널(110)의 양측(예: 좌측과 우측)에 모두 위치할 수도 있다.
또한, 게이트 구동부(130)는, 홀수 번째 게이트 라인들(GL1, GL3, ...)을 구동하는 게이트 구동부와 짝수 번째 게이트 라인들(GL2, GL4, ...)을 구동하는 게이트 구동부로 나누어져 있을 수도 있다.
전술한 컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 입력된 입력 영상 데이터를 데이터 구동부(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(Data)를 출력하는 것 이외에, 데이터 구동부(120) 및 게이트 구동부(130)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 DE 신호, 클럭 신호 등의 타이밍 신호를 입력받아, 각종 제어 신호들을 생성하여 데이터 구동부(120) 및 게이트 구동부(130)로 출력한다.
예를 들어, 컨트롤러(140)는, 게이트 구동부(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 구동부(130)를 구성하는 하나 이상의 게이트 구동부 집적회로의 동작 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 하나 이상의 게이트 구동부 집적회로에 공통으로 입력되는 클럭 신호로서, 게이트 신호(게이트 펄스)의 쉬프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 구동부 집적회로의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동부(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Souce Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 구동부(120)를 구성하는 하나 이상의 소스 드라이버 집적회로의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동부(120)의 출력 타이밍을 제어한다.
한편, 본 실시예들에 따른 표시장치(100)에서 게이트 구동부(130)는 다수의 게이트 구동 회로를 포함하는데, 이러한 다수의 게이트 구동 회로는, 게이트 구동 시, 높은 게이트 전압(VGH)을 일정 시간 동안 지속적으로 출력한다.
한편, 도 1을 참조하면, 다수의 게이트 구동 회로는, 게이트 구동 방식에 따라, 3 H(수평시간) 동안 하이 레벨 구간(인버팅 된 게이트 신호인 경우, 로우 레벨 구간일 수 있음)을 갖는 게이트 신호(VGOUT1, VGOUT2, VGOUT3, ...)를 출력할 수 있다.
도 1에서는, 다수의 게이트 신호(VGOUT1, VGOUT2, VGOUT3, ...)는, 3 H(수평시간) 동안 하이 레벨 구간을 갖는 것으로 도시되었으나, 게이트 구동 방식에 따라, 2 H 또는 4 H 이상의 하이 레벨 구간을 가질 수도 있다.
즉, 다수의 게이트 신호(VGOUT1, VGOUT2, VGOUT3, ...)는, 2 H(수평시간) 이상의 하이 레벨 구간을 가질 수 있다.
도 1을 참조하면, 2H 이상인 3H의 하이 레벨 구간을 갖는 다수의 게이트 신호(예: VGOUT1)는 1H 씩 쉬프트 된 형태일 수 있다.
이에 따라, 하나의 게이트 신호(예: VGOUT1)는 다른 게이트 신호(예: VGOUT2)와 하이 레벨 구간의 일부(예: 1H)이 오버랩된다.
본 명세서에서는, 2 H(수평시간) 이상의 하이 레벨 구간을 갖는 게이트 신호를 사용하는 게이트 구동을 "오버랩 게이트 구동"이라고 한다.
이러한 오버랩 된 형태의 게이트 신호를 이용하는 게이트 구동시, 다수의 게이트 구동 회로는, 높은 게이트 전압(VGH)을 매우 오랜 시간(2H 이상) 동안 지속적으로 출력하게 된다.
이에 따라, 게이트 구동 회로에서는 많은 전류가 흐르게 되어, 소비 전력 및 발열이 커지지는 현상이 발생할 수 있다. 이 경우, 게이트 구동 회로의 내부 소자(예: 트랜지스터 등)에 손상을 줄 수도 있다.
이에, 본 실시예들은, 게이트 구동 시 발생하는 전류를 저감시켜 발열을 감소시킬 수 있는 게이트 구동 방법, 게이트 구동 회로 및 표시장치(100)를 제공하는 것이다.
아래에서는, 전류 저감 및 발열 감소를 가능하게 하는 본 실시예들에 따른 게이트 구동 방법, 게이트 구동 회로 및 표시장치(100)를 더욱 상세하게 설명한다.
도 2는 본 실시예들에 따른 표시장치(100)에서 표시패널(110) 내 구비된 다수의 게이트 구동 회로(GDC #K, K=1, 2, …)들을 나타낸 도면이다.
도 2를 참조하면, 게이트 구동부(130)는 다수의 게이트 구동 회로(GDC #1, GDC #2, GDC #3, …)를 포함할 수 있다.
다수의 게이트 구동 회로(GDC #K, K=1, 2, …)는, 일 예로, GIP(Gate In Panel) 방식으로 구현되어 표시패널(110) 내에 배치될 수 있다.
다수의 게이트 구동 회로(GDC #K, K=1, 2, …)는, 표시패널(110)에서 화상표시영역에 해당하는 액티브 영역(A/A)의 외곽 영역(넌-액티브 영역)에 배치될 수 있다.
전술한 바와 같이 게이트 구동부(130)를 GIP(Gate In Panel) 타입의 다수의 게이트 구동 회로(GDC #1, GDC #2, GDC #3, …)로 구현함으로써, 표시장치(100)의 슬림화 디자인 구현에 도움을 주 있다.
다수의 게이트 구동 회로(GDC #1, GDC #2, GDC #3, …)는 게이트 구동을 위해 게이트 전압, 클럭신호 등이 필요한데, 이러한 게이트 전압, 클럭신호 등을 공급하는 장치에 대하여, 도 3을 참조하여 설명한다.
도 3은 본 실시예들에 따른 표시장치(100)에 포함된 신호공급장치(300)를 나타낸 도면이다.
도 3을 참조하면, 본 실시예들에 따른 표시장치(100)에 포함된 신호공급장치(300)는, 둘 이상의 클럭 신호(CLK1, CLK2, ...)와, 적어도 하나의 게이트 전압을 게이트 구동부(130)로 공급할 수 있다.
여기서, 신호공급장치(300)가 공급하는 적어도 하나의 게이트 전압은, 짝수/홀수 게이트 구동을 하는 경우에는, 홀수 번째 게이트 라인의 구동을 위한 게이트 전압(VGHo)과 짝수 번째 게이트 라인의 구동을 위한 게이트 전압(VGHe)을 포함할 수 있다. 짝수/홀수 게이트 구동을 하지 않는 일반적 순차 구동의 경우에는, 하나의 게이트 전압(VGH)일 수 있다. 여기서, VGH, VGHo, VGHe는 모두 동일한 전압(예: 24V, 28V, ...)일 수 있다.
아래에서는, 설명의 편의를 위하여, 신호공급장치(300)가 하나의 게이트 전압(VGH)을 공급하고, 다수의 게이트 구동 회로(GDC #1, GDC #2, ...)도 하나의 게이트 전압(VGH)을 사용하는 것으로 가정하여 설명한다.
한편, 본 실시예들에 따른 표시장치(100)는, 게이트 구동부(130)의 전류 감소 및 발열 저감을 위하여, 게이트 프리-차징 기법을 활용한 오버랩 게이트 구동 방법을 제공한다.
이에, 본 실시예들에 따른 표시장치(100)에 포함된 신호공급장치(300)는, 게이트 프리-차징 기법을 활용한 오버랩 게이트 구동을 위하여, 프리-차징 클럭 신호(CLKpre)와 프리-차징 게이트 전압(VGHpre)을 게이트 구동부(130)로 더 공급할 수 있다.
전술한 바와 같이, 신호공급장치(300)가 둘 이상의 클럭 신호(CLK1, CLK2, ...)와 적어도 하나의 게이트 전압 이외에, 프리-차징 클럭 신호(CLKpre)와 프리-차징 게이트 전압(VGHpre)을 게이트 구동부(130)로 더 공급함으로써, 게이트 구동부(130)는 게이트 프리-차징 기법의 오버랩 게이트 구동을 할 수 있다. 이에 따라, 게이트 구동부(130)의 전류 감소 및 발열 저감이 이루어질 수 있다.
도 4는 본 실시예들에 따른 표시장치(100)에 포함된 다수의 게이트 구동 회로(GDC #1, GDC #2, ...) 중에서 임의의 게이트 구동 회로(GDC #K)의 개략적인 다이어그램이다.
다만, 도 4는, CLK1을 포함하는 적어도 하나의 클럭 신호를 입력받고, VST1을 포함하는 적어도 하나의 스타트신호(VST)로서 입력받고, RESET1을 포함하는 적어도 하나의 리셋 신호를 입력받는 게이트 구동 회로(GDC #K)를 예시적으로 도시한 것이다.
여기서, VST1은 신호공급장치(300)가 출력한 스타트신호(VST)일 수도 있고, 이전 스테이지(Stage)의 게이트 구동 회로에서 출력한 게이트 신호일 수도 있다. 또한, RESET1은 다음 스테이지(Stage)의 게이트 구동 회로에서 출력한 게이트 신호일 수 있다.
도 4를 참조하면, 게이트 구동 회로(GDC #K)는, 적어도 하나의 스타트신호(VST1, ...)를 입력받는 적어도 하나의 스타트 단자(410)와, 적어도 하나의 리셋신호(RESET1, ...)를 입력받는 적어도 하나의 리셋 단자(420)와, 적어도 하나의 클럭 신호(CLK1, ...)를 입력받는 적어도 하나의 클럭 단자(430)와, 제2 전압 레벨(LV2)을 갖는 게이트 전압(VGH 또는 VGHe 또는 VGHo)을 입력받는 게이트 전압 입력 단자(450)와, 제2 전압 레벨(LV2)보다 낮은 제1 전압 레벨(LV1)을 갖는 프리-차징 게이트 전압(VGHpre)을 입력받는 프리-차징 게이트 전압 입력 단자(460)와, p(p≥2) 수평시간 동안 프리-차징 게이트 전압(VGHpre)의 제1 전압 레벨(LV1)을 갖고 d(d≥1, 일반적으로, d=1) 수평시간 동안 게이트 전압의 제2 전압 레벨(LV2)을 갖는 적어도 하나의 게이트 신호(VGOUT)를 적어도 하나의 게이트 라인으로 출력하는 게이트 신호 생성 회로부(470) 등을 포함할 수 있다.
전술한 바와 같이, 각 게이트 구동 회로(GDC #K)는, p 수평시간 동안 제1 전압 레벨(LV1)을 갖고, p 수평시간에 이어서 d 수평시간 동안 제1 전압 레벨(LV1)보다 높은 제2 전압 레벨(LV2)을 갖는 적어도 하나의 게이트 신호(VGOUT)를 출력함으로써, 게이트 프리-차징 기법을 활용한 오버랩 게이트 구동을 제공할 수 있다.
이에 따라, 각 게이트 구동 회로(GDC #K)에 흐르는 전류를 줄여주고, 각 게이트 구동 회로(GDC #K)에서 발생하는 열을 감소시켜줄 수 있다. 이러한 전류 저감 및 발열 감소 작용에 의해 각 게이트 구동 회로(GDC #K)는 안정적인 게이트 구동을 수행할 수 있다.
도 5는 본 실시예들에 따른 표시장치(100)에서 사용되는 게이트 전압(VGH)과 프리-차징 게이트 전압(VGHpre)의 전압 레벨을 나타낸 도면이다.
도 5를 참조하면, 신호공급장치(300)에서 공급하고 각 게이트 구동 회로(GDC #K)가 사용하는 게이트 전압(VGH, 또는 VGHo/VGHe)는 제2 전압레벨(LV2)의 전압 값(예: 28V 등)을 갖는다.
그리고, 신호공급장치(300)에서 공급하고 각 게이트 구동 회로(GDC #K)가 사용하는 프리-차징 게이트 전압(VGHpre)는 제2 전압레벨(LV2)보다 낮은 제1 전압레벨(LV1)의 전압 값(예: 20V 등)을 갖는다.
여기서, 제2 전압 레벨(LV2)은 실질적인 게이트 구동을 위해 게이트 라인을 온(On) 시켜 주는데 필요한 전압 레벨로서 미리 정의되어 있다.
제1 전압 레벨(LV1)은, 제2 전압 레벨(LV2)보다 낮은 전압 레벨로서, 미리 정의된 제2 전압 레벨(LV2)보다 낮게만 정의되면 되고, 전류 저감 및 발열 감소의 정도와 정상적인 게이트 구동 동작의 가능 여부를 고려하여 정의될 수 있다.
도 6은 본 실시예들에 따른 표시장치(100)에서 게이트 라인으로 출력되는 게이트 신호(VGOUT)를 나타낸 도면이다.
도 6을 참조하면, 각 게이트 구동 회로(GDC #K)는, 신호공급장치(300)에서 출력된 둘 이상의 클럭 신호(CLK1, CLK2, ...) 중에서 자신의 스테이지(Stage)에 따른 적어도 하나의 클럭 신호와, 제2 전압레벨(LV2)의 적어도 하나의 게이트 전압(VGH)와, 프리-차징 클럭 신호(CLKpre)와 제1 전압레벨(LV1)의 프리-차징 게이트 전압(VGHpre)을 입력받아, p 수평시간 동안 제1 전압 레벨(LV1)을 갖고, p 수평시간에 이어서 d 수평시간 동안 제1 전압 레벨(LV1)보다 높은 제2 전압 레벨(LV2)을 갖는 적어도 하나의 게이트 신호(VGOUT)를 출력한다.
예를 들어, 3 H 오버랩 게이트 구동의 경우, 게이트 신호(VGOUT)는, 2 H 동안 제1 전압 레벨(LV1)을 갖고, 1 H 동안 제1 전압 레벨(LV1)보다 높은 제2 전압 레벨(LV2)을 갖는 신호일 수 있다.
도 6을 참조하면, 게이트 신호(VGOUT)에서, 제1 전압 레벨(LV1)을 갖는 p 수평시간 동안의 신호 부분을 프리-차징 신호라고 하고, 제2 전압 레벨(LV2)을 갖는 d 수평시간 동안의 신호 부분을 데이터-차징 신호라고 할 수 있다.
즉, 게이트 신호(VGOUT)는 p 수평시간 동안의 프리-차징 신호와 d 수평시간 동안의 데이터-차징 신호가 합쳐진 형태의 신호이다.
도 7은 본 실시예들에 따른 표시장치(100)에서 사용되는 클럭 신호(CLK)와 프리-차징 클럭 신호(CLKpre)를 나타낸 도면이다.
도 7을 참조하면, 본 실시예들에 따른 표시장치(100)에서는 위상이 다른 둘 이상의 클럭 신호(CLK)가 사용되는데, 각 클럭 신호(CLK)는 하이 레벨 구간과 로우 레벨 구간이 반복된다.
도 7을 참조하면, 각 클럭 신호(CLK)의 하이 레벨 구간의 시간적인 길이는, 게이트 신호(VGOUT)의 로우 레벨 구간(VGL)보다 높은 전압을 갖는 구간의 시간적인 길이와 동일하다.
즉, 각 클럭 신호(CLK)의 하이 레벨 구간의 시간적인 길이는, 게이트 신호(VGOUT)에서 제1 전압 레벨(LV1)인 구간의 시간적인 길이인 P 수평주기와 제2 전압 레벨(LV2)인 구간의 시간적인 길이인 D 수평주기를 합한 값과 동일하다.
도 7을 참조하면, 프리-차징 클럭 신호(CLKpre)는, p 수평시간의 시간적인 길이를 갖는 하이 레벨 구간과, d 수평시간의 시간적인 길이를 갖는 로우 레벨 구간이 반복된다.
예를 들어, 프리-차징 클럭 신호(CLKpre)는, 2H 동안의 하이 레벨 구간과, 1H 동안의 로우 레벨 구간이 반복된다.
전술한 특성을 갖는 클럭 신호(CLK) 및 프리-차징 클럭 신호(CLKpre)를 이용하면, p 수평시간 동안 제1 전압 레벨(LV1)을 갖고 p 수평시간에 이어서 d 수평시간 동안 제1 전압 레벨(LV1)보다 높은 제2 전압 레벨(LV2)을 갖는 게이트 신호(VGOUT)를 만들어줄 수 있어, 전류 저감 및 발열 감소를 위한 게이트 프리-차징 기법에 따른 오버랩 게이트 구동을 가능하게 할 수 있다.
전술한 바와 같이, 프리-차징 클럭신호(CLKpre)의 하이 레벨 구간과, 게이트 신호(VGOUT)의 프리-차징 신호 구간에 대한 시간적인 길이는 p 수평시간(H)에 해당한다.
여기서, 프리-차징 클럭신호(CLKpre)의 하이 레벨 구간과, 게이트 신호(VGOUT)의 프리-차징 신호 구간에 대한 시간적인 길이를 정의하는 p 값은, 다수의 게이트 구동 회로(GDC #K) 각각에 입력되는 클럭 신호 개수와 동일한 값일 수 있다.
예를 들어, 각 게이트 구동 회로(GDC #K)에 입력되는 클럭 신호 개수가 2개인 경우, 프리-차징 클럭신호(CLKpre)의 하이 레벨 구간의 시간적인 길이는 2 H이고, 게이트 신호(VGOUT)의 프리-차징 신호 구간의 시간적인 길이도 2 H이다.
이에 따르면, 전술한 특성을 갖는 프리-차징 클럭 신호(CLKpre) 및 게이트 신호(VGOUT)를 이용하여, 전류 저감 및 발열 감소를 위한 게이트 프리-차징 기법에 따른 오버랩 게이트 구동을 효율적으로 제공할 수 있다.
도 8은 본 실시예들에 따른 표시장치(100)가 6개의 클럭 신호(CLK1, ... , CLK6)를 이용하여 6상 게이트 구동을 하는 경우, 6개의 클럭 신호(CLK1, ... , CLK6)와 스타트 신호(VST)를 나타낸 도면이다.
도 8은 3 H 오버랩 게이트 구동(p=2, d=1, p+d=3)을 하는 경우를 가정하여 6개의 클럭 신호(CLK1, ... , CLK6)를 나타낸 것이다.
도 8을 참조하면, 3 H 오버랩 게이트 구동(p=2, d=1, p+d=3)을 위하여, 6개의 클럭 신호(CLK1, ... , CLK6) 각각은 3H의 시간적인 길이를 갖는 하이 레벨 구간과 3H의 시간적인 길이를 갖는 로우 레벨 구간이 반복된다.
이러한 6개의 클럭 신호(CLK1, ... , CLK6)는 1H 만큼 쉬프트 되면서 서로 다른 위상을 갖는다.
도 8을 참조하면, 3 H 오버랩 게이트 구동(p=2, d=1, p+d=3)을 위하여, 프리-차징 클럭 신호(CLKpre)는, 2H(p=2)의 시간적인 길이를 갖는 하이 레벨 구간과, 1H(d=1)의 시간적인 길이를 갖는 로우 레벨 구간이 반복된다.
도 8을 참조하면, 한 프레임의 구동 시작을 위해, 스타트 신호(VST)가 발생하면, 3 H 오버랩 게이트 구동(p=2, d=1, p+d=3)을 위하여, 6개의
전술한 바와 같이, 6상 게이트 구동을 위하여, 신호공급장치(300)가 위상이 다른 6개의 클럭 신호(CLK1, ... , CLK6)를 출력하는 경우, 프리-차징 구간의 시간적인 길이를 정의하는 p 값은 2이고 데이터-차징 구간의 시간적인 길이를 정의하는 d 값은 1일 수 있다.
이에 따르면, 6상 게이트 구동 조건에서 게이트 프리-차징 기법을 활용한 오버랩 게이트 구동을 효과적으로 제공할 수 있다.
아래에서, 이상에서 전술한 게이트 프리-차징 기법을 활용한 오버랩 게이트 구동에 대하여, 6상 게이트 구동 조건에서의 실시예를 도 9 및 도 10을 참조하여 설명한다.
도 9는 본 실시예들에 따른 표시장치(100)가 6상 게이트 구동을 하는 경우, 게이트 구동 회로(GDC #K)들과 각종 배선들을 나타낸 도면이고, 도 10은 본 실시예들에 따른 표시장치(100)가 6상 게이트 구동을 하는 경우, 게이트 구동 회로(GDC #K)들에서 출력되는 게이트 신호들을 나타낸 도면이다.
단, 도 9 및 도 10의 예시에서는 짝수/홀수 게이트 구동(Even/Odd Gate Driving)이 아닌 일반적인 순차 게이트 구동을 가정한다.
도 9 및 도 10을 참조하면, 표시패널(110)에는, 둘 이상의 클럭 신호(6상 게이트 구동의 예시에 따르면, CLK1, CLK2, CLK3, CLK4, CLK5, CLK6)를 전달하는 둘 이상의 클럭 신호 배선(911, 912, 913, 914, 915, 916)과, 프리-차징 클럭 신호(CLKpre)를 전달하는 프리-차징 클럭 신호 배선(920)과, 적어도 하나의 게이트 전압(VGH)을 전달하는 적어도 하나의 게이트 전압 배선(930)과, 프리-차징 게이트 전압(VGHpre)을 전달하는 프리-차징 게이트 전압 배선(940)이 배치될 수 있다.
도 9 및 도 10을 참조하면, 6개의 클럭 신호 배선(911, 912, 913, 914, 915, 916)을 통해 전달되는 6개의 클럭 신호(CLK1, CLK2, CLK3, CLK4, CLK5, CLK6)는, 3H의 시간적인 길이를 갖는 하이 레벨 구간과 3H의 시간적인 길이를 갖는 로우 레벨 구간이 반복되고, 6H를 주기로 갖는 신호이다.
또한, 6개의 클럭 신호(CLK1, CLK2, CLK3, CLK4, CLK5, CLK6) 각각은 1H 씩 쉬프트 되어 서로 다른 위상을 갖는다.
도 9 및 도 10을 참조하면, 프리-차징 클럭 신호 배선(920)을 통해 전달되는 프리-차징 클럭 신호(CLKpre)는 2H의 시간적인 길이를 갖는 하이 레벨 구간과 1H의 시간적인 길이를 갖는 로우 레벨 구간이 반복되는 신호이다.
이러한 프리-차징 클럭 신호(CLKpre)는 3H의 주기를 갖는다.
전술한 배선 구조에 따라, 1번째 게이트 구동 회로(GDC #1)는, 2개의 클럭 신호(CLK1, CLK2)를 해당 클럭 신호 배선(911, 912)을 통해 입력받고, 프리-차징 클럭 신호(CLKpre)를 프리-차징 클럭 신호 배선(920)을 통해 입력받으며, 게이트 전압(VGH)을 전달하는 게이트 전압 배선(930)을 통해 입력받고, 프리-차징 게이트 전압(VGHpre)을 전달하는 프리-차징 게이트 전압 배선(940)을 통해 입력받고, 2개의 게이트 신호(VGOUT1, VGOUT2)를 2개의 게이트 라인으로 출력한다.
2번째 게이트 구동 회로(GDC #2)는, 2개의 클럭 신호(CLK3, CLK4)를 해당 클럭 신호 배선(913, 914)을 통해 입력받고, 프리-차징 클럭 신호(CLKpre)를 프리-차징 클럭 신호 배선(920)을 통해 입력받으며, 게이트 전압(VGH)을 전달하는 게이트 전압 배선(930)을 통해 입력받고, 프리-차징 게이트 전압(VGHpre)을 전달하는 프리-차징 게이트 전압 배선(940)을 통해 입력받고, 2개의 게이트 신호(VGOUT3, VGOUT4)를 2개의 게이트 라인으로 출력한다.
3번째 게이트 구동 회로(GDC #3)는, 2개의 클럭 신호(CLK5, CLK6)를 해당 클럭 신호 배선(915, 916)을 통해 입력받고, 프리-차징 클럭 신호(CLKpre)를 프리-차징 클럭 신호 배선(920)을 통해 입력받으며, 게이트 전압(VGH)을 전달하는 게이트 전압 배선(930)을 통해 입력받고, 프리-차징 게이트 전압(VGHpre)을 전달하는 프리-차징 게이트 전압 배선(940)을 통해 입력받고, 2개의 게이트 신호(VGOUT5, VGOUT6)를 2개의 게이트 라인으로 출력한다.
3번째 게이트 구동 회로(GDC #3)의 다음 스테이지들의 게이트 구동 회로도 동일한 방식으로 게이트 구동을 수행한다.
전술한 바와 같이, 둘 이상의 클럭 신호(CLK1, CLK2, CLK3, CLK4, CLK5, CLK6)를 전달하는 둘 이상의 클럭 신호 배선(911, 912, 913, 914, 915, 916)과, 프리-차징 클럭 신호(CLKpre)를 전달하는 프리-차징 클럭 신호 배선(920)과, 적어도 하나의 게이트 전압(VGH)을 전달하는 적어도 하나의 게이트 전압 배선(930)과, 프리-차징 게이트 전압(VGHpre)을 전달하는 프리-차징 게이트 전압 배선(940)을 표시패널(110)에 배치하여, 6상 게이트 구동 조건에서 게이트 프리-차징 기법을 활용하여 3H 오버랩 게이트 구동을 효율적으로 제공할 수 있다.
도 10을 참조하면, 다수의 게이트 구동 회로(GDC #1, GDC #2, GDC #3, ...)에서 출력되는 다수의 게이트 신호(VGOUT1, VGOUT2, VGOUT3M ...) 각각은, 제1 전압 레벨(LV1)을 갖는 2H 구간(프리-차징 구간)과 제1 전압 레벨(LV1)보다 높은 제2 전압 레벨(LV2)을 갖는 1H 구간(데이터-차징 구간)을 갖는다.
다수의 게이트 신호(VGOUT1, VGOUT2, VGOUT3M ...) 각각에서 제2 전압 레벨(LV2)을 갖는 1H 구간(데이터-차징 구간)은, 다른 게이트 신호에서 제1 전압 레벨(LV1)을 갖는 2H 구간(프리-차징 구간)의 전부 또는 일부와 오버랩된다.
예를 들어, 1번째 게이트 구동 회로(GDC #1)에서 출력되는 1번째 게이트 신호(VGOUT1)에서 제2 전압 레벨(LV2)을 갖는 1H 구간(데이터-차징 구간)은, 다른 게이트 신호인 VGOUT2에서 제1 전압 레벨(LV1)을 갖는 2H 구간(프리-차징 구간) 중 뒷부분의 1H 구간과 오버랩된다.
다수의 게이트 신호(VGOUT1, VGOUT2, VGOUT3M ...) 각각에서, 제1 전압 레벨(LV1)을 갖는 p 수평시간(도 10의 예시에서는, 2H) 구간은, 프리-차징 클럭 신호(CLKpre)에서 p 수평시간의 시간적인 길이를 갖는 하이 레벨 구간과 대응된다.
그리고, 다수의 게이트 신호(VGOUT1, VGOUT2, VGOUT3M ...) 각각에서, 제2 전압 레벨(LV2)을 갖는 d 수평시간(도 10의 예시에서는, 1H) 구간은 해당 클럭 신호의 하이 레벨 구간 중 d 수평시간의 길이를 갖는 구간과 대응된다.
예를 들어, 1번째 게이트 구동 회로(GDC #1)에서 출력되는 1번째 게이트 신호(VGOUT1)에서, 제1 전압 레벨(LV1)을 갖는 2H 구간은, 프리-차징 클럭 신호(CLKpre)에서 2H의 시간적인 길이를 갖는 하이 레벨 구간과 대응된다.
그리고, 1번째 게이트 구동 회로(GDC #1)에서 출력되는 1번째 게이트 신호(VGOUT1)에서, 제2 전압 레벨(LV2)을 갖는 1H 구간은 해당 클럭 신호인 CLK1의 3H 하이 레벨 구간 중 1H의 길이를 갖는 구간과 대응된다.
전술한 바와 같이, 각 게이트 신호에서 제1 전압 레벨(LV1)을 갖는 p 수평시간 구간과 제2 전압 레벨(LV2)을 갖는 d 수평시간 구간이, 프리-차징 클럭 신호(CLKpre)에서 p 수평시간의 시간적인 길이를 갖는 하이 레벨 구간과 해당 클럭 신호의 하이 레벨 구간 중 d 수평시간의 길이를 갖는 구간 각각에 대응되어 만들어짐으로써, 전류 저감 및 발열 감소를 위한 게이트 프리-차징 기법에 따른 오버랩 게이트 구동을 제공할 수 있다.
한편, 도 9에서 예시된 6상 게이트 구동 조건에서 각 게이트 구동 회로(GDC #1, GDC #2, GDC #3, ...)은 2개의 게이트 신호를 출력하는 2 채널 게이트 드라이버에 해당한다.
한편, 도 9를 참조하면, 4상 또는 6상 또는 8상 또는 그 이상의 게이트 구동을 제공하기 위하여, 게이트 구동부(130)는, 다수의 게이트 구동 회로(GDC #K, K=1, 2, 3, ...) 중 최상단 게이트 구동 회로(GDC #1)의 상단과 최하단 게이트 구동 회로의 하단 각각에 배치되는 적어도 하나의 더미 게이트 구동 회로(DGDC #1, DGDC #2, ...)를 더 포함할 수 있다.
이러한 더미 게이트 구동 회로(DGDC #1, DGDC #2, ...)는 게이트 라인으로 게이트 신호를 실제로 출력하지는 않는다.
다만, 더미 게이트 구동 회로(DGDC #1, DGDC #2, ...)는, 실질적인 게이트 구동 회로(도 9의 예시에 따르면, GDC #1과 GDC #2, 그리고, 마지막 2개 스테이지의 게이트 구동 회로들)의 게이트 구동 동작의 시작(Start)과 끝(End)을 지시하기 위하여 필요하다.
최상단 게이트 구동 회로(GDC #1)의 상단에 배치된 더미 게이트 구동 회로(DGDC #1, DGDC #2)의 개수는, 다수의 게이트 구동 회로(GDC #1, GDC #2, GDC #3, ...) 각각에 입력되는 클럭 신호 개수(도 9의 예시의 경우, 2개)와 동일하다.
또한, 최하단 게이트 구동 회로의 하단에 배치된 더미 게이트 구동 회로의 개수 또한, 다수의 게이트 구동 회로(GDC #1, GDC #2, GDC #3, ...) 각각에 입력되는 클럭 신호 개수(도 9의 예시의 경우, 2개)와 동일할 수 있다.
전술한 바와 같이, 게이트 구동부(130)가 더미 게이트 구동 회로(DGDC #1, DGDC #2, ...)를 포함함으로써, 4상 또는 6상 또는 그 이상의 다상 게이트 구동을 효율적을 제공할 수 있다.
도 11은 본 실시예들에 따른 게이트 구동 방법의 흐름도이다.
도 11을 참조하면, 본 실시예들에 따른 각 게이트 구동 회로(GDC #K)는,
적어도 하나의 클럭 신호와 프리-차징 클럭 신호(CLKpre)를 입력받고, 게이트 전압과 프리-차징 게이트 전압(VGHpre)을 입력받는 단계(S1110)와,
p(p≥2) 수평시간 동안 프리-차징 게이트 전압(VGHpre)의 제1 전압 레벨(LV1)을 갖는 프리-차징 신호를 게이트 라인으로 출력하는 단계(S1120)와, 및
p 수평시간 이후 d(d≥1, 일반적으로 d=1) 수평시간 동안 게이트 전압(VGH 또는 VGHo 또는 VGHe)의 제2 전압 레벨(LV2)을 갖는 데이터-차징 신호를 게이트 라인으로 출력하는 단계(S1130) 등을 포함하는 게이트 구동 방법을 제공할 수 있다.
여기서, pH 구간의 프리-차징 신호와 dH 구간의 데이터-차징 신호를 합한 것이 하나의 게이트 신호(VGOUT)에 해당한다.
즉, 프리-차징 신호는, 게이트 신호(VGOUT)의 부분적인 신호로서, 게이트 신호(VGOUT)의 pH 구간에 해당하는 부분 신호이다. 데이터-차징 신호는, 게이트 신호(VGOUT)의 부분적인 신호로서, 게이트 신호(VGOUT)의 dH 구간에 해당하는 부분 신호이다.
여기서, 데이터-차징 신호는, 해당 게이트 라인을 실질적으로 온(On) 시켜 해당 게이트 라인과 연결된 서브픽셀에 대한 화상 구동에 관여하는 직접적인 게이트 신호 부분이다.
전술한 게이트 구동 방법을 이용하면, 게이트 구동부(130)에 흐르는 전류를 줄여주고 이에 따라 발생할 수 있는 열을 감소시킬 수 있다. 이러한 전류 저감 및 발열 저감 작용에 의해 게이트 구동부(130)가 안정적인 게이트 구동을 수행할 수 있다.
도 12는 본 실시예들에 따른 표시장치(100)의 구현 예시도이다.
도 12를 참조하면, 본 실시예들에 따른 표시장치(100)에서 데이터 구동부(120)는, 다수의 소스 드라이버 집적회로(SDIC #1, SDIC #2, ... , SDIC #6)를 포함하여 다수의 데이터 라인(DL1~DLm)을 구동할 수 있다.
도 12에서는 데이터 구동부(120)가 다수의 소스 드라이버 집적회로(SDIC #1, SDIC #2, ... , SDIC #6)를 포함하는 것으로 도시되었으나, 1개의 소스 드라이버 집적회로로 되어 있을 수도 있다.
다수의 소스 드라이버 집적회로(SDIC #1, SDIC #2, ... , SDIC #6) 각각은, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다.
또한, 다수의 소스 드라이버 집적회로(SDIC #1, SDIC #2, ... , SDIC #6) 각각은, 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수 있다. 이 경우,
일 단은 소스 인쇄회로기판(1210)에 본딩되고, 타 단은 표시패널(110)에 본딩되는 다수의 필름(F1, F2, ... , F6)에 다수의 소스 드라이버 집적회로(SDIC #1, SDIC #2, ... , SDIC #6)가 하나씩 실장될 수 있다.
다수의 소스 드라이버 집적회로(SDIC #1, SDIC #2, ... , SDIC #6) 각각은, 쉬프트 레지스터, 래치 회로, 디지털 아날로그 컨버터(DAC: Digital Analog Converter), 출력 버퍼 등을 포함할 수 있다.
한편, 게이트 구동부(130)는, 다수의 게이트 구동 회로(GDC #1, GDC #2, ... , GDC #7)를 포함할 수 있다.
다수의 게이트 구동 회로(GDC #1, GDC #2, ... , GDC #7) 각각은, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다.
다수의 게이트 구동 회로(GDC #1, GDC #2, ... , GDC #7) 각각은, 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.
다수의 게이트 구동 회로(GDC #1, GDC #2, ... , GDC #7)는 GIP(Gate In Panel) 방식으로 구현되어 표시패널(110)의 화상 표시 영역인 액티브 영역(A/A)의 외곽 영역에 직접 배치될 수도 있다.
다수의 게이트 구동 회로(GDC #1, GDC #2, ... , GDC #7) 각각은 쉬프트 레지스터, 레벨 쉬프터 등을 포함할 수 있다.
한편, 컨트롤러(140)는, 일 예로, 칩 온 필름(COF) 타입으로 구현된 다수의 소스 드라이버 집적회로(SDIC #1, SDIC #2, ... , SDIC #6)를 실장하는 다수의 필름(F1, F2, ... , F6)가 본딩된 소스 인쇄회로기판(1210)과 가요성 플랫 케이블(FFC: Flexible Flat Cable) 또는 가요성 인쇄 회로(FPC: Flexible Printed Circuit) 등의 연결 매체(1230)를 통해 연결된 컨트롤 인쇄회로기판(1220)에 배치될 수 있다.
이러한 컨트롤 인쇄회로기판(1220)에는, 표시패널(110), 데이터 구동부(120) 및 게이트 구동부(130) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 전원 컨트롤러(1240)가 더 배치될 수 있다.
이러한 컨트롤 인쇄회로기판(1220)에는, 전원 컨트롤러(1240)로부터 게이트 구동 전압과 클럭 정보를 입력받아, 둘 이상의 클럭 신호(CLK1, CLK2, ...)와, 적어도 하나의 게이트 전압(짝수/홀수(Even/Odd) 게이트 구동 방식인 아닌 경우에는 VGH, 짝수/홀수(Even/Odd) 게이트 구동의 경우에는 VGHe와 VGHo)과, 프리-차징 클럭 신호(CLKpre)와, 프리-차징 게이트 전압(VGHpre) 등을 만들어 게이트 구동부(130)로 공급하는 신호공급장치(300)가 실장될 수도 있다.
이러한 신호공급장치(300)는 레벨 쉬프터(Level Shifter)로 구현될 수 있다.
전술한 바와 같이, 신호공급장치(300)가 레벨 쉬프터(Level Shifter)로 구현되고 컨트롤 인쇄회로기판(1220)에 실장 됨으로써, 컨트롤 인쇄회로기판(1220)에 배치된 전원 컨트롤러(1240)로부터 게이트 구동 전압과 클럭 정보를 입력받기 쉬어지고, 효율적인 신호공급을 가능하게 할 수 있다.
도 12에서는 소스 인쇄회로기판(1210)과 컨트롤 인쇄회로기판(1220)은, 별도의 인쇄회로기판으로 구성되었으나, 구현 방식이나 제품의 크기, 타입 등에 따라, 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다.
본 실시예들에 따른 표시장치(100)는 액정표시장치(Liquid Crystal Display Device), 표시장치(Organic Light Emitting Display Device), 플라즈마표시장치(Plasma Display Device) 등의 다양한 타입의 장치일 수 있다.
도 13은 본 실시예들에 따른 게이트 구동에 의한 전류 저감 및 발열 감소 효과를 설명하기 위한 도면이다.
도 13을 참조하면, 게이트 구동부(130)에 포함된 다수의 게이트 구동 회로(GDC #1, GDC #2, ...)는, p 수평시간 동안 제1 전압 레벨(LV1)을 갖고, p 수평시간에 이어서 d 수평시간 동안 제1 전압 레벨(LV1)보다 높은 제2 전압 레벨(LV2)을 갖는 적어도 하나의 게이트 신호(VGOUT)를 출력하는 게이트 프리-차징 기법을 활용한 오버랩 게이트 구동을 제공할 수 있다.
따라서, 다수의 게이트 구동 회로(GDC #1, GDC #2, ...) 각각은 p+d H 오버랩 게이트 구동을 함에 있어서, 실질적인 게이트 구동을 위해 필요한 제2 전압 레벨(LV2)은 하이 레벨 구간에 해당하는 전체 수평시간(p+d H, 예: 3H)보다 짧은 시간(d H, 예: 1H) 동안만 인가하고, 전체 수평시간(p+d H)에서 나머지 시간(p H, 예: 2H) 동안에는 실질적인 게이트 구동을 위해 필요한 제2 전압 레벨(LV2)보다 낮은 제1 전압 레벨(LV1)을 인가한다.
이에 따라, 하이 레벨 구간에 해당하는 전체 수평시간(p+d H, 예: 3H) 중에서 p 수평시간 구간(프리-차징 구간)에서는 V(=LV2-LV1)만큼의 낮은 전압이 인가되게 된다.
전체 수평시간(p+d H, 예: 3H)에서 p 수평시간 구간(프리-차징 구간)과 d 수평시간 구간(데이터-차징 구간) 간의 전압 차이에 의해서, 본 실시예들에 따른 게이트 프리-차징 기법을 활용한 오버랩 게이트 구동을 하면, 전체 수평시간(p+d H, 예: 3H) 동안 실질적인 게이트 구동을 위해 필요한 제2 전압 레벨(LV2)의 게이트 전압이 지속적으로 인가되는 경우에 비해서, 각 게이트 구동 회로(GDC #1, GDC #2, ...)에 흐르는 전류가 많이 감소하고, 각 게이트 구동 회로(GDC #K)에서 발생하는 열도 그만큼 감소할 수 있다.
이러한 전류 저감 및 발열 감소 작용에 의해 각 게이트 구동 회로(GDC #K)는 안정적인 게이트 구동을 수행할 수 있다.
이상에서 설명한 바와 같은 본 실시예들에 의하면, 게이트 구동 시 발생할 수 있는 전류와 열을 줄여줄 수 있는 게이트 구동 방법, 게이트 구동 회로 및 표시장치(100)를 제공할 수 있다.
본 실시예들에 의하면, 안정적인 게이트 구동 동작을 가능하게 하는 게이트 구동 방법, 게이트 구동 회로 및 표시장치(100)를 제공할 수 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시장치
110: 표시패널
120: 데이터 구동부
130: 게이트 구동부
140: 컨트롤러

Claims (13)

  1. 다수의 데이터 라인 및 다수의 게이트 라인이 배치된 표시패널;
    상기 다수의 데이터 라인으로 데이터 전압을 출력하는 데이터 구동부; 및
    상기 다수의 게이트 라인으로 게이트 신호를 출력하는 게이트 구동부를 포함하되,
    상기 게이트 구동부는 다수의 게이트 구동 회로를 포함하되,
    상기 다수의 게이트 구동 회로 각각은,
    적어도 하나의 클럭 신호와 프리-차징 클럭 신호를 입력받고,
    제1 전압 레벨을 갖는 프리-차징 게이트 전압과 상기 제1 전압 레벨보다 높은 제2 전압 레벨을 갖는 게이트 전압을 입력받으며,
    p(p≥2) 수평시간 동안 상기 제1 전압 레벨을 갖고 d(d≥1) 수평시간 동안 상기 제2 전압 레벨을 갖는 적어도 하나의 게이트 신호를 적어도 하나의 게이트 라인으로 출력하는 표시장치.
  2. 제1항에 있어서,
    상기 적어도 하나의 클럭 신호를 갖는 둘 이상의 클럭 신호와, 상기 게이트 전압을 갖는 적어도 하나의 게이트 전압과, 상기 프리-차징 클럭 신호와, 상기 프리-차징 게이트 전압을 상기 게이트 구동부로 공급하는 신호공급장치를 더 포함하는 표시장치.
  3. 제2항에 있어서,
    상기 신호공급장치는 레벨 쉬프터로 구현되고 인쇄회로기판에 실장된 표시장치.
  4. 제2항에 있어서,
    상기 표시패널은,
    상기 둘 이상의 클럭 신호를 전달하는 둘 이상의 클럭 신호 배선과,
    상기 프리-차징 클럭 신호를 전달하는 프리-차징 클럭 신호 배선과,
    상기 적어도 하나의 게이트 전압을 전달하는 적어도 하나의 게이트 전압 배선과,
    상기 프리-차징 게이트 전압을 전달하는 프리-차징 게이트 전압 배선이 배치된 표시장치.
  5. 제2항에 있어서,
    상기 신호공급장치가 위상이 다른 6개의 클럭 신호를 출력하는 경우, 상기 p 값은 2이고 상기 d 값은 1인 표시장치.
  6. 제1항에 있어서,
    상기 p와 상기 d를 합한 값은, 상기 각 클럭 신호의 하이 레벨 구간의 길이와 동일한 표시장치.
  7. 제1항에 있어서,
    상기 프리-차징 클럭 신호는,
    상기 p 수평시간의 길이를 갖는 하이 레벨 구간과, 상기 d 수평시간의 길이를 갖는 로우 레벨 구간이 반복되는 표시장치.
  8. 제1항에 있어서,
    상기 각 게이트 신호에서,
    상기 제1 전압 레벨을 갖는 상기 p 수평시간 구간은, 상기 프리-차징 클럭 신호에서 상기 p 수평시간의 길이를 갖는 하이 레벨 구간과 대응되고,
    상기 제2 전압 레벨을 갖는 상기 d 수평시간 구간은 해당 클럭 신호의 하이 레벨 구간 중 상기 d 수평시간의 길이를 갖는 구간과 대응되는 표시장치.
  9. 제1항에 있어서,
    상기 p 값은, 상기 다수의 게이트 구동 회로 각각에 입력되는 클럭 신호 개수와 동일한 값인 표시장치.
  10. 제1항에 있어서,
    상기 게이트 구동부는,
    상기 다수의 게이트 구동 회로 중 최상단 게이트 구동 회로의 상단과 최하단 게이트 구동 회로의 하단 각각에 배치되는 적어도 하나의 더미 게이트 구동 회로를 더 포함하는 표시장치.
  11. 제1항에 있어서,
    상기 다수의 게이트 구동 회로는 상기 표시패널 내에 배치되는 표시장치.
  12. 게이트 구동 방법에 있어서,
    적어도 하나의 클럭 신호와 프리-차징 클럭 신호를 입력받고, 게이트 전압과 프리-차징 게이트 전압을 입력받는 단계;
    p(p≥2) 수평시간 동안 상기 프리-차징 게이트 전압의 제1 전압 레벨을 갖는 프리-차징 신호를 게이트 라인으로 출력하는 단계; 및
    상기 p 수평시간 이후 d(d≥1) 수평시간 동안 상기 게이트 전압의 제2 전압 레벨을 갖는 데이터-차징 신호를 상기 게이트 라인으로 출력하는 단계
    를 포함하는 게이트 구동 방법.
  13. 적어도 하나의 스타트신호를 입력받는 적어도 하나의 스타트 단자;
    적어도 하나의 리셋신호를 입력받는 적어도 하나의 리셋 단자;
    적어도 하나의 클럭 신호를 입력받는 적어도 하나의 클럭 단자;
    프리-차징 클럭 신호를 입력받는 프리-차징 클럭 단자;
    제1 전압 레벨을 갖는 프리-차징 게이트 전압을 입력받는 프리-차징 게이트 전압 입력 단자;
    상기 제1 전압 레벨보다 높은 제2 전압 레벨을 갖는 게이트 전압을 입력받는 게이트 전압 입력 단자; 및
    p(p≥2) 수평시간 동안 상기 제1 전압 레벨을 갖고 d(d≥1) 수평시간 동안 상기 제2 전압 레벨을 갖는 적어도 하나의 게이트 신호를 적어도 하나의 게이트 라인으로 출력하는 게이트 신호 생성 회로부를 포함하는 게이트 구동 회로.
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