KR20140057794A - 게이트 구동 회로, 이를 이용한 표시 패널 구동 방법 및 이를 포함하는 표시 장치 - Google Patents

Abstract

게이트 구동 회로는 복수의 게이트 신호들을 각각 출력하는 복수의 스테이지들을 포함한다. 제N(N은 자연수) 스테이지는 제1 노드의 신호에 응답하여 제1 클럭 신호를 제2 노드에 전달하는 제1 입력부, 제2 클럭 신호에 응답하여 입력 신호를 제1 노드에 전달하는 제2 입력부, 제2 노드의 신호에 응답하여 게이트 출력 신호를 풀업하는 풀업부, 제1 노드의 신호에 응답하여 게이트 출력 신호를 풀다운하는 풀다운부, 제1 클럭 신호에 응답하여 제2 노드의 신호를 유지시키는 유지부 및 제2 노드의 신호 및 제3 클럭 신호에 응답하여 게이트 출력 신호를 안정화하는 안정화부를 포함한다.

Description

게이트 구동 회로, 이를 이용한 표시 패널 구동 방법 및 이를 포함하는 표시 장치 {GATE DRIVER, METHOD OF DRIVING DISPLAY PANEL AND DISPLAY APPARATUS INCLUDING THE SAME}

본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 표시 패널의 게이트 라인을 구동하는 게이트 구동 회로, 이를 이용한 표시 패널 구동 방법 및 이를 포함하는 표시 장치에 관한 것이다.

일반적으로 표시 장치는 표시 패널 및 표시 패널 구동부를 포함한다. 상기 표시 패널은 게이트 라인들, 데이터 라인들 및 화소들을 포함한다. 상기 표시 패널 구동부는 제어부, 게이트 구동부 및 데이터 구동부를 포함한다.

상기 표시 패널의 제조 공정 또는 정전기 테스트 과정에서 상기 표시 패널의 게이트 라인들을 따라 상기 게이트 구동부에 정전기가 전달되어, 상기 게이트 구동부의 스위칭 소자가 파괴되는 문제가 있었다.

본 발명의 일 목적은 출력하는 스위칭 소자를 보호할 수 있는 게이트 구동 회로를 제공하는 것이다.

본 발명의 다른 목적은 상기 게이트 구동 회로를 이용한 표시 패널 구동 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 상기 게이트 구동 회로를 포함하는 표시 장치를 제공하는 것이다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 게이트 구동 회로는 복수의 게이트 신호들을 각각 출력하는 복수의 스테이지들을 포함한다. 제N(N은 자연수) 스테이지는 제1 노드의 신호에 응답하여 제1 클럭 신호를 제2 노드에 전달하는 제1 입력부, 제2 클럭 신호에 응답하여 입력 신호를 상기 제1 노드에 전달하는 제2 입력부, 상기 제2 노드의 신호에 응답하여 게이트 출력 신호를 풀업하는 풀업부, 상기 제1 노드의 신호에 응답하여 상기 게이트 출력 신호를 풀다운하는 풀다운부, 상기 제1 클럭 신호에 응답하여 상기 제2 노드의 신호를 유지시키는 유지부 및 상기 제2 노드의 신호 및 제3 클럭 신호에 응답하여 상기 게이트 출력 신호를 안정화하는 안정화부를 포함한다.

본 발명의 일 실시예에서, 상기 안정화부는 직렬로 연결되는 제1 스위칭 소자 및 제2 스위칭 소자를 포함할 수 있다.

본 발명의 일 실시예에서, 상기 제1 스위칭 소자는 상기 제2 노드에 연결되는 게이트 전극, 풀업 전압이 인가되는 소스 전극 및 상기 제2 스위칭 소자의 소스 전극에 연결되는 드레인 전극을 포함할 수 있다. 상기 제2 스위칭 소자는 상기 제3 클럭 신호가 인가되는 게이트 전극, 상기 제1 스위칭 소자의 상기 드레인 전극에 연결되는 소스 전극 및 상기 제1 노드에 연결되는 소스 전극을 포함할 수 있다.

본 발명의 일 실시예에서, 상기 제1 입력부는 상기 제1 노드에 연결되는 게이트 전극, 상기 제1 클럭 신호가 인가되는 소스 전극 및 상기 제2 노드에 연결되는 드레인 전극을 포함하는 제1 입력 스위칭 소자를 포함할 수 있다.

본 발명의 일 실시예에서, 상기 제2 입력부는 상기 제2 클럭 신호가 인가되는 게이트 전극, 상기 입력 신호가 인가되는 소스 전극 및 상기 제1 노드에 연결되는 드레인 전극을 포함하는 제2 입력 스위칭 소자를 포함할 수 있다.

본 발명의 일 실시예에서, 상기 풀업부는 상기 제2 노드에 연결되는 게이트 전극, 풀업 전압이 인가되는 소스 전극 및 상기 게이트 출력 신호를 출력하는 출력 단자에 연결되는 드레인 전극을 포함하는 풀업 스위칭 소자를 포함할 수 있다.

본 발명의 일 실시예에서, 상기 풀다운부는 상기 제1 노드에 연결되는 게이트 전극, 상기 게이트 출력 신호를 출력하는 출력 단자에 연결되는 소스 전극 및 상기 제3 클럭 신호가 인가되는 드레인 전극을 포함하는 풀다운 스위칭 소자를 포함할 수 있다.

본 발명의 일 실시예에서, 상기 유지부는 상기 제1 클럭 신호가 인가되는 게이트 전극, 소스 전극 및 상기 제2 노드에 연결되는 드레인 전극을 포함하는 유지 스위칭 소자를 포함할 수 있다.

본 발명의 일 실시예에서, 상기 제N 스테이지는 동시 구동 신호에 응답하여 상기 풀다운부를 비활성화시키는 동시 구동 제어부를 더 포함할 수 있다.

본 발명의 일 실시예에서, 상기 동시 구동 제어부는 상기 동시 구동 신호가 인가되는 게이트 전극, 하이 직류 전압이 인가되는 소스 전극 및 상기 제1 노드에 연결되는 드레인 전극을 포함하는 동시 구동 스위칭 소자를 포함할 수 있다.

본 발명의 일 실시예에서, 상기 풀업부에 인가되는 풀업 전압은 상기 동시 구동 신호와 동일할 수 있다.

본 발명의 일 실시예에서, 상기 제1 클럭 신호는 상기 제2 클럭 신호는 서로 동일한 파형을 가질 수 있다. 상기 제3 클럭 신호는 상기 제1 클럭 신호와 서로 다른 타이밍을 가질 수 있다.

본 발명의 일 실시예에서, 상기 제1 클럭 신호, 상기 제2 클럭 신호 및 상기 제3 클럭 신호는 각각 다른 타이밍을 가질 수 있다. 상기 제2 클럭 신호의 라이징 에지는 상기 제1 클럭 신호의 라이징 에지 및 상기 제3 클럭 신호의 라이징 에지 사이에 배치될 수 있다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 패널의 구동 방법은 제1 노드의 신호에 응답하여 제1 클럭 신호를 제2 노드에 전달하는 단계, 제2 클럭 신호에 응답하여 입력 신호를 상기 제1 노드에 전달하는 단계, 상기 제2 노드의 신호에 응답하여 게이트 출력 신호를 풀업하는 단계, 상기 제1 노드의 신호에 응답하여 상기 게이트 출력 신호를 풀다운하는 단계, 상기 제1 클럭 신호에 응답하여 상기 제2 노드의 신호를 유지시키는 단계 및 상기 제2 노드의 신호 및 제3 클럭 신호에 응답하여 상기 게이트 출력 신호를 안정화하는 단계를 포함한다.

본 발명의 일 실시예에서, 상기 게이트 출력 신호를 안정화하는 단계는 직렬로 연결되는 제1 스위칭 소자 및 제2 스위칭 소자를 이용할 수 있다.

본 발명의 일 실시예에서, 상기 제1 스위칭 소자는 상기 제2 노드에 연결되는 게이트 전극, 풀업 전압이 인가되는 소스 전극 및 상기 제2 스위칭 소자의 소스 전극에 연결되는 드레인 전극을 포함할 수 있다. 상기 제2 스위칭 소자는 상기 제3 클럭 신호가 인가되는 게이트 전극, 상기 제1 스위칭 소자의 상기 드레인 전극에 연결되는 소스 전극 및 상기 제1 노드에 연결되는 소스 전극을 포함할 수 있다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는 표시 패널, 데이터 구동 회로 및 게이트 구동 회로를 포함한다. 상기 표시 패널은 복수의 게이트 라인들, 상기 게이트 라인들과 교차하는 복수의 데이터 라인들 및 복수의 화소들을 포함한다. 상기 데이터 구동 회로는 상기 데이터 라인들에 복수의 데이터 신호를 각각 출력한다. 상기 게이트 구동 회로는 상기 게이트 라인들에 복수의 게이트 신호들을 각각 출력하는 복수의 스테이지들을 포함한다. 상기 게이트 구동 회로의 제N(N은 자연수) 스테이지는 제1 노드의 신호에 응답하여 제1 클럭 신호를 제2 노드에 전달하는 제1 입력부, 제2 클럭 신호에 응답하여 입력 신호를 상기 제1 노드에 전달하는 제2 입력부, 상기 제2 노드의 신호에 응답하여 게이트 출력 신호를 풀업하는 풀업부, 상기 제1 노드의 신호에 응답하여 상기 게이트 출력 신호를 풀다운하는 풀다운부, 상기 제1 클럭 신호에 응답하여 상기 제2 노드의 신호를 유지시키는 유지부 및 상기 제2 노드의 신호 및 제3 클럭 신호에 응답하여 상기 게이트 출력 신호를 안정화하는 안정화부를 포함한다.

본 발명의 일 실시예에서, 상기 안정화부는 직렬로 연결되는 제1 스위칭 소자 및 제2 스위칭 소자를 포함할 수 있다.

본 발명의 일 실시예에서, 상기 제1 스위칭 소자는 상기 제2 노드에 연결되는 게이트 전극, 풀업 전압이 인가되는 소스 전극 및 상기 제2 스위칭 소자의 소스 전극에 연결되는 드레인 전극을 포함할 수 있다. 상기 제2 스위칭 소자는 상기 제3 클럭 신호가 인가되는 게이트 전극, 상기 제1 스위칭 소자의 상기 드레인 전극에 연결되는 소스 전극 및 상기 제1 노드에 연결되는 소스 전극을 포함할 수 있다.

본 발명의 일 실시예에서, 상기 게이트 라인은 게이트 금속층에 배치되는 제1 게이트 라인부 및 상기 게이트 금속층과 다른 데이터 금속층에 배치되며, 상기 제1 게이트 라인부와 중첩되는 제2 게이트 라인부를 포함할 수 있다.

본 발명의 일 실시예에서, 상기 제2 게이트 라인부는 상기 데이터 라인과 같은 층에 형성될 수 있다.

본 발명의 일 실시예에서, 상기 제1 게이트 라인부는 상기 게이트 라인의 연장 방향을 따라 복수 개 배치되며, 상기 복수의 제1 게이트 라인부들은 서로 연결되지 않을 수 있다.

본 발명의 일 실시예에서, 제1 게이트 라인부는 상기 게이트 라인의 연장 방향을 따라 일체로 연장될 수 있다.

본 발명의 실시예들에 따른 게이트 구동 회로, 이를 이용하는 표시 패널의 구동 방법 및 이를 포함하는 표시 장치에 따르면, 게이트 출력 단자에 직접 연결되는 스위칭 소자의 개수를 최소화하여 게이트 구동 회로가 정전기에 의해 파괴되는 것을 방지할 수 있다.

또한, 게이트 라인은 서로 다른 층에 중첩하여 형성되는 제1 게이트 라인부 및 제2 게이트 라인부를 포함하므로, 게이트 구동 회로에 전달되는 정전기의 양을 감소시킬 수 있다.

다만, 본 발명의 효과는 상기에서 언급된 효과로 제한되는 것은 아니며, 상기에서 언급되지 않은 다른 효과들은 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 당업자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 제1 게이트 구동 회로를 나타내는 블록도이다.
도 3은 도 2의 제1 게이트 구동 회로의 제N 스테이지를 나타내는 회로도이다.
도 4는 도 2의 제1 게이트 구동 회로의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 일 실시예에 따른 제1 게이트 구동 회로를 나타내는 블록도이다.
도 6은 도 5의 제1 게이트 구동 회로의 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 일 실시예에 따른 제1 게이트 구동 회로를 나타내는 블록도이다.
도 8은 도 7의 제1 게이트 구동 회로의 제N 스테이지를 나타내는 회로도이다.
도 9는 도 7의 제1 게이트 구동 회로의 동작을 설명하기 위한 타이밍도이다.
도 10은 본 발명의 일 실시예에 따른 제1 게이트 구동 회로를 나타내는 블록도이다.
도 11은 도 10의 제1 게이트 구동 회로의 동작을 설명하기 위한 타이밍도이다.
도 12는 본 발명의 일 실시예에 따른 게이트 라인을 나타내는 평면도이다.
도 13은 본 발명의 일 실시예에 따른 게이트 라인을 나타내는 평면도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시(說示)된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.

도 1을 참조하면, 표시 장치(1000)는 표시 패널(100) 및 표시 패널(100)을 구동하기 위한 구동부(200)를 포함한다.

예를 들어, 상기 표시 장치(1000)는 유기 발광 표시 장치일 수 있다. 이와는 달리, 상기 표시 장치(1000)는 액정 표시 장치일 수 있다.

상기 표시 패널(100)은 영상을 표시한다. 상기 표시 패널(100)은 복수의 게이트 라인들(GL1 내지 GLn), 복수의 데이터 라인들(DL1 내지 DLm) 및 상기 게이트 라인들(GL1 내지 GLn) 및 데이터 라인들(DL1 내지 DLm)에 연결되는 복수의 서브 화소들(P)을 포함한다. 예를 들어, 상기 서브 화소들(P)은 매트릭스 형태로 배치될 수 있다.

본 발명의 일 실시예에서, 상기 게이트 라인들의 개수는 n개일 수 있다. 상기 데이터 배선들의 개수는 m개일 수 있다. n 및 m은 자연수이다. 본 발명의 일 실시예에서, 상기 서브 화소들(P)의 개수는 n * m개일 수 있다. 본 발명의 일 실시예에서, 3개의 서브 화소들(P)이 하나의 화소를 이룰 수 있고, 상기 화소들의 개수는 n * m의 1/3일 수 있다.

구동부(200)는 제어부(CONTROLLER)(210), 전압 생성부(VOLTAGE GENERATOR)(220), 제1 게이트 구동부(GATE DRIVER1)(310), 제2 게이트 구동부(GATE DRIVER2)(320) 및 데이터 구동부(DATA DRIVER)(240)를 포함한다.

제어부(210)는 외부의 그래픽 기기와 같은 화상 소스로부터 입력 제어 신호(CONT) 및 입력 영상 신호(DATA1)를 수신한다. 입력 제어 신호(CONT)는 메인 클럭 신호, 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC) 및 데이터 인에이블 신호를 포함할 수 있다. 제어부(210)는 입력 영상 신호(DATA1)에 기초하여 표시 패널(100)의 동작 조건에 맞는 디지털 형태의 데이터 신호(DATA2)를 생성하여 데이터 구동부(240)에 제공한다. 또한, 제어부(210)는 입력 제어 신호(CONT)에 기초하여 게이트 구동부(230)의 구동 타이밍을 제어하기 위한 제1 제어 신호(CONT1), 데이터 구동부(240)의 구동 타이밍을 제어하기 위한 제2 제어 신호(CONT2) 및 전압 생성부(220)를 제어하기 위한 제3 제어 신호(CONT3)를 생성하여 각각 게이트 구동부(230), 데이터 구동부(240) 및 전압 생성부(220)에 제공한다.

전압 생성부(220)는 외부 전원을 제공 받고, 이에 기초하여 게이트 구동부(230)를 구동하기 위한 게이트 구동 전압(VG)을 생성하여 게이트 구동부(230)에 제공하고, 데이터 구동부(240)를 구동하기 위한 데이터 구동 전압(VD)을 생성하여 데이터 구동부(240)에 제공한다.

예를 들어, 상기 표시 장치(1000)가 유기 발광 표시 장치일 때, 상기 전압 생성부(220)는 유기 발광 소자를 구동하기 위한 제1 전원 전압 및 제2 전원 전압을 생성하여 상기 표시 패널(100)에 제공할 수 있다. 상기 표시 장치(1000)가 액정 표시 장치일 때, 상기 전압 생성부(220)는 공통 전압 및 스토리지 전압을 생성하여 상기 표시 패널(100)에 제공할 수 있다.

상기 제1 게이트 구동부(310)는 상기 제어부(210)로부터 수신되는 제1 제어신호(CONT1) 및 전압 발생부(220)로부터 수신되는 게이트 구동 전압(VG)에 기초하여 각각의 프레임마다 게이트 라인들(GL1, GL2,...,GLn)에 순차적으로 게이트 신호를 인가한다.

상기 제2 게이트 구동부(320)는 상기 제어부(210)로부터 수신되는 제4 제어신호(CONT4) 및 전압 발생부(220)로부터 수신되는 게이트 구동 전압(VG)에 기초하여 각각의 프레임마다 게이트 라인들(GL1, GL2,...,GLn)에 순차적으로 게이트 신호를 인가한다.

본 발명의 일 실시예에서, 상기 제1 및 제2 게이트 구동부(310, 320)는 상기 표시 패널(100) 상에 집적될 수 있다.

도 1에서는 게이트 라인들(GL1, GL2,...,GLn)을 구동하기 위한 2개의 게이트 구동부들(310, 320)을 도시하였으나, 실시예에 따라, 표시 장치(1000)는 상기 게이트 라인들(GL1, GL2,...,GLn)을 순차적으로 구동하는 하나의 게이트 구동부를 포함할 수도 있다.

데이터 구동부(240)는 제어부(210)로부터 수신되는 제2 제어신호(CONT2) 및 전압 발생부(220)로부터 수신되는 데이터 구동 전압(VD)에 기초하여 제어부(210)로부터 수신되는 데이터 신호(DATA2)를 아날로그 형태의 데이터 전압으로 변환하고 복수의 데이터 라인들(DL1,....,DLm)에 상기 데이터 전압을 인가한다.

이하, 표시 패널(100)의 동작에 대하여 간략히 설명한다.

복수의 게이트 라인들(GL1,....,GLn) 중에서 특정 게이트 라인에 상기 게이트 신호가 인가되고 복수의 데이터 라인들(DL1,....,DLm)에 상기 데이터 전압이 인가되면, 상기 특정 게이트 라인에 연결된 화소들(P)에 포함되는 스위칭 소자들이 턴 온되어 상기 특정 게이트 라인에 연결된 화소들(P)에 상기 데이터 전압이 인가된다. 상기 데이터 전압의 레벨에 따라, 상기 화소는 영상을 표시한다.

도 2는 도 1의 제1 게이트 구동 회로를 나타내는 블록도이다. 도 3은 도 2의 제1 게이트 구동 회로의 제N 스테이지를 나타내는 회로도이다. 도 4는 도 2의 제1 게이트 구동 회로의 동작을 설명하기 위한 타이밍도이다.

도 1 내지 도 4를 참조하면, 제1 게이트 구동 회로(310)는 서로 종속적으로 연결된 복수의 스테이지(SRC1, SRC2, SRC3, SRC4,...)를 포함한다.

스테이지(SRC1, SRC2, SRC3, SRC4,...) 각각은 제1 클럭 단자(CK1), 제3 클럭 단자(CK3), 제1 입력단자(S[N-1]), 제2 입력단자(S[N+1]) 및 출력 단자(S[N])를 포함한다. 스테이지(SRC1, SRC2, SRC3, SRC4,...) 각각은 제2 클럭 단자(CK2), 동시 구동 신호 입력 단자(GCK), 하이 직류 전압 입력 단자(VGH)를 더 포함할 수 있다.

본 실시예에서, 제1 클럭 단자(CK1) 및 제3 클럭 단자(CK3)에는 서로 다른 타이밍을 갖는 제1 클럭 신호(CLK1) 및 제3 클럭 신호(CLK3)가 제공된다. 예를 들어, 상기 제3 클럭 신호(CLK3)는 상기 제1 클럭 신호(CLK1)의 반전 신호일 수 있다.

본 실시예에서, 제2 클럭 단자(CK2)는 제1 클럭 단자(CK1)에 연결될 수 있다. 따라서, 제2 클럭 단자(CK2)에 인가되는 제2 클럭 신호는 제1 클럭 신호(CLK1)와 동일할 수 있다.

이웃한 스테이지에서 제1 클럭 신호(CLK1) 및 제3 클럭 신호(CLK3)는 서로 반대로 인가될 수 있다.

예를 들어, 홀수 번째 스테이지(SRC1, SRC3,...)의 제1 및 제2 클럭 단자(CK1, CK2)에는 제1 클럭 신호(CLK1)가 제공되고, 제3 클럭 단자(CK3)에는 제3 클럭 신호(CLK3)가 제공된다. 반대로, 짝수 번째 스테이지(SRC2, SRC4,...)의 제1 및 제2 클럭 단자(CK1, CK2)에는 제3 클럭 신호(CLK3)가 제공되고, 제3 클럭 단자(CK3)에는 제1 클럭 신호(CLK1)가 제공된다.

제1 입력 단자(S[N-1])에는 수직 개시 신호(SSP) 또는 이전 스테이지의 게이트 신호가 제공된다. 즉, 첫 번째 스테이지인 제1 스테이지(SRC1)의 상기 제1 입력 단자(S[N-1])에는 수직개시신호(SSP)가 제공되고, 제2 내지 제n 스테이지(SRC2 내지 SRCn)의 제1 입력 단자(S[N-1])에는 이전 스테이지의 게이트 신호가 각각 제공될 수 있다.

제2 입력 단자(S[N+1])에는 다음 스테이지의 게이트 신호 또는 수직 개시 신호(SSP)가 제공된다. 제1 내지 제n-1 스테이지(SRC1 내지 SRCn-1)의 상기 제2 입력 단자(S[N+1])에는 다음 스테이지의 게이트 신호가 각각 제공되고, 상기 제n 스테이지(SRCn)의 제2 입력 단자(S[N+1])에는 수직개시신호(SSP)가 제공될 수 있다.

출력 단자(S[N])는 전기적으로 연결된 게이트 라인에 게이트 신호를 출력한다. 예를 들어, 홀수 번째 스테이지(SRC1, SRC3,...)의 출력 단자(S[N])에서 출력되는 게이트 신호(S[1], S[3]),...)는 제3 클럭 신호(CLK3)의 로우 구간에 출력된다. 예를 들어, 짝수 번째 스테이지(SRC2, SRC4,...)의 출력 단자(S[N])에서 출력되는 게이트 신호(S[2], S[4]),...)는 제1 클럭 신호(CLK1)의 로우 구간에 출력된다.

제N(N은 자연수) 스테이지는 제1 입력부(311), 제2 입력부(312), 풀업부(313), 풀다운부(314), 유지부(315) 및 안정화부(316)를 포함한다.

상기 제1 입력부(311)는 제1 노드(Q)의 신호에 응답하여 제1 클럭 단자(CK1)에 인가되는 제1 클럭 신호(CKL1)를 제2 노드(QB)에 전달한다. 상기 제1 입력부(311)는 상기 제1 노드(Q1)에 연결되는 게이트 전극, 상기 제1 클럭 신호(CLK1)가 인가되는 소스 전극 및 상기 제2 노드(QB)에 연결되는 드레인 전극을 포함하는 제1 입력 스위칭 소자(T5)를 포함한다.

상기 제2 입력부(312)는 제2 클럭 단자(CK2)에 인가되는 제2 클럭 신호(CLK2)에 응답하여 입력 신호(S[N-1])를 상기 제1 노드(Q)에 전달한다. 상기 제2 입력부(312)는 상기 제2 클럭 신호(CLK2)가 인가되는 게이트 전극, 상기 입력 신호가 인가되는 소스 전극 및 상기 제1 노드(Q)에 연결되는 드레인 전극을 포함하는 제2 입력 스위칭 소자(T3)를 포함한다.

상기한 바와 같이, 본 실시예에서, 상기 제2 클럭 단자(CK2)는 상기 제1 클럭 단자(CK1)와 연결되므로 상기 제2 클럭 신호(CLK2)는 상기 제1 클럭 신호(CLK1)와 동일할 수 있다.

상기 풀업부(313)는 상기 제2 노드(QB)의 신호에 응답하여 게이트 출력 신호(S[N])를 풀업한다. 상기 풀업부(313)는 상기 제2 노드(QB)에 연결되는 게이트 전극, 풀업 전압이 인가되는 소스 전극 및 상기 게이트 출력 신호(S[N])를 출력하는 출력 단자(OUT)에 연결되는 드레인 전극을 포함하는 풀업 스위칭 소자(T1)를 포함한다. 상기 풀업부(313)는 제1 단이 상기 풀업 스위칭 소자(T1)의 소스 전극에 연결되고, 제2 단이 상기 풀업 스위칭 소자(T1)의 게이트 전극에 연결되는 캐패시터(C2)를 더 포함할 수 있다.

본 실시에에서, 상기 풀업 전압은 상기 동시 구동 신호(GCK)일 수 있다. 상기 동시 구동 신호(GCK)는 상기 게이트 구동부(310)의 모든 스테이지를 동시 구동시키는 경우에는 로우 레벨을 갖는다. 반면, 상기 게이트 구동부(310)를 순차 구동하는 경우에는 상기 동시 구동 신호(GCK)는 항상 하이 레벨을 갖는다.

상기 풀다운부(314)는 상기 제1 노드(Q)의 신호에 응답하여 상기 게이트 출력 신호(S[N])를 풀다운한다. 상기 풀다운부(314)는 상기 제1 노드(Q)에 연결되는 게이트 전극, 상기 게이트 출력 신호(S[N])를 출력하는 출력 단자(OUT)에 연결되는 소스 전극 및 상기 제3 클럭 신호(CLK3)가 인가되는 제3 클럭 단자(CK3)에 연결되는 드레인 전극을 포함하는 풀다운 스위칭 소자(T2)를 포함한다. 상기 풀다운부(314)는 제1 단이 상기 풀다운 스위칭 소자(T2)의 소스 전극에 연결되고, 제2 단이 상기 풀다운 스위칭 소자(T2)의 게이트 전극에 연결되는 캐패시터(C1)를 더 포함할 수 있다.

상기 유지부(315)는 상기 제1 클럭 신호(CLK1)에 응답하여 상기 제2 노드(QB)의 신호를 유지시킨다. 상기 유지부(315)는 상기 제1 클럭 신호(CLK1)가 인가되는 게이트 전극, 상기 게이트 전극과 연결된 소스 전극 및 상기 제2 노드(QB)에 연결되는 드레인 전극을 포함하는 유지 스위칭 소자(T4)를 포함한다.

예를 들어, 상기 제1 클럭 신호(CLK1)가 하이 레벨을 가지면 상기 유지 스위칭 소자(T4)는 턴 오프된다. 상기 제1 클럭 신호(CLK1)가 로우 레벨을 가지면 상기 제2 노드(QB)의 전압을 로우 레벨로 유지한다.

상기 안정화부(316)는 상기 제2 노드(QB)의 신호 및 제3 클럭 신호(CLK3)에 응답하여 상기 게이트 출력 신호(S[N])를 안정화한다. 상기 안정화부(316)는 직렬로 연결되는 제1 스위칭 소자(T6) 및 제2 스위칭 소자(T7)를 포함한다. 상기 제1 스위칭 소자(T6)는 상기 제2 노드(QB)에 연결되는 게이트 전극, 풀업 전압(GCK)이 인가되는 소스 전극 및 상기 제2 스위칭 소자(T7)의 소스 전극에 연결되는 드레인 전극을 포함한다. 상기 제2 스위칭 소자(T7)는 상기 제3 클럭 신호(CLK3)가 인가되는 제3 클럭 단자(CK3)에 연결되는 게이트 전극, 상기 제1 스위칭 소자(T6)의 상기 드레인 전극에 연결되는 소스 전극 및 상기 제1 노드(Q)에 연결되는 소스 전극을 포함할 수 있다.

본 발명의 실시예에 따르면, 상기 안정화부(316)의 상기 제1 및 제2 스위칭 소자(T6, T7)는 상기 게이트 출력 단자(OUT)와 직접 연결되지 않는다. 따라서, 상기 표시 패널(100)의 제조 공정 또는 정전기 테스트 과정에서 상기 표시 패널(100)의 게이트 라인들(GL)을 따라 상기 게이트 출력 단자(OUT)로 전달되는 정전기에 의해 상기 안정화부(316)의 상기 제1 및 제2 스위칭 소자(T6, T7)는 파괴되지 않을 수 있다.

상기 제N 스테이지는 동시 구동 신호(GCK)에 응답하여 상기 풀다운부(314)를 비활성화시키는 동시 구동 제어부(317)를 더 포함할 수 있다. 상기 동시 구동 제어부(317)는 상기 동시 구동 신호(GCK)가 인가되는 게이트 전극, 하이 직류 전압(VGH)이 인가되는 소스 전극 및 상기 제1 노드(Q)에 연결되는 드레인 전극을 포함하는 동시 구동 스위칭 소자(T8)를 포함한다.

상기 게이트 구동부(310)는 순차 구동 모드와 동시 구동 모드에서 동작할 수 있다. 상기 순차 구동 모드에서는 상기 동시 구동 신호(GCK)가 하이 레벨을 갖는다. 상기 동시 구동 신호(GCK)가 하이 레벨인 경우, 상기 풀다운부(314)는 상기 제1 노드(Q)의 신호에 응답하여 상기 게이트 출력 신호(S[N])를 풀다운시킨다.

반면, 상기 동시 구동 모드에서는 상기 동시 구동 신호(GCK)가 로우 레벨을 갖는다. 상기 동시 구동 신호(GCK)가 로우 레벨인 경우, 상기 풀다운부(314)는 상기 하이 직류 전압(VGH)에 의해 상기 제1 노드(Q)의 신호가 하이 레벨을 갖고, 따라서, 상기 풀다운부(314)는 비활성화된다. 상기 동시 구동 모드에서는 상기 풀업부(313)를 이용해 상기 게이트 출력 신호(S[N])를 풀업 및 풀다운시킬 수 있다.

도 4를 참조하여, 본 발명의 게이트 구동부(310)의 동시 구동 모드 동작 및 순차 구동 모드 동작을 후술한다.

상기 동시 구동 모드에서는 상기 게이트 구동부(310)의 모든 스테이지들이 동시에 게이트 출력 신호(S[1], S[2], S[3], ...)를 출력한다.

상기 동시 구동 모드에서는 상기 동시 구동 신호(GCK)가 로우 레벨을 갖고, 상기 제1 노드(Q)는 하이 레벨을 갖는 반면, 상기 제2 노드(QB)는 제2 로우 레벨(2L)을 갖는다. 상기 제2 노드(QB)의 신호에 응답하여 상기 풀업부(313)는 상기 동시 구동 신호(GCK)를 이용하여 로우 레벨의 상기 게이트 출력 신호(S[N])를 생성한다. 이후, 상기 동시 구동 신호(GCK)가 하이 레벨로 바뀌면, 상기 제2 노드(QB)는 하이 레벨을 가지며, 상기 게이트 출력 신호(S[N])도 하이 레벨로 변화한다.

상기 순차 구동 모드에서는 상기 게이트 구동부(310)의 스테이지들이 순차적으로 게이트 출력 신호(S[1], S[2], S[3], ...)를 출력한다. 상기 순차 구동 모드에서는 상기 동시 구동 신호(GCK)가 하이 레벨을 갖는다.

상기 순차 구동 모드에서 상기 입력 신호(S[N-1]) 및 상기 제2 클럭 단자(CK2)에 인가되는 상기 제1 클럭 신호(CLK1)가 동시에 로우 레벨이 되고, 이 때, 상기 제1 노드(Q)는 상기 제2 입력부(312)에 의해 로우 레벨(L)을 갖는다. 이 때, 상기 제2 노드(QB)는 상기 제1 입력부(311) 및 상기 유지부(315)에 의해 로우 레벨을 갖는다.

이후 상기 제3 클럭 신호(CLK3)가 로우 레벨이 되면, 상기 제1 노드(Q)는 상기 풀다운부(314)의 캐패시터(C1)에 의해 부트 스트랩되어 제2 로우 레벨(2L)로 내려가고, 상기 게이트 출력 단자(OUT)에는 로우 레벨의 게이트 출력 신호(S[N])가 출력된다.

이후 상기 제1 클럭 신호(CLK1)가 다시 로우 레벨이 될 때, 상기 입력 신호(S[N-1])는 하이 레벨을 갖는다. 따라서, 상기 제2 입력부(312)에 의해 상기 제1 노드(Q)는 하이 레벨(L)로 변화한다. 그리고, 상기 제2 노드(QB)는 유지부(315)에 의해 로우 레벨을 갖는다. 따라서, 상기 제2 노드(QB) 신호에 응답하여 상기 풀업부(313)가 턴 온되어, 상기 게이트 출력 신호(S[N])는 하이 레벨을 갖는다.

이후에는 상기 제1 노드(Q)는 하이 레벨을 유지하고, 상기 제2 노드(QB)는 로우 레벨을 유지하므로, 게이트 출력 신호(S[N])가 로우 레벨로 변하지 않는다.

본 실시예에 따르면, 상기 게이트 구동 회로(310)의 안정화부(316)의 제1 및 제2 스위칭 소자(T6, T7)는 상기 게이트 출력 단자(OUT)에 직접 연결되지 않으므로, 게이트 구동 회로가 정전기에 의해 파괴되는 것을 방지할 수 있다.

도 5는 본 발명의 일 실시예에 따른 제1 게이트 구동 회로를 나타내는 블록도이다. 도 6은 도 5의 제1 게이트 구동 회로의 동작을 설명하기 위한 타이밍도이다.

본 실시예에 따른 게이트 구동 회로, 표시 패널 구동 방법 및 표시 장치는 게이트 구동 회로가 4개의 클럭 신호를 이용하고, 제1 클럭 신호와 제2 클럭 신호가 중첩되는 것을 제외하면, 상기 도 1 내지 도 4에 따른 게이트 구동 회로, 표시 패널 구동 방법 및 표시 장치와 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조번호를 이용하고, 중복되는 설명은 생략한다.

도 1, 3, 5 및 6을 참조하면, 표시 장치(1000)는 표시 패널(100) 및 표시 패널(100)을 구동하기 위한 구동부(200)를 포함한다.

상기 표시 패널(100)은 영상을 표시한다. 상기 표시 패널(100)은 복수의 게이트 라인들(GL1 내지 GLn), 복수의 데이터 라인들(DL1 내지 DLm) 및 상기 게이트 라인들(GL1 내지 GLn) 및 데이터 라인들(DL1 내지 DLm)에 연결되는 복수의 서브 화소들(P)을 포함한다.

구동부(200)는 제어부(CONTROLLER)(210), 전압 생성부(VOLTAGE GENERATOR)(220), 제1 게이트 구동부(GATE DRIVER1)(310), 제2 게이트 구동부(GATE DRIVER2)(320) 및 데이터 구동부(DATA DRIVER)(240)를 포함한다.

제1 게이트 구동 회로(310)는 서로 종속적으로 연결된 복수의 스테이지(SRC1, SRC2, SRC3, SRC4,...)를 포함한다.

스테이지(SRC1, SRC2, SRC3, SRC4,...) 각각은 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 제3 클럭 단자(CK3), 제1 입력단자(S[N-1]), 제2 입력단자(S[N+1]) 및 출력 단자(S[N])를 포함한다. 스테이지(SRC1, SRC2, SRC3, SRC4,...) 각각은 동시 구동 신호 입력 단자(GCK), 하이 직류 전압 입력 단자(VGH)를 더 포함할 수 있다.

본 실시예에서는 4개의 클럭 신호(CLK1 내지 CLK4)가 상기 게이트 구동 회로(310)의 스테이지들에 인가된다. 하나의 스테이지에는 상기 4개의 클럭 신호(CLK1 내지 CLK4) 중 3개의 클럭 신호가 인가된다.

제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)는 각각 다른 타이밍을 가질 수 있다. 예를 들어, 상기 제3 클럭 신호(CLK3)는 상기 제1 클럭 신호(CLK1)의 반전 신호일 수 있다. 예를 들어, 상기 제4 클럭 신호(CLK4)는 상기 제2 클럭 신호(CLK2)의 반전 신호일 수 있다.

상기 제1 클럭 신호(CLK1)의 로우 구간은 상기 제2 클럭 신호(CLK2)의 로우 구간과 중첩될 수 있다. 상기 제2 클럭 신호(CLK2)의 로우 구간은 상기 제3 클럭 신호(CLK3)의 로우 구간과 중첩될 수 있다. 상기 제3 클럭 신호(CLK3)의 로우 구간은 상기 제4 클럭 신호(CLK4)의 로우 구간과 중첩될 수 있다. 상기 제4 클럭 신호(CLK4)의 로우 구간은 상기 제1 클럭 신호(CLK1)의 로우 구간과 중첩될 수 있다.

상기 제2 클럭 신호(CLK2)의 라이징 에지는 상기 제1 클럭 신호(CLK1)의 라이징 에지 및 상기 제3 클럭 신호(CLK3)의 라이징 에지 사이에 배치될 수 있다.

예를 들어, 제1 클럭 단자(CK1), 제2 클럭 단자(CK2) 및 제3 클럭 단자(CK3)에는 서로 다른 타이밍을 갖는 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3)가 제공된다.

이웃한 4개의 스테이지에서 상기 클럭 신호들은 서로 다르게 인가될 수 있다.

예를 들어, 제1 스테이지(SRC1, SRC5,...)의 제1 클럭 단자(CK1)에는 제1 클럭 신호(CLK1)가 제공되고, 제2 클럭 단자(CK2)에는 제2 클럭 신호(CLK2)가 제공되고, 제3 클럭 단자(CK3)에는 제3 클럭 신호(CLK3)가 제공된다.

예를 들어, 제2 스테이지(SRC2, SRC6,...)의 제1 클럭 단자(CK1)에는 제2 클럭 신호(CLK2)가 제공되고, 제2 클럭 단자(CK2)에는 제3 클럭 신호(CLK3)가 제공되고, 제3 클럭 단자(CK3)에는 제4 클럭 신호(CLK4)가 제공된다.

예를 들어, 제3 스테이지(SRC3, SRC7,...)의 제1 클럭 단자(CK1)에는 제3 클럭 신호(CLK3)가 제공되고, 제2 클럭 단자(CK2)에는 제4 클럭 신호(CLK4)가 제공되고, 제3 클럭 단자(CK3)에는 제1 클럭 신호(CLK1)가 제공된다.

예를 들어, 제4 스테이지(SRC4, SRC8,...)의 제1 클럭 단자(CK1)에는 제4 클럭 신호(CLK4)가 제공되고, 제2 클럭 단자(CK2)에는 제1 클럭 신호(CLK1)가 제공되고, 제3 클럭 단자(CK3)에는 제2 클럭 신호(CLK2)가 제공된다.

제1 입력 단자(S[N-1])에는 수직 개시 신호(SSP) 또는 이전 스테이지의 게이트 신호가 제공된다. 제2 입력 단자(S[N+1])에는 다음 스테이지의 게이트 신호 또는 수직 개시 신호(SSP)가 제공된다. 출력 단자(S[N])는 전기적으로 연결된 게이트 라인에 게이트 신호를 출력한다.

제N(N은 자연수) 스테이지는 제1 입력부(311), 제2 입력부(312), 풀업부(313), 풀다운부(314), 유지부(315) 및 안정화부(316)를 포함한다.

상기 제1 입력부(311)는 제1 노드(Q)의 신호에 응답하여 제1 클럭 단자(CK1)에 인가되는 제1 클럭 신호(CKL1)를 제2 노드(QB)에 전달한다.

상기 제2 입력부(312)는 제2 클럭 단자(CK2)에 인가되는 제2 클럭 신호(CLK2)에 응답하여 입력 신호(S[N-1])를 상기 제1 노드(Q)에 전달한다.

상기 풀업부(313)는 상기 제2 노드(QB)의 신호에 응답하여 게이트 출력 신호(S[N])를 풀업한다.

상기 풀다운부(314)는 상기 제1 노드(Q)의 신호에 응답하여 상기 게이트 출력 신호(S[N])를 풀다운한다.

상기 유지부(315)는 상기 제1 클럭 신호(CLK1)에 응답하여 상기 제2 노드(QB)의 신호를 유지시킨다.

상기 안정화부(316)는 상기 제2 노드(QB)의 신호 및 제3 클럭 신호(CLK3)에 응답하여 상기 게이트 출력 신호(S[N])를 안정화한다. 상기 안정화부(316)는 직렬로 연결되는 제1 스위칭 소자(T6) 및 제2 스위칭 소자(T7)를 포함한다. 상기 제1 스위칭 소자(T6)는 상기 제2 노드(QB)에 연결되는 게이트 전극, 풀업 전압(GCK)이 인가되는 소스 전극 및 상기 제2 스위칭 소자(T7)의 소스 전극에 연결되는 드레인 전극을 포함한다. 상기 제2 스위칭 소자(T7)는 상기 제3 클럭 신호(CLK3)가 인가되는 제3 클럭 단자(CK3)에 연결되는 게이트 전극, 상기 제1 스위칭 소자(T6)의 상기 드레인 전극에 연결되는 소스 전극 및 상기 제1 노드(Q)에 연결되는 소스 전극을 포함할 수 있다.

본 발명의 실시예에 따르면, 상기 안정화부(316)의 상기 제1 및 제2 스위칭 소자(T6, T7)는 상기 게이트 출력 단자(OUT)와 직접 연결되지 않는다. 따라서, 상기 표시 패널(100)의 제조 공정 또는 정전기 테스트 과정에서 상기 표시 패널(100)의 게이트 라인들(GL)을 따라 상기 게이트 출력 단자(OUT)로 전달되는 정전기에 의해 상기 안정화부(316)의 상기 제1 및 제2 스위칭 소자(T6, T7)는 파괴되지 않을 수 있다.

상기 제N 스테이지는 동시 구동 신호(GCK)에 응답하여 상기 풀다운부(314)를 비활성화시키는 동시 구동 제어부(317)를 더 포함할 수 있다. 상기 동시 구동 제어부(317)는 상기 동시 구동 신호(GCK)가 인가되는 게이트 전극, 하이 직류 전압(VGH)이 인가되는 소스 전극 및 상기 제1 노드(Q)에 연결되는 드레인 전극을 포함하는 동시 구동 스위칭 소자(T8)를 포함한다.

상기 게이트 구동부(310)는 순차 구동 모드와 동시 구동 모드에서 동작할 수 있다. 상기 순차 구동 모드에서는 상기 동시 구동 신호(GCK)가 하이 레벨을 갖는다. 상기 동시 구동 신호(GCK)가 하이 레벨인 경우, 상기 풀다운부(314)는 상기 제1 노드(Q)의 신호에 응답하여 상기 게이트 출력 신호(S[N])를 풀다운시킨다.

반면, 상기 동시 구동 모드에서는 상기 동시 구동 신호(GCK)가 로우 레벨을 갖는다. 상기 동시 구동 신호(GCK)가 로우 레벨인 경우, 상기 풀다운부(314)는 상기 하이 직류 전압(VGH)에 의해 상기 제1 노드(Q)의 신호가 하이 레벨을 갖고, 따라서, 상기 풀다운부(314)는 비활성화된다. 상기 동시 구동 모드에서는 상기 풀업부(313)를 이용해 상기 게이트 출력 신호(S[N])를 풀업 및 풀다운시킬 수 있다.

상기 입력 신호(S[N-1])와 상기 제2 클럭 신호(CLK2)가 동시에 로우 레벨이 되면, 상기 제1 노드(Q)는 로우 레벨을 갖고, 상기 제2 노드(QB)는 로우 레벨을 갖는다.

이후 상기 제3 클럭 신호(CLK3)가 로우 레벨이 되면, 상기 제1 노드(Q)는 제2 로우 레벨(2L)로 내려가고, 상기 게이트 출력 단자(OUT)에는 로우 레벨의 게이트 출력 신호(S[N])가 출력된다.

이후 상기 제1 클럭 신호(CLK1)가 다시 로우 레벨이 될 때, 상기 게이트 출력 신호(S[N])는 하이 레벨을 갖고, 상기 하이 레벨을 계속 유지한다.

본 실시예에 따르면, 상기 게이트 구동 회로(310)의 안정화부(316)의 제1 및 제2 스위칭 소자(T6, T7)는 상기 게이트 출력 단자(OUT)에 직접 연결되지 않으므로, 게이트 구동 회로가 정전기에 의해 파괴되는 것을 방지할 수 있다.

도 7은 본 발명의 일 실시예에 따른 제1 게이트 구동 회로를 나타내는 블록도이다. 도 8은 도 7의 제1 게이트 구동 회로의 제N 스테이지를 나타내는 회로도이다. 도 9는 도 7의 제1 게이트 구동 회로의 동작을 설명하기 위한 타이밍도이다.

본 실시예에 따른 게이트 구동 회로, 표시 패널 구동 방법 및 표시 장치는 게이트 구동 회로가 순차 구동 모드에서만 동작하는 것을 제외하면, 상기 도 1 내지 도 4에 따른 게이트 구동 회로, 표시 패널 구동 방법 및 표시 장치와 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조번호를 이용하고, 중복되는 설명은 생략한다.

도 1, 3, 7 내지 9를 참조하면, 표시 장치(1000)는 표시 패널(100) 및 표시 패널(100)을 구동하기 위한 구동부(200)를 포함한다.

상기 표시 패널(100)은 영상을 표시한다. 상기 표시 패널(100)은 복수의 게이트 라인들(GL1 내지 GLn), 복수의 데이터 라인들(DL1 내지 DLm) 및 상기 게이트 라인들(GL1 내지 GLn) 및 데이터 라인들(DL1 내지 DLm)에 연결되는 복수의 서브 화소들(P)을 포함한다.

구동부(200)는 제어부(CONTROLLER)(210), 전압 생성부(VOLTAGE GENERATOR)(220), 제1 게이트 구동부(GATE DRIVER1)(310), 제2 게이트 구동부(GATE DRIVER2)(320) 및 데이터 구동부(DATA DRIVER)(240)를 포함한다.

제1 게이트 구동 회로(310)는 서로 종속적으로 연결된 복수의 스테이지(SRC1, SRC2, SRC3, SRC4,...)를 포함한다.

스테이지(SRC1, SRC2, SRC3, SRC4,...) 각각은 제1 클럭 단자(CK1), 제3 클럭 단자(CK3), 제1 입력단자(S[N-1]), 제2 입력단자(S[N+1]) 및 출력 단자(S[N])를 포함한다. 스테이지(SRC1, SRC2, SRC3, SRC4,...) 각각은 제2 클럭 단자(CK2), 하이 직류 전압 입력 단자(VGH)를 더 포함할 수 있다.

본 실시예에서, 제1 클럭 단자(CK1) 및 제3 클럭 단자(CK3)에는 서로 다른 타이밍을 갖는 제1 클럭 신호(CLK1) 및 제3 클럭 신호(CLK3)가 제공된다. 예를 들어, 상기 제3 클럭 신호(CLK3)는 상기 제1 클럭 신호(CLK1)의 반전 신호일 수 있다.

본 실시예에서, 제2 클럭 단자(CK2)는 제1 클럭 단자(CK1)에 연결될 수 있다. 따라서, 제2 클럭 단자(CK2)에 인가되는 제2 클럭 신호는 제1 클럭 신호(CLK1)와 동일할 수 있다.

제N(N은 자연수) 스테이지는 제1 입력부(311), 제2 입력부(312), 풀업부(313), 풀다운부(314), 유지부(315) 및 안정화부(316)를 포함한다.

상기 제1 입력부(311)는 제1 노드(Q)의 신호에 응답하여 제1 클럭 단자(CK1)에 인가되는 제1 클럭 신호(CKL1)를 제2 노드(QB)에 전달한다.

상기 제2 입력부(312)는 제2 클럭 단자(CK2)에 인가되는 제2 클럭 신호(CLK2)에 응답하여 입력 신호(S[N-1])를 상기 제1 노드(Q)에 전달한다.

상기 풀업부(313)는 상기 제2 노드(QB)의 신호에 응답하여 게이트 출력 신호(S[N])를 풀업한다.

상기 풀다운부(314)는 상기 제1 노드(Q)의 신호에 응답하여 상기 게이트 출력 신호(S[N])를 풀다운한다.

상기 유지부(315)는 상기 제1 클럭 신호(CLK1)에 응답하여 상기 제2 노드(QB)의 신호를 유지시킨다.

상기 안정화부(316)는 상기 제2 노드(QB)의 신호 및 제3 클럭 신호(CLK3)에 응답하여 상기 게이트 출력 신호(S[N])를 안정화한다. 상기 안정화부(316)는 직렬로 연결되는 제1 스위칭 소자(T6) 및 제2 스위칭 소자(T7)를 포함한다. 상기 제1 스위칭 소자(T6)는 상기 제2 노드(QB)에 연결되는 게이트 전극, 풀업 전압(VGH)이 인가되는 소스 전극 및 상기 제2 스위칭 소자(T7)의 소스 전극에 연결되는 드레인 전극을 포함한다. 상기 제2 스위칭 소자(T7)는 상기 제3 클럭 신호(CLK3)가 인가되는 제3 클럭 단자(CK3)에 연결되는 게이트 전극, 상기 제1 스위칭 소자(T6)의 상기 드레인 전극에 연결되는 소스 전극 및 상기 제1 노드(Q)에 연결되는 소스 전극을 포함할 수 있다.

본 발명의 실시예에 따르면, 상기 안정화부(316)의 상기 제1 및 제2 스위칭 소자(T6, T7)는 상기 게이트 출력 단자(OUT)와 직접 연결되지 않는다. 따라서, 상기 표시 패널(100)의 제조 공정 또는 정전기 테스트 과정에서 상기 표시 패널(100)의 게이트 라인들(GL)을 따라 상기 게이트 출력 단자(OUT)로 전달되는 정전기에 의해 상기 안정화부(316)의 상기 제1 및 제2 스위칭 소자(T6, T7)는 파괴되지 않을 수 있다.

상기 입력 신호(S[N-1])와 상기 제2 클럭 신호(CLK2)가 동시에 로우 레벨이 되면, 상기 제1 노드(Q)는 로우 레벨을 갖고, 상기 제2 노드(QB)는 로우 레벨을 갖는다.

이후 상기 제3 클럭 신호(CLK3)가 로우 레벨이 되면, 상기 제1 노드(Q)는 제2 로우 레벨(2L)로 내려가고, 상기 게이트 출력 단자(OUT)에는 로우 레벨의 게이트 출력 신호(S[N])가 출력된다.

이후 상기 제1 클럭 신호(CLK1)가 다시 로우 레벨이 될 때, 상기 게이트 출력 신호(S[N])는 하이 레벨을 갖고, 상기 하이 레벨을 계속 유지한다.

본 실시예에 따르면, 상기 게이트 구동 회로(310)의 안정화부(316)의 제1 및 제2 스위칭 소자(T6, T7)는 상기 게이트 출력 단자(OUT)에 직접 연결되지 않으므로, 게이트 구동 회로가 정전기에 의해 파괴되는 것을 방지할 수 있다.

도 10은 본 발명의 일 실시예에 따른 제1 게이트 구동 회로를 나타내는 블록도이다. 도 11은 도 10의 제1 게이트 구동 회로의 동작을 설명하기 위한 타이밍도이다.

본 실시예에 따른 게이트 구동 회로, 표시 패널 구동 방법 및 표시 장치는 게이트 구동 회로가 순차 구동 모드에서만 동작하는 것을 제외하면, 상기 도 5 내지 도 6에 따른 게이트 구동 회로, 표시 패널 구동 방법 및 표시 장치와 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조번호를 이용하고, 중복되는 설명은 생략한다.

도 1, 3, 10 및 11을 참조하면, 표시 장치(1000)는 표시 패널(100) 및 표시 패널(100)을 구동하기 위한 구동부(200)를 포함한다.

상기 표시 패널(100)은 영상을 표시한다. 상기 표시 패널(100)은 복수의 게이트 라인들(GL1 내지 GLn), 복수의 데이터 라인들(DL1 내지 DLm) 및 상기 게이트 라인들(GL1 내지 GLn) 및 데이터 라인들(DL1 내지 DLm)에 연결되는 복수의 서브 화소들(P)을 포함한다.

구동부(200)는 제어부(CONTROLLER)(210), 전압 생성부(VOLTAGE GENERATOR)(220), 제1 게이트 구동부(GATE DRIVER1)(310), 제2 게이트 구동부(GATE DRIVER2)(320) 및 데이터 구동부(DATA DRIVER)(240)를 포함한다.

제1 게이트 구동 회로(310)는 서로 종속적으로 연결된 복수의 스테이지(SRC1, SRC2, SRC3, SRC4,...)를 포함한다.

스테이지(SRC1, SRC2, SRC3, SRC4,...) 각각은 제1 클럭 단자(CK1), 제3 클럭 단자(CK3), 제1 입력단자(S[N-1]), 제2 입력단자(S[N+1]) 및 출력 단자(S[N])를 포함한다. 스테이지(SRC1, SRC2, SRC3, SRC4,...) 각각은 제2 클럭 단자(CK2), 하이 직류 전압 입력 단자(VGH)를 더 포함할 수 있다.

본 실시예에서는 4개의 클럭 신호(CLK1 내지 CLK4)가 상기 게이트 구동 회로(310)의 스테이지들에 인가된다. 하나의 스테이지에는 상기 4개의 클럭 신호(CLK1 내지 CLK4) 중 3개의 클럭 신호가 인가된다.

제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)는 각각 다른 타이밍을 가질 수 있다. 예를 들어, 상기 제3 클럭 신호(CLK3)는 상기 제1 클럭 신호(CLK1)의 반전 신호일 수 있다. 예를 들어, 상기 제4 클럭 신호(CLK4)는 상기 제2 클럭 신호(CLK2)의 반전 신호일 수 있다.

제N(N은 자연수) 스테이지는 제1 입력부(311), 제2 입력부(312), 풀업부(313), 풀다운부(314), 유지부(315) 및 안정화부(316)를 포함한다.

상기 제1 입력부(311)는 제1 노드(Q)의 신호에 응답하여 제1 클럭 단자(CK1)에 인가되는 제1 클럭 신호(CKL1)를 제2 노드(QB)에 전달한다.

상기 제2 입력부(312)는 제2 클럭 단자(CK2)에 인가되는 제2 클럭 신호(CLK2)에 응답하여 입력 신호(S[N-1])를 상기 제1 노드(Q)에 전달한다.

상기 풀업부(313)는 상기 제2 노드(QB)의 신호에 응답하여 게이트 출력 신호(S[N])를 풀업한다.

상기 풀다운부(314)는 상기 제1 노드(Q)의 신호에 응답하여 상기 게이트 출력 신호(S[N])를 풀다운한다.

상기 유지부(315)는 상기 제1 클럭 신호(CLK1)에 응답하여 상기 제2 노드(QB)의 신호를 유지시킨다.

상기 안정화부(316)는 상기 제2 노드(QB)의 신호 및 제3 클럭 신호(CLK3)에 응답하여 상기 게이트 출력 신호(S[N])를 안정화한다. 상기 안정화부(316)는 직렬로 연결되는 제1 스위칭 소자(T6) 및 제2 스위칭 소자(T7)를 포함한다. 상기 제1 스위칭 소자(T6)는 상기 제2 노드(QB)에 연결되는 게이트 전극, 풀업 전압(VGH)이 인가되는 소스 전극 및 상기 제2 스위칭 소자(T7)의 소스 전극에 연결되는 드레인 전극을 포함한다. 상기 제2 스위칭 소자(T7)는 상기 제3 클럭 신호(CLK3)가 인가되는 제3 클럭 단자(CK3)에 연결되는 게이트 전극, 상기 제1 스위칭 소자(T6)의 상기 드레인 전극에 연결되는 소스 전극 및 상기 제1 노드(Q)에 연결되는 소스 전극을 포함할 수 있다.

본 발명의 실시예에 따르면, 상기 안정화부(316)의 상기 제1 및 제2 스위칭 소자(T6, T7)는 상기 게이트 출력 단자(OUT)와 직접 연결되지 않는다. 따라서, 상기 표시 패널(100)의 제조 공정 또는 정전기 테스트 과정에서 상기 표시 패널(100)의 게이트 라인들(GL)을 따라 상기 게이트 출력 단자(OUT)로 전달되는 정전기에 의해 상기 안정화부(316)의 상기 제1 및 제2 스위칭 소자(T6, T7)는 파괴되지 않을 수 있다.

상기 입력 신호(S[N-1])와 상기 제2 클럭 신호(CLK2)가 동시에 로우 레벨이 되면, 상기 제1 노드(Q)는 로우 레벨을 갖고, 상기 제2 노드(QB)는 로우 레벨을 갖는다.

이후 상기 제3 클럭 신호(CLK3)가 로우 레벨이 되면, 상기 제1 노드(Q)는 제2 로우 레벨(2L)로 내려가고, 상기 게이트 출력 단자(OUT)에는 로우 레벨의 게이트 출력 신호(S[N])가 출력된다.

이후 상기 제1 클럭 신호(CLK1)가 다시 로우 레벨이 될 때, 상기 게이트 출력 신호(S[N])는 하이 레벨을 갖고, 상기 하이 레벨을 계속 유지한다.

본 실시예에 따르면, 상기 게이트 구동 회로(310)의 안정화부(316)의 제1 및 제2 스위칭 소자(T6, T7)는 상기 게이트 출력 단자(OUT)에 직접 연결되지 않으므로, 게이트 구동 회로가 정전기에 의해 파괴되는 것을 방지할 수 있다.

도 12는 본 발명의 일 실시예에 따른 게이트 라인을 나타내는 평면도이다.

본 실시예에 따른 게이트 구동 회로, 표시 패널 구동 방법 및 표시 장치는 게이트 라인이 게이트 금속층 및 데이터 금속층에 중첩되어 형성되는 것을 제외하면 상기 도 1 내지 도 4에 따른 게이트 구동 회로, 표시 패널 구동 방법 및 표시 장치와 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조번호를 이용하고, 중복되는 설명은 생략한다.

도 1 및 12를 참조하면, 표시 장치(1000)는 표시 패널(100) 및 표시 패널(100)을 구동하기 위한 구동부(200)를 포함한다.

상기 표시 패널(100)은 영상을 표시한다. 상기 표시 패널(100)은 복수의 게이트 라인들(GL1 내지 GLn), 복수의 데이터 라인들(DL1 내지 DLm) 및 상기 게이트 라인들(GL1 내지 GLn) 및 데이터 라인들(DL1 내지 DLm)에 연결되는 복수의 서브 화소들(P)을 포함한다.

본 실시예에서, 상기 게이트 라인(GL)은 제1 게이트 라인부(GLA1, GLA2) 및 제2 게이트 라인부(GLB)를 포함한다.

상기 제1 게이트 라인부(GLA1, GLA2)는 게이트 금속층에 배치된다. 반면, 상기 제2 게이트 라인부(GLB)는 상기 게이트 금속층과 다른 데이터 금속층에 배치된다. 상기 제2 게이트 라인부(GLB)는 데이터 라인(DL)과 동일한 층에 형성될 수 있다.

본 실시예에서, 상기 제1 게이트 라인부(GLA1, GLA2)는 상기 게이트 라인의 연장 방향을 따라 복수 개 배치된다. 상기 복수의 제1 게이트 라인부(GLA1, GLA2)는 서로 직접 연결되지 않으며, 섬 형상으로 형성된다.

상기 제2 게이트 라인부(GLB)는 상기 제1 게이트 라인부(GLA1, GLA2)와 부분적으로 중첩된다. 상기 제2 게이트 라인부(GLB)는 상기 제1 게이트 라인부(GLA1, GLA2)와 중첩된 영역에서 컨택홀(CNT1, CNT2)에 의해 상기 제1 게이트 라인부(GLA1, GLA2)와 연결될 수 있다.

도 12에서, 상기 제2 게이트 라인부(GLB)는 상기 제1 게이트 라인부(GLA1, GLA2)와 수직 방향으로 약간 어긋나는 것으로 도시하였으나, 이는 설명의 편의를 위한 것이며, 상기 제2 게이트 라인부(GLB)는 상기 제1 게이트 라인부(GLA1, GLA2)와 수직 방향에서 완전히 중첩될 수 있다.

본 실시예에 따르면, 상기 게이트 라인(GL)은 복수의 층에 중첩적으로 형성되므로, 상기 표시 패널의 제조 공정 및 정전기 테스트 시에 상기 게이트 라인(GL)을 통해 게이트 구동 회로(310)에 전달되는 정전기의 양을 감소시킬 수 있다.

도 13은 본 발명의 일 실시예에 따른 게이트 라인을 나타내는 평면도이다.

본 실시예에 따른 게이트 구동 회로, 표시 패널 구동 방법 및 표시 장치는 게이트 라인이 게이트 금속층 및 데이터 금속층에 중첩되어 형성되는 것을 제외하면 상기 도 1 내지 도 4에 따른 게이트 구동 회로, 표시 패널 구동 방법 및 표시 장치와 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조번호를 이용하고, 중복되는 설명은 생략한다.

도 1 및 13을 참조하면, 표시 장치(1000)는 표시 패널(100) 및 표시 패널(100)을 구동하기 위한 구동부(200)를 포함한다.

상기 표시 패널(100)은 영상을 표시한다. 상기 표시 패널(100)은 복수의 게이트 라인들(GL1 내지 GLn), 복수의 데이터 라인들(DL1 내지 DLm) 및 상기 게이트 라인들(GL1 내지 GLn) 및 데이터 라인들(DL1 내지 DLm)에 연결되는 복수의 서브 화소들(P)을 포함한다.

본 실시예에서, 상기 게이트 라인(GL)은 제1 게이트 라인부(GLA) 및 제2 게이트 라인부(GLB)를 포함한다.

상기 제1 게이트 라인부(GLA)는 게이트 금속층에 배치된다. 반면, 상기 제2 게이트 라인부(GLB)는 상기 게이트 금속층과 다른 데이터 금속층에 배치된다. 상기 제2 게이트 라인부(GLB)는 데이터 라인(DL)과 동일한 층에 형성될 수 있다.

본 실시예에서, 상기 제1 게이트 라인부(GLA)는 상기 게이트 라인의 연장 방향을 일체로 연장된다. 즉, 상기 제1 게이트 라인부(GLA)와 상기 제2 게이트 라인부(GLB)는 이중 배선 형태로 형성된다.

상기 제2 게이트 라인부(GLB)는 상기 제1 게이트 라인부(GLA)와 전체적으로 중첩된다. 상기 제2 게이트 라인부(GLB)는 상기 제1 게이트 라인부(GLA)와 중첩된 영역에서 복수의 컨택홀들(CNT)에 의해 상기 제1 게이트 라인부(GLA)와 연결될 수 있다.

도 13에서, 상기 제2 게이트 라인부(GLB)는 상기 제1 게이트 라인부(GLA)와 수직 방향으로 약간 어긋나는 것으로 도시하였으나, 이는 설명의 편의를 위한 것이며, 상기 제2 게이트 라인부(GLB)는 상기 제1 게이트 라인부(GLA)와 수직 방향에서 완전히 중첩될 수 있다.

본 실시예에 따르면, 상기 게이트 라인(GL)은 복수의 층에 중첩적으로 형성되므로, 상기 표시 패널의 제조 공정 및 정전기 테스트 시에 상기 게이트 라인(GL)을 통해 게이트 구동 회로(310)에 전달되는 정전기의 양을 감소시킬 수 있다.

이와 같이, 본 발명의 실시예들에 따른 게이트 구동 회로, 표시 패널의 구동 방법 및 표시 장치에 따르면, 게이트 출력 단자에 직접 연결되는 스위칭 소자의 개수를 최소화하거나, 서로 다른 층에 중첩하여 형성되는 제1 게이트 라인부 및 제2 게이트 라인부를 포함하는 게이트 라인을 사용하여 게이트 구동 회로를 보호할 수 있다.

이상, 본 발명의 실시예들에 따른 게이트 구동 회로, 표시 패널의 구동 방법 및 이를 포함하는 표시 장치에 대하여 도면을 참조하여 설명하였지만, 상기 설명은 예시적인 것으로서 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.

본 발명은 복수의 게이트 라인들을 포함하는 표시 장치를 구동하는 게이트 구동 회로를 포함하는 표시 장치 및 이를 포함하는 시스템에 적용될 수 있다. 또한 특히, 본 발명은 예를 들어, 표시 패널의 화소들에 연결된 게이트 라인들을 미리 정해진 순서로 구동하는 유기 발광 표시 장치, 액정 표시 장치 등에 적용될 수 있으며, 휴대폰, 스마트폰, PDA(personal digital assistant), 컴퓨터, 노트북, PMP(personal media player), 텔레비전, 디지털 카메라, MP3 플레이어, 차량용 네비게이션 등에 적용될 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

1. 복수의 게이트 신호들을 각각 출력하는 복수의 스테이지들을 포함하고, 제N(N은 자연수) 스테이지는
   제1 노드의 신호에 응답하여 제1 클럭 신호를 제2 노드에 전달하는 제1 입력부;
   제2 클럭 신호에 응답하여 입력 신호를 상기 제1 노드에 전달하는 제2 입력부;
   상기 제2 노드의 신호에 응답하여 게이트 출력 신호를 풀업하는 풀업부;
   상기 제1 노드의 신호에 응답하여 상기 게이트 출력 신호를 풀다운하는 풀다운부;
   상기 제1 클럭 신호에 응답하여 상기 제2 노드의 신호를 유지시키는 유지부; 및
   상기 제2 노드의 신호 및 제3 클럭 신호에 응답하여 상기 게이트 출력 신호를 안정화하는 안정화부를 포함하는 게이트 구동 회로.
2. 제1항에 있어서, 상기 안정화부는
   직렬로 연결되는 제1 스위칭 소자 및 제2 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 구동 회로.
3. 제2항에 있어서, 상기 제1 스위칭 소자는 상기 제2 노드에 연결되는 게이트 전극, 풀업 전압이 인가되는 소스 전극 및 상기 제2 스위칭 소자의 소스 전극에 연결되는 드레인 전극을 포함하고,
   상기 제2 스위칭 소자는 상기 제3 클럭 신호가 인가되는 게이트 전극, 상기 제1 스위칭 소자의 상기 드레인 전극에 연결되는 소스 전극 및 상기 제1 노드에 연결되는 소스 전극을 포함하는 것을 특징으로 하는 게이트 구동 회로.
4. 제1항에 있어서, 상기 제1 입력부는
   상기 제1 노드에 연결되는 게이트 전극;
   상기 제1 클럭 신호가 인가되는 소스 전극; 및
   상기 제2 노드에 연결되는 드레인 전극을 포함하는 제1 입력 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 구동 회로.
5. 제1항에 있어서, 상기 제2 입력부는
   상기 제2 클럭 신호가 인가되는 게이트 전극;
   상기 입력 신호가 인가되는 소스 전극; 및
   상기 제1 노드에 연결되는 드레인 전극을 포함하는 제2 입력 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 구동 회로.
6. 제1항에 있어서, 상기 풀업부는
   상기 제2 노드에 연결되는 게이트 전극;
   풀업 전압이 인가되는 소스 전극; 및
   상기 게이트 출력 신호를 출력하는 출력 단자에 연결되는 드레인 전극을 포함하는 풀업 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 구동 회로.
7. 제1항에 있어서, 상기 풀다운부는
   상기 제1 노드에 연결되는 게이트 전극;
   상기 게이트 출력 신호를 출력하는 출력 단자에 연결되는 소스 전극; 및
   상기 제3 클럭 신호가 인가되는 드레인 전극을 포함하는 풀다운 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 구동 회로.
8. 제1항에 있어서, 상기 유지부는
   상기 제1 클럭 신호가 인가되는 게이트 전극 및 소스 전극; 및
   상기 제2 노드에 연결되는 드레인 전극을 포함하는 유지 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 구동 회로.
9. 제1항에 있어서, 상기 제N 스테이지는
   동시 구동 신호에 응답하여 상기 풀다운부를 비활성화시키는 동시 구동 제어부를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
10. 제9항에 있어서, 상기 동시 구동 제어부는
    상기 동시 구동 신호가 인가되는 게이트 전극;
    하이 직류 전압이 인가되는 소스 전극; 및
    상기 제1 노드에 연결되는 드레인 전극을 포함하는 동시 구동 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 구동 회로.
11. 제10항에 있어서, 상기 풀업부에 인가되는 풀업 전압은 상기 동시 구동 신호와 동일한 것을 특징으로 하는 게이트 구동 회로.
12. 제1항에 있어서, 상기 제1 클럭 신호는 상기 제2 클럭 신호는 서로 동일한 파형을 갖고,
    상기 제3 클럭 신호는 상기 제1 클럭 신호와 서로 다른 타이밍을 가지는 것을 특징으로 하는 게이트 구동 회로.
13. 제1항에 있어서, 상기 제1 클럭 신호, 상기 제2 클럭 신호 및 상기 제3 클럭 신호는 각각 다른 타이밍을 갖고,
    상기 제2 클럭 신호의 라이징 에지는 상기 제1 클럭 신호의 라이징 에지 및 상기 제3 클럭 신호의 라이징 에지 사이에 배치되는 것을 특징으로 하는 게이트 구동 회로.
14. 제1 노드의 신호에 응답하여 제1 클럭 신호를 제2 노드에 전달하는 단계;
    제2 클럭 신호에 응답하여 입력 신호를 상기 제1 노드에 전달하는 단계;
    상기 제2 노드의 신호에 응답하여 게이트 출력 신호를 풀업하는 단계;
    상기 제1 노드의 신호에 응답하여 상기 게이트 출력 신호를 풀다운하는 단계;
    상기 제1 클럭 신호에 응답하여 상기 제2 노드의 신호를 유지시키는 단계; 및
    상기 제2 노드의 신호 및 제3 클럭 신호에 응답하여 상기 게이트 출력 신호를 안정화하는 단계를 포함하는 표시 패널 구동 방법.
15. 제14항에 있어서, 상기 게이트 출력 신호를 안정화하는 단계는
    직렬로 연결되는 제1 스위칭 소자 및 제2 스위칭 소자를 이용하는 것을 특징으로 하는 표시 패널 구동 방법.
16. 제15항에 있어서, 상기 제1 스위칭 소자는 상기 제2 노드에 연결되는 게이트 전극, 풀업 전압이 인가되는 소스 전극 및 상기 제2 스위칭 소자의 소스 전극에 연결되는 드레인 전극을 포함하고,
    상기 제2 스위칭 소자는 상기 제3 클럭 신호가 인가되는 게이트 전극, 상기 제1 스위칭 소자의 상기 드레인 전극에 연결되는 소스 전극 및 상기 제1 노드에 연결되는 소스 전극을 포함하는 것을 특징으로 하는 게이트 구동 회로.
17. 복수의 게이트 라인들, 상기 게이트 라인들과 교차하는 복수의 데이터 라인들 및 복수의 화소들을 포함하는 표시 패널;
    상기 데이터 라인들에 복수의 데이터 신호를 각각 출력하는 데이터 구동 회로; 및
    상기 게이트 라인들에 복수의 게이트 신호들을 각각 출력하는 복수의 스테이지들을 포함하는 게이트 구동 회로를 포함하고,
    상기 게이트 구동 회로의 제N(N은 자연수) 스테이지는
    제1 노드의 신호에 응답하여 제1 클럭 신호를 제2 노드에 전달하는 제1 입력부;
    제2 클럭 신호에 응답하여 입력 신호를 상기 제1 노드에 전달하는 제2 입력부;
    상기 제2 노드의 신호에 응답하여 게이트 출력 신호를 풀업하는 풀업부;
    상기 제1 노드의 신호에 응답하여 상기 게이트 출력 신호를 풀다운하는 풀다운부;
    상기 제1 클럭 신호에 응답하여 상기 제2 노드의 신호를 유지시키는 유지부; 및
    상기 제2 노드의 신호 및 제3 클럭 신호에 응답하여 상기 게이트 출력 신호를 안정화하는 안정화부를 포함하는 표시 장치.
18. 제17항에 있어서, 상기 안정화부는
    직렬로 연결되는 제1 스위칭 소자 및 제2 스위칭 소자를 포함하는 것을 특징으로 하는 표시 장치.
19. 제18항에 있어서, 상기 제1 스위칭 소자는 상기 제2 노드에 연결되는 게이트 전극, 풀업 전압이 인가되는 소스 전극 및 상기 제2 스위칭 소자의 소스 전극에 연결되는 드레인 전극을 포함하고,
    상기 제2 스위칭 소자는 상기 제3 클럭 신호가 인가되는 게이트 전극, 상기 제1 스위칭 소자의 상기 드레인 전극에 연결되는 소스 전극 및 상기 제1 노드에 연결되는 소스 전극을 포함하는 것을 특징으로 하는 표시 장치.
20. 제17항에 있어서, 상기 게이트 라인은
    게이트 금속층에 배치되는 제1 게이트 라인부; 및
    상기 게이트 금속층과 다른 데이터 금속층에 배치되며, 상기 제1 게이트 라인부와 중첩되는 제2 게이트 라인부를 포함하는 것을 특징으로 하는 표시 장치.
21. 제20항에 있어서, 상기 제2 게이트 라인부는 상기 데이터 라인과 같은 층에 형성되는 것을 특징으로 하는 표시 장치.
22. 제20항에 있어서, 상기 제1 게이트 라인부는 상기 게이트 라인의 연장 방향을 따라 복수 개 배치되며, 상기 복수의 제1 게이트 라인부는 서로 연결되지 않는 것을 특징으로 하는 표시 장치.
23. 제20항에 있어서, 상기 제1 게이트 라인부는 상기 게이트 라인의 연장 방향을 따라 일체로 연장되는 것을 특징으로 하는 표시 장치.

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