KR20150082901A - 표시 장치 - Google Patents

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Abstract

표시 장치는, 복수의 데이터 라인들과 복수의 게이트 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널과, 상기 복수의 데이터 라인들을 구동하는 데이터 드라이버와, 모드 신호 및 게이트 펄스 신호에 응답해서 게이트 클럭 신호를 발생하는 클럭 발생기와, 상기 게이트 클럭 신호에 응답해서 상기 복수의 게이트 라인들을 구동하는 게이트 드라이버, 및 외부로부터 입력된 영상 신호 및 제어 신호에 응답해서 상기 데이터 드라이버 및 상기 게이트 드라이버를 제어하고, 상기 게이트 펄스 신호 및 상기 모드 신호를 발생하되, 상기 영상 신호의 타입에 따라서 상기 게이트 펄스 신호의 주파수 및 상기 모드 신호의 레벨을 설정하는 타이밍 컨트롤러를 포함한다. 상기 클럭 발생기는 상기 모드 신호에 응답해서 상기 게이트 클럭 신호의 전압 레벨을 설정한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로 좀 더 구체적으로 저전력 소모 표시 장치에 관한 것이다.
일반적으로 표시 장치는 영상을 표시하기 위한 표시 패널과 표시 패널을 구동하는 데이터 드라이버 및 게이트 드라이버를 포함한다. 표시 패널은 복수의 게이트 라인, 복수의 데이터 라인 및 복수의 픽셀들을 포함한다. 픽셀 각각은 스위칭 트랜지스터, 액정 커패시터 및 스토리지 커패시터를 포함한다. 데이터 드라이버는 데이터 라인들에 데이터 구동 신호를 출력하고, 게이트 드라이버는 게이트 라인들을 구동하기 위한 게이트 구동 신호를 출력한다.
이러한 표시 장치는 표시하고자 하는 게이트 라인에 연결된 스위칭 트랜지스터의 게이트 전극에 게이트 온 전압을 인가한 후, 표시 영상에 대응하는 데이터 전압을 소스 전극에 인가하여 영상을 표시할 수 있다.
최근 휴대용 전자 기기의 보급이 확대됨에 따라서 전력 소모를 감소시키기 위한 다양한 방안들이 모색되고 있다. 특히, 태블릿 PC, 노트북 등과 같은 휴대용 전자 기기에서 소모되는 전력의 대부분을 표시 장치가 차지하므로 표시 장치의 전력을 감소시키기 위한 노력이 필요하다.
따라서 본 발명의 목적은 전력 소모가 감소된 표시 장치를 제공하는데 있다.
본 발명의 다른 목적은 전력 소모를 감소시키되, 신뢰성이 향상된 표시 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 표시 장치는: 복수의 데이터 라인들과 복수의 게이트 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널과, 상기 복수의 데이터 라인들을 구동하는 데이터 드라이버와, 모드 신호 및 게이트 펄스 신호에 응답해서 게이트 클럭 신호를 발생하는 클럭 발생기와, 상기 게이트 클럭 신호에 응답해서 상기 복수의 게이트 라인들을 구동하는 게이트 드라이버, 및 외부로부터 입력된 영상 신호 및 제어 신호에 응답해서 상기 데이터 드라이버 및 상기 게이트 드라이버를 제어하고, 상기 게이트 펄스 신호 및 상기 모드 신호를 발생하되, 상기 영상 신호의 타입에 따라서 상기 게이트 펄스 신호의 주파수 및 상기 모드 신호의 레벨을 설정하는 타이밍 컨트롤러를 포함한다. 상기 클럭 발생기는 상기 모드 신호에 응답해서 상기 게이트 클럭 신호의 전압 레벨을 설정한다.
이 실시예에 있어서, 상기 클럭 발생기는, 상기 모드 신호가 제1 모드를 나타내는 동안, 상기 게이트 펄스 신호에 응답해서 게이트 온 전압 및 제2 접지 전압 사이를 스윙하는 상기 게이트 클럭 신호를 생성하고, 상기 모드 신호가 제2 모드를 나타내는 동안, 상기 게이트 펄스 신호에 응답해서 상기 게이트 온 전압 및 상기 제2 접지 전압과 다른 전압 레벨의 제1 접지 전압 사이를 스윙하는 상기 게이트 클럭 신호를 생성한다.
이 실시예에 있어서, 상기 타이밍 컨트롤러는, 상기 영상 신호가 동영상 일 때 상기 모드 신호를 상기 제1 모드에 대응하는 제1 신호레벨로 설정하고, 상기 영상 신호가 정지 영상일 때 상기 모드 신호를 상기 제2 모드에 대응하는 제2 신호 레벨로 설정한다.
이 실시예에 있어서, 상기 타이밍 컨트롤러는, 상기 영상 신호가 상기 동영상일 때 제1 주파수의 상기 게이트 펄스 신호를 발생하고, 상기 영상 신호가 상기 정지 영상일 때 상기 제1 주파수보다 느린 제2 주파수의 상기 게이트 펄스 신호를 발생한다.
이 실시예에 있어서, 상기 게이트 온 전압, 상기 제1 접지 전압 및 상기 제2 접지 전압을 발생하여 상기 클럭발생기로 제공하는 전압 발생기를 더 포함한다.
이 실시예에 있어서, 상기 게이트 드라이버는, 상기 복수의 게이트 라인들 중 제1 게이트 라인들을 구동하는 제1 게이트 드라이버, 및 상기 복수의 게이트 라인들 중 제2 게이트 라인들을 구동하는 제2 게이트 드라이버를 포함한다.
이 실시예에 있어서, 상기 타이밍 컨트롤러는 스타트 펄스 신호를 더 발생하고, 상기 제1 게이트 드라이버는, 상기 제1 게이트 라인들에 각각 대응하고, 각각이 상기 게이트 클럭 신호, 이전단 캐리 신호, 다음단 캐리 신호, 상기 제1 접지 전압 및 상기 제2 접지 전압을 수신하고, 캐리 신호 및 대응하는 제1 게이트 라인으로 게이트 신호를 제공하는 복수의 스테이지들, 및 상기 게이트 클럭 신호, 이전단 캐리 신호, 상기 스타트 펄스 신호, 상기 제1 접지 전압 및 상기 제2 접지 전압을 수신하고, 더미 캐리 신호 및 더미 게이트 신호를 출력하는 더미 스테이지를 포함한다. 상기 복수의 스테이지들 중 첫 번째 스테이지는 상기 스타트 펄스 신호를 상기 이전단 캐리 신호로서 수신한다. 상기 이전단 캐리 신호는 상기 복수의 스테이지들 중 이전단 스테이지로부터 출력되는 캐리 신호이고, 상기 다음단 캐리 신호는 상기 복수의 스테이지들 중 다음단 스테이지로부터 출력되는 캐리 신호이다.
이 실시예에 있어서, 상기 클럭 발생기는, 상기 모드 신호가 상기 제2 모드를 나타내는 동안 상기 제1 게이트 드라이버로 제공하는 상기 제2 접지 전압을 상기 제1 접지 전압 레벨로 설정한다.
이 실시예에 있어서, 상기 클럭 발생기는 리셋 신호를 더 발생한다. 상기 모드 신호가 상기 제2 모드를 나타내는 동안 상기 리셋 신호를 제1 레벨로 설정한다. 상기 제1 게이트 드라이버 내 상기 복수의 스테이지들 각각은, 상기 캐리 신호를 출력하는 제1 출력 단자와 상기 제1 접지 전압 사이에 연결되고, 상기 리셋 신호와 연결된 게이트 단자를 포함하는 제1 리셋 트랜지스터, 및 상기 게이트 신호를 출력하는 제2 출력 단자와 상기 제1 접지 전압 사이에 연결되고, 상기 리셋 신호와 연결된 게이트 단자를 포함하는 제2 리셋 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 클럭 발생기는 상기 게이트 클럭 신호와 상보적인 반전 게이트 클럭 신호를 더 발생하고, 상기 타이밍 컨트롤러는 스타트 펄스 신호를 더 발생하고, 상기 제2 게이트 드라이버는, 상기 제2 게이트 라인들에 각각 대응하고, 각각이 상기 게이트 클럭 신호, 이전단 캐리 신호, 다음단 캐리 신호, 상기 제1 접지 전압 및 상기 제2 접지 전압을 수신하고, 캐리 신호 및 대응하는 제2 게이트 라인으로 게이트 신호를 제공하는 복수의 스테이지들 및 상기 게이트 클럭 신호, 이전단 캐리 신호, 상기 스타트 펄스 신호, 상기 제1 접지 전압 및 상기 제2 접지 전압을 수신하고, 더미 캐리 신호 및 더미 게이트 신호를 출력하는 더미 스테이지를 포함한다. 상기 복수의 스테이지들 중 첫 번째 스테이지는 상기 스타트 펄스 신호를 상기 이전단 캐리 신호로서 수신하되, 상기 이전단 캐리 신호는 상기 복수의 스테이지들 중 이전단 스테이지로부터 출력되는 캐리 신호이고, 상기 다음단 캐리 신호는 상기 복수의 스테이지들 중 다음단 스테이지로부터 출력되는 캐리 신호이다.
이 실시예에 있어서, 상기 클럭 발생기는, 상기 모드 신호가 상기 제2 모드를 나타내는 동안 상기 제2 게이트 드라이버로 제공되는 상기 제2 접지 전압을 상기 제1 접지 전압 레벨로 설정한다.
이 실시예에 있어서, 상기 클럭 발생기는 리셋 신호를 더 발생한다. 상기 모드 신호가 상기 제2 모드를 나타내는 동안 상기 리셋 신호를 제1 레벨로 설정한다. 상기 제1 게이트 드라이버 내 상기 복수의 스테이지들 각각은, 상기 캐리 신호를 출력하는 제1 출력 단자와 상기 제1 접지 전압 사이에 연결되고, 상기 리셋 신호와 연결된 게이트 단자를 포함하는 제1 리셋 트랜지스터, 및 상기 게이트 신호를 출력하는 제2 출력 단자와 상기 제1 접지 전압 사이에 연결되고, 상기 리셋 신호와 연결된 게이트 단자를 포함하는 제2 리셋 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 제1 게이트 드라이버는 상기 표시 패널의 제1 단변에 인접하게 배열되고, 상기 제2 게이트 드라이버는 상기 표시 패널의 제2 단변에 인접하게 배열된다.
이 실시예에 있어서, 상기 제1 게이트 라인들과 상기 제2 게이트 라인들은 하나씩 번갈아 배열된다.
이 실시예에 있어서, 상기 복수의 게이트 라인들 각각에 대응하고, 각각이 대응하는 게이트 라인의 종단과 상기 제1 접지 전압 사이에 연결되고, 인접한 다음 게이트 라인과 연결된 게이트 단자를 갖는 복수의 종단 리셋 트랜지스터들을 더 포함한다.
이 실시예에 있어서, 상기 제1 접지 전압은 -5V이고, 상기 제2 접지 전압은 -10V이다.
이와 같은 본 발명에 의하면, 정지 영상이 표시될 때 게이트 클럭 신호의 주파수를 낮추어서 표시 장치에서 소모되는 전력을 감소시킬 수 있다. 특히, 게이트 클럭 신호의 주파수가 낮아지더라도 게이트 드라이버가 안정적으로 동작하도록 제어함으로써 표시 장치의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 제1 게이트 드라이버의 구성을 보여주는 도면이다.
도 3은 도 1에 도시된 제2 게이트 드라이버의 구성을 보여주는 도면이다.
도 4는 도 2에 도시된 제1 게이트 드라이버 내 스테이지의 구성 예를 보여주는 도면이다.
도 5는 도 4에 도시된 스테이지 내 일부 트랜지스터들의 동작을 설명하기 위한 도면이다.
도 6은 도 4 및 도 5에 도시된 스테이지의 입력 및 출력 신호를 예시적으로 보여주는 도면이다.
도 7은 도 4에 도시된 스테이지 내 일부 트랜지스터들의 동작을 설명하기 위한 도면이다.
도 8은 4 및 도 7에 도시된 스테이지의 입력 및 출력 신호를 예시적으로 보여주는 도면이다.
도 9는 도 4에 도시된 스테이지 내 일부 트랜지스터들의 동작을 설명하기 위한 도면이다.
도 10은 4 및 도 9에 도시된 스테이지의 입력 및 출력 신호를 예시적으로 보여주는 도면이다.
도 11은 본 발명의 다른 실시예에 따른 표시 장치의 구성을 보여주는 블록도이다.
도 12은 도 11에 도시된 제1 게이트 드라이버 내 스테이지의 구성 예를 보여주는 도면이다.
도 13은 도 12에 도시된 제1 게이트 드라이버 내 스테이지의 입력 신호 및 출력 신호를 예시적으로 보여주는 타이밍도이다.
도 14는 도 1에 도시된 제1 게이트 드라이버 및 제2 게이트 드라이버의 다른 실시예에 따른 구성을 보여주는 도면이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 1을 참조하면, 표시 장치(100)는 표시 패널(110), 타이밍 컨트롤러(120), 클럭 발생기(130), 전압 발생기(140), 데이터 드라이버(150), 제1 게이트 드라이버(160) 및 제2 게이트 드라이버(170)를 포함한다.
표시 장치(100)는 액정 표시(Liquid Crystal Display, LCD) 장치, 플라즈마 패널 표시(Plasma Panel Display, PDP) 장치, 유기 전계 발광 다이오드(Organic Light Emitting Diode, OLED) 표시 장치, 전계 효과 표시(Field Emission Display, FED) 장치 중 어느 하나일 수 있다.
표시 패널(110)은 복수의 데이터 라인들(DL1-DLm) 및 데이터 라인들(DL1-DLm)에 교차하여 배열된 복수의 게이트 라인들(GL1-GLn) 그리고 그들에 각각 연결된 복수의 픽셀들(PX)을 포함한다. 복수의 데이터 라인들(DL1-DLm)과 복수의 게이트 라인들(GL1-GLn)은 서로 절연되어 있다. 각 픽셀(PX)은 대응하는 데이터 라인 및 게이트 라인에 연결된 스위칭 트랜지스터, 이에 연결된 액정 커패시터(crystal capacitor) 및 스토리지 커패시터(storage capacitor)를 포함한다.
타이밍 컨트롤러(120)는 외부로부터 영상 신호(RGB) 및 이의 표시를 제어하기 위한 제어 신호들(CTRL) 예를 들면, 수직 동기 신호, 수평 동기 신호, 메인 클럭 신호 및 데이터 인에이블 신호 등을 제공받는다. 타이밍 컨트롤러(120)는 제어 신호들(CTRL)에 기초하여 영상 신호(RGB)를 표시 패널(110)의 동작 조건에 맞게 처리한 데이터 신호(DATA) 및 데이터 구동 제어 신호(CONT)를 데이터 드라이버(150)로 제공하고, 스타트 펄스 신호(STV)를 제1 게이트 드라이버(160) 및 제2 게이트 드라이버(170)로 제공한다. 데이터 구동 제어 신호(CONT1)는 수평 동기 시작 신호, 클럭 신호 및 라인 래치 신호를 포함할 수 있다.
타이밍 컨트롤러(120)는 모드 신호(MODE) 및 게이트 펄스 신호(CPV)를 클럭 발생기(130)로 제공한다. 타이밍 컨트롤러(120)는 영상 신호(RGB)를 내부 메모리(미 도시됨)에 저장한다. 타이밍 컨트롤러(120)는 내부 메모리에 저장된 이전 영상 신호(PRGB)와 영상 신호(RGB)를 비교하고, 소정 시간 동안 이전 영상 신호(PRGB)와 영상 신호(RGB)가 서로 다르면 영상 신호(RGB)가 동영상인 것으로 판별한다. 만일 이전 영상 신호(PRGB)와 영상 신호(RGB)가 일치하면 영상 신호(RGB)가 정지 영상인 것으로 판별한다. 타이밍 컨트롤러(120)는 영상 신호(RGB)가 동영상인 것으로 판별되면 제1 모드로 동작하며, 모드 신호(MODE)를 제1 신호 레벨(예를 들면, 하이 레벨)로 설정한다. 타이밍 컨트롤러(120)는 영상 신호(RGB)가 정지 영상인 것으로 판별되면 제2 모드로 동작하며, 모드 신호(MODE)를 제2 신호 레벨(예를 들면, 로우 레벨)로 설정한다.
타이밍 컨트롤러(120)는 영상 신호(RGB)가 동영상인 것으로 판별된 제1 모드동안 제1 주파수(예를 들면, 60Hz)를 갖는 게이트 펄스 신호(CKV)를 발생한다. 타이밍 컨트롤러(120)는 영상 신호(RGB)가 정지 영상인 것으로 판별된 제2 모드동안 제1 주파수보다 낮은 제2 주파수(예를 들면, 1Hz)를 게이트 펄스 신호(CKV)를 발생한다. 타이밍 컨트롤러(120)는 게이트 펄스 신호(CKV)의 주파수에 따라서 데이터 드라이버(150)로 제공되는 데이터 구동 제어 신호(CONT1)의 주파수도 변경할 수 있다.
영상 신호(RGB)가 정지 영상인 것으로 판별된 제2 모드동안 게이트 펄스 신호(CKV)의 주파수를 낮추는 것에 의해 표시 장치(100)에서 소비되는 전력이 감소된다.
클럭 발생기(130)는 타이밍 컨트롤러(120)로부터의 모드 신호(MODE) 및 게이트 펄스 신호(CPV)에 응답해서 게이트 클럭 신호(CKV) 및 반전 게이트 클럭 신호(CKVB)를 발생한다. 만일 모드 신호(MODE)가 제1 모드에 대응하는 제1 신호 레벨이면, 클럭 발생기(130)는 게이트 펄스 신호(CPV)에 응답해서 게이트 온 전압(VON)과 제2 접지 전압(VSS2) 사이를 스윙하는 게이트 클럭 신호(CKV) 및 반전 게이트 클럭 신호(CKVB)를 발생한다. 만일 모드 신호(MODE)가 제2 모드에 대응하는 제2 신호 레벨이면, 클럭 발생기(130)는 게이트 펄스 신호(CPV)에 응답해서 게이트 온 전압(VON)과 제1 접지 전압(VSS1) 사이를 스윙하는 게이트 클럭 신호(CKV) 및 반전 게이트 클럭 신호(CKVB)를 발생한다.
전압 발생기(140)는 클럭 발생기(130)의 동작에 필요한 게이트 온 전압(VON), 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2)을 발생한다. 예를 들어, 게이트 온 전압(VON)은 +15V, 제1 접지 전압(VSS1)은 -5V 그리고 제2 접지 전압(VSS2)은 -10V이다.
클럭 발생기(130)는 타이밍 컨트롤러(120)로부터의 모드 신호(MODE)에 응답해서 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2)을 제1 게이트 드라이버(160) 및 제2 게이트 드라이버(170)로 제공한다. 만일 모드 신호(MODE)가 제1 모드에 대응하는 제1 신호 레벨이면, 클럭 발생기(130)는 전압 발생기(140)로부터의 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2)을 그대로 제1 게이트 드라이버(160) 및 제2 게이트 드라이버(170)로 제공한다. 만일 모드 신호(MODE)가 제2 모드에 대응하는 제2 신호 레벨이면, 클럭 발생기(130)는 제2 접지 전압(VSS2)을 제1 접지 전압(VSS1)과 동일한 전압 레벨로 변경해서 출력한다. 예컨대, 모드 신호(MODE)가 제2 신호 레벨이면, 클럭 발생기(130)는 제1 접지 전압(VSS1)과 제2 접지 전압(VSS2)을 모두 -5V로 고정(hold)한다.
데이터 드라이버(150)는 타이밍 컨트롤러(120)로부터의 데이터 신호(DATA) 및 데이터 구동 제어 신호(CONT1)에 따라서 데이터 라인들(DL1-DLm)을 구동하기 위한 계조 전압들을 출력한다.
제1 게이트 드라이버(160) 및 제2 게이트 드라이버(170) 각각은 비정질-실리콘 스위칭 트랜지스터(amorphous Silicon Thin Film Transistor a-Si TFT)를 이용한 ASG(Amorphous silicon gate), 산화물 반도체, 결정질 반도체, 다결정 반도체 등을 이용한 회로로 구현되어서 표시 패널(110)과 동일한 기판 상에 형성될 수 있다. 제1 게이트 드라이버(160)는 표시 패널(110)의 제1 단변에 인접하게 배열되고, 제2 게이트 드라이버(170)는 표시 패널(110)의 제2 단변에 인접하게 배열된다.
제1 게이트 드라이버(160)는 타이밍 컨트롤러(120)로부터의 스타트 펄스 신호(STV)와 클럭 발생기(130)로부터의 게이트 클럭 신호(CKV)에 응답해서 복수의 게이트 라인들(GL1-GLn) 중 제1 게이트 라인들(GL1, GL3, ..., GLn-1)을 구동한다. 제1 게이트 라인들(GL1, GL3, ..., GLn-1)은 복수의 게이트 라인들(GL1-GLn) 중 홀수 번째 게이트 라인들이다.
제2 게이트 드라이버(170)는 타이밍 컨트롤러(120)로부터의 스타트 펄스 신호(STV)와 클럭 발생기(130)로부터의 반전 게이트 클럭 신호(CKVB)에 응답해서 복수의 게이트 라인들(GL1-GLn) 중 제2 게이트 라인들(GL2, GL4, ..., GLn)을 구동한다. 제2 게이트 라인들(GL2, GL2, ..., GLn)은 복수의 게이트 라인들(GL1-GLn) 중 짝수 번째 게이트 라인들이다.
도 2는 도 1에 도시된 제1 게이트 드라이버의 구성을 보여주는 도면이다.
도 2를 참조하면, 제1 게이트 드라이버(160)는 복수의 스테이지들(ST1~STn-1) 및 더미 스테이지(STn+1)를 포함한다. 복수의 스테이지들(ST1~STn-1)은 홀수 번째 게이트 라인들인 제1 게이트 라인들(GL1~GLn-1)에 각각 대응한다. 복수의 스테이지들(ST1~STn-1) 중 첫 번째 스테이지(ST1)는 스타트 펄스 신호(STV), 게이트 클럭 신호(CKV), 제1 접지 전압(VSS1), 제2 접지 전압(VSS2) 및 다음단 캐리 신호(CR3)를 수신하고, 캐리 신호(CR1) 및 게이트 신호(G1)를 출력한다.
복수의 스테이지들(ST1~STn-1) 중 첫 번째 스테이지(ST1)를 제외한 나머지 스테이지들(STi)(단, i=3, 5, ..., n-1) 각각은 이전단 캐리 신호(CRi-2), 게이트 클럭 신호(CKV), 제1 접지 전압(VSS1), 제2 접지 전압(VSS2) 및 다음단 캐리 신호(CRi+2)를 수신하고, 캐리 신호(CRi) 및 게이트 신호(Gi)를 출력한다.
더미 스테이지(STn+1)는 이전단 캐리 신호(CRn-2), 게이트 클럭 신호(CKV), 제1 접지 전압(VSS1), 제2 접지 전압(VSS2) 및 스타트 펄스 신호(STV)를 수신하고, 캐리 신호(CRn+1) 및 게이트 신호(GDn+1)를 출력한다.
도 3은 도 1에 도시된 제2 게이트 드라이버의 구성을 보여주는 도면이다.
도 3을 참조하면, 제2 게이트 드라이버(170)는 복수의 스테이지들(ST2~STn) 및 더미 스테이지(STn+2)를 포함한다. 복수의 스테이지들(ST2~STn)은 짝수 번째 게이트 라인들인 제2 게이트 라인들(GL2~GLn)에 각각 대응한다. 복수의 스테이지들(ST2~STn) 중 첫 번째 스테이지(ST2)는 스타트 펄스 신호(STV), 반전 게이트 클럭 신호(CKVB), 제1 접지 전압(VSS1), 제2 접지 전압(VSS2) 및 다음단 캐리 신호(CR4)를 수신하고, 캐리 신호(CR2) 및 게이트 신호(G2)를 출력한다.
복수의 스테이지들(ST2~STn) 중 첫 번째 스테이지(ST2)를 제외한 나머지 스테이지들(STi)(단, i=4, 6, ..., n) 각각은 이전단 캐리 신호(CRi-2), 게이트 클럭 신호(CKV), 제1 접지 전압(VSS1), 제2 접지 전압(VSS2) 및 다음단 캐리 신호(CRi+2)를 수신하고, 캐리 신호(CRi) 및 게이트 신호(Gi)를 출력한다.
더미 스테이지(STn+2)는 이전단 캐리 신호(CRn-2), 게이트 클럭 신호(CKV), 제1 접지 전압(VSS1), 제2 접지 전압(VSS2) 및 스타트 펄스 신호(STV)를 수신하고, 캐리 신호(CRn+2)를 출력한다.
도 4는 도 2에 도시된 제1 게이트 드라이버 내 스테이지의 구성 예를 보여주는 도면이다. 제1 게이트 드라이버 내 스테이지만을 도시하고 설명하나, 제2 게이트 드라이버 내 스테이지들도 도 4에 도시된 제1 게이트 드라이버 내 스테이지와 동일한구성을 갖는다. 다만, 제1 게이트 드라이버 내 스테이지들 각각이 게이트 클럭 신호를 입력받고, 제2 게이트 드라이버 내 스테이지들 각각은 반전된 게이트 클럭 신호를 입력받는 점에서 다르다.
도 4를 참조하면, i번째 스테이지(STi)는 트랜지스터들(T1~T15) 및 커패시터(C1)를 포함한다. i번째 스테이지(STi)는 이전단 캐리 신호(CRi-2), 게이트 클럭 신호(CKV), 제1 접지 전압(VSS1), 제2 접지 전압(VSS2) 및 다음단 캐리 신호(CRi+2)를 수신하고, 캐리 신호(CRi) 및 게이트 신호(Gi)를 출력한다.
이전단 캐리 신호(CRi-2)가 하이 레벨로 천이하면, 트랜지스터(T4)가 턴 온되어서 노드(Q)의 전압 레벨이 상승한다. 이때 게이트 클럭 신호(CKV)가 하이 레벨로 천이하면 트랜지스터(T1)가 턴 온되어서 게이트 클럭 신호(CKV)가 게이트 신호(Gi)로서 출력된다. 또한 커패시터(C1)에 의해 노드(Q)의 전압 레벨은 더 높은 레벨로 부스팅되어 제1 트랜지스터(T1)는 턴 온 상태를 유지한다.
노드(Q)의 전압 레벨이 상승하고, 게이트 클럭 신호(CKV)가 하이 레벨로 천이함에 따라서 트랜지스터(T15)가 턴 온되고, 캐리 신호(CRi)가 하이 레벨로 출력된다.
캐리 신호(CRi)에 응답해서 다음 스테이지(STi+2)로부터 출력되는 다음 캐리 신호(CRi+2)가 하이 레벨로 활성화되면 트랜지스터들(T9, T9-1, T2, T17)이 턴 온된다. 트랜지스터들(T9, T9-1)이 턴 온되면 노드(Q)는 제2 접지 전압(VSS2)으로 디스챠지된다. 트랜지스터(T2)가 턴 온되면 게이트 신호(Gi)가 출력되는 출력 단자는 제1 접지 전압(VSS1)으로 디스챠지된다. 트랜지스터(T17)가 턴 온되면, 캐리 신호(CRi)가 출력되는 출력 단자는 제2 접지 전압(VSS2)으로 디스챠지된다.
도 5는 도 4에 도시된 스테이지 내 일부 트랜지스터들의 동작을 설명하기 위한 도면이다. 도 6은 도 4 및 도 5에 도시된 스테이지의 입력 및 출력 신호를 예시적으로 보여주는 도면이다.
도 4, 도 5 및 도 6을 참조하면, 게이트 클럭 신호(CKV)가 게이트 온 전압(VON)과 제2 접지 전압(VSS2) 사이를 스윙하고, 제1 접지 전압(VSS1)이 -5V이고, 제2 접지 전압(VSS2)이 -10V인 것으로 가정한다.
앞서 설명한 바와 같이, 타이밍 컨트롤러(120, 도 1에 도시됨)는 영상 신호(RGB)가 정지 영상일 때 제2 신호 레벨의 모드 신호(MODE)를 출력하고, 제1 모드일 때에 비해 게이트 펄스 신호(CPV)의 주파수를 낮춘다. 제2 모드에서 게이트 펄스 신호(CPV)의 주파수가 낮아지면, 클럭 발생기(130, 도 1에 도시됨)에서 발생되는 게이트 클럭 신호(CKV)의 주파수도 낮아진다. 제2 모드동안 게이트 클럭 신호(CKV)는 제1 모드에 비해 제2 접지 전압(VSS2)으로 유지되는 시간이 길다. 트랜지스터(T1)의 드레인 단자로 제공되는 게이트 클럭 신호(CKV), Q 노드의 신호(QN) 및 다음단 캐리 신호(CRi+2)는 제2 접지 전압(VSS2)이고, 게이트 라인(GLi)이 구동되지 않는 동안 게이트 신호(Gi)는 제1 접지 전압(VSS1) 레벨이다. 게이트 라인(GLi)이 구동되지 않는 동안 트랜지스터들(T1, T2)은 턴 오프 상태를 유지하지만, 트랜지스터들(T1, T2) 각각의 게이트 단자로 인가되는 전압(-10V)과 소스 단자로 인가되는 전압(-5V) 사이의 차이에 의해서 트랜지스터들(T1, T2)은 바이어스 스트레스(bias stress)를 받는다. 제2 모드가 장시간 및 반복적으로 유지되는 경우 트랜지스터들(T1, T2)의 문턱 전압에 변화가 생기거나 손상이 발생될 수 있다. 이는 표시 장치(100)의 신뢰성을 저하시키는 요인이 된다.
도 7은 도 4에 도시된 스테이지 내 일부 트랜지스터들의 동작을 설명하기 위한 도면이다. 도 8은 4 및 도 7에 도시된 스테이지의 입력 및 출력 신호를 예시적으로 보여주는 도면이다.
도 4, 도 7 및 도 8을 참조하면, 타이밍 컨트롤러(120, 도 1에 도시됨)는 영상 신호(RGB)가 정지 영상일 때 제2 신호 레벨의 모드 신호(MODE)를 출력하고, 제1 모드일 때에 비해 게이트 펄스 신호(CPV)의 주파수를 낮춘다.
클럭 발생기(130, 도 1에 도시됨)는 제2 신호 레벨의 모드 신호(MODE) 및 게이트 펄스 신호(CPV)에 응답해서 게이트 온 전압(VON)과 제1 접지 전압(VSS1) 사이를 스윙하는 게이트 클럭 신호(CKV)를 발생한다. 또한 클럭 발생기(130)는 제2 접지 전압(VSS2)을 제1 접지 전압(VSS1)과 동일한 전압(-5V)으로 출력한다. 그러므로, 트랜지스터(T1)의 드레인 단자로 제공되는 게이트 클럭 신호(CKV), Q 노드의 신호(QN) 및 다음단 캐리 신호(CRi+2), 캐리 신호(CRi) 및 게이트 신호(Gi)는 모두 제1 접지 전압(VSS1) 레벨이다.
게이트 라인(GLi)이 구동되지 않는 동안 트랜지스터들(T1, T2)은 턴 오프 상태를 유지한다. 스테이지(STi) 내 트랜지스터들(T1-T15)을 ASG(Amorphous silicon gate) 또는 산화물 반도체로 형성하는 경우, Vgs=0V일 때 누설 전류(Ids)가 흐른다. 트랜지스터(T2)에 약간의 누설 전류(Ids)가 흐르는 경우, 게이트 신호(Gi)는 제1 접지 전압(VSS1)으로 홀드(hold)되므로 노이즈에 의한 게이트 신호(Gi)의 영향을 최소화할 수 있다.
도 9는 도 4에 도시된 스테이지 내 일부 트랜지스터들의 동작을 설명하기 위한 도면이다. 도 10은 4 및 도 9에 도시된 스테이지의 입력 및 출력 신호를 예시적으로 보여주는 도면이다.
도 4, 도 9 및 도 10을 참조하면, 타이밍 컨트롤러(120, 도 1에 도시됨)는 영상 신호(RGB)가 정지 영상일 때 제2 신호 레벨의 모드 신호(MODE)를 출력하고, 제1 모드일 때에 비해 게이트 펄스 신호(CPV)의 주파수를 낮춘다.
클럭 발생기(130, 도 1에 도시됨)는 제2 신호 레벨의 모드 신호(MODE) 및 게이트 펄스 신호(CPV)에 응답해서 게이트 온 전압(VON)과 제2 접지 전압(VSS2) 사이를 스윙하는 게이트 클럭 신호(CKV)를 발생한다. 또한 클럭 발생기(130)는 제1 접지 전압(VSS1)을 제2 접지 전압(VSS2)과 동일한 전압(-10V)으로 출력한다. 그러므로, 트랜지스터(T1)의 드레인 단자로 제공되는 게이트 클럭 신호(CKV), Q 노드의 신호(QN) 및 다음단 캐리 신호(CRi+2), 캐리 신호(CRi) 및 게이트 신호(Gi)는 모두 제2 접지 전압(VSS2) 레벨이다.
게이트 라인(GLi)이 구동되지 않는 동안 트랜지스터들(T1, T2)은 턴 오프 상태를 유지한다. 스테이지(STi) 내 트랜지스터들(T1-T15)을 ASG(Amorphous silicon gate) 또는 산화물 반도체로 형성하는 경우, Vgs=0V일 때 누설 전류(Ids)가 흐른다. 트랜지스터(T2)에 약간의 누설 전류(Ids)가 흐르는 경우, 게이트 신호(Gi)는 제1 접지 전압(VSS1)으로 홀드(hold)되므로 노이즈에 의한 게이트 신호(Gi)의 영향을 최소화할 수 있다.
도 7 내지 도 10에 도시된 바와 같이, 게이트 클럭 신호(CKV), Q 노드의 신호(QN) 및 다음단 캐리 신호(CRi+2), 캐리 신호(CRi) 및 게이트 신호(Gi)를 모두 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2) 중 어느 하나로 동일하게 함으로써 스테이지(STi, 도 4에 도시됨) 내 트랜지스터들(T1~T15)의 손상을 방지하고, 노이즈에 의한 게이트 신호(Gi)의 영향을 최소화할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 표시 장치의 구성을 보여주는 블록도이다.
도 11에 도시된 표시 장치(200)는 도 1에 도시된 표시 장치와 유사한 구성을 갖되, 클럭 발생기(230)가 리셋 신호(RST)를 더 발생한다. 클럭 발생기(230)는 타이밍 컨트롤러(220)로부터의 모드 신호(MODE)가 제2 신호 레벨인 동안 주기적으로 활성화되는 펄스 신호인 리셋 신호(RST)를 발생한다. 리셋 신호(RST)는 제1 게이트 드라이버(260) 및 제2 게이트 드라이버(270)로 제공된다. 클럭 발생기(230)가 리셋 신호(RST)를 발생하는 대신, 다른 실시예에서, 타이밍 컨트롤러(220)가 리셋 신호(RST)를 발생할 수 있다.
도 12은 도 11에 도시된 제1 게이트 드라이버 내 스테이지의 구성 예를 보여주는 도면이다. 도 13은 도 12에 도시된 제1 게이트 드라이버 내 스테이지의 입력 신호 및 출력 신호를 예시적으로 보여주는 타이밍도이다.
도 12에 도시된 스테이지(SSTi)는 도 4에 도시된 스테이지(STi)와 동일한 구성을 갖되, 리셋 트랜지스터들(RT1, RT2, RT3)을 더 포함한다. 도 12에 도시된 스테이지(SSTi) 내 구성 요소들 중 도 4에 도시된 스테이지(STi)와 동일한 구성 요소에 대한 중복되는 설명은 생략한다.
도 12 및 도 13을 참조하면, 리셋 트랜지스터(RT1)는 트랜지스터(T15)의 게이트 단자와 제1 접지 전압(VSS1) 사이에 연결되고, 리셋 신호(RST)에 의해 제어되는 게이트 단자를 포함한다. 리셋 트랜지스터(RT2)는 캐리 신호(CRi)의 출력 단자와 제1 접지 전압(VSS1) 사이에 연결되고, 리셋 신호(RST)에 의해 제어되는 게이트 단자를 포함한다. 리셋 트랜지스터(RT3)는 게이트 신호(Gi)의 출력 단자와 제1 접지 전압(VSS1) 사이에 연결되고, 리셋 신호(RST)에 의해 제어되는 게이트 단자를 포함한다.
모드 신호(MODE)가 제2 신호 레벨인 제2 모드동안 리셋 신호(RST)는 주기적으로 활성화된다. 리셋 신호(RST)가 하이 레벨(예를 들면, 게이트 온 전압(VON) 레벨)로 활성화되면 리셋 트랜지스터들(RT1, RT2, RT3)이 모두 턴 온된다. 그러므로 트랜지스터(T15)의 게이트 단자, 캐리 신호(CRi)의 출력 단자 및 게이트 신호(Gi)의 출력 단자는 제1 접지 전압(VSS1)으로 설정된다. 제2 모드동안 캐리 신호(CRi) 및 게이트 신호(Gi)가 제1 접지 전압(VSS1)으로 유지되는 시간이 길어짐에 따라서 노이즈에 의해 캐리 신호(CRi) 및 게이트 신호(Gi)가 변경될 수 있다. 주기적으로 리셋 트랜지스터들(RT1, RT2, RT3)이 턴 온됨에 따라서 캐리 신호(CRi) 및 게이트 신호(Gi)를 제1 접지 전압(VSS1)으로 홀드시킴으로써 표시 장치(100)의 오동작을 방지할 수 있다. 그러므로 표시 장치(100)의 신뢰성이 향상된다.
도 14는 도 1에 도시된 제1 게이트 드라이버 및 제2 게이트 드라이버의 다른 실시예에 따른 구성을 보여주는 도면이다.
도 14를 참조하면, 제1 게이트 드라이버(160)는 복수의 스테이지들(ST1~STn-1), 더미 스테이지(STn+1) 및 종단 리셋 트랜지스터들(NT2~NTn)을 포함한다. 제2 게이트 드라이버(170)는 복수의 스테이지들(ST2~STn), 더미 스테이지(STn+2) 및 종단 리셋 트랜지스터들(NT1~NTn-1)을 포함한다.
제1 게이트 드라이버(160) 내 복수의 스테이지들(ST1~STn-1) 및 더미 스테이지(STn+1) 각각의 연결 관계는 도 2에 도시된 바와 동일하므로 중복되는 설명은 생략한다. 또한 제2 게이트 드라이버(170) 내 복수의 스테이지들(ST2~STn) 및 더미 스테이지(STn+2)의 연결 관계는 도 3에 도시된 바와 동일하므로 중복되는 설명은 생략한다.
제1 게이트 드라이버(160) 내 종단 리셋 트랜지스터들(NT2~NTn)은 제2 게이트 라인들(GL2~GLn)에 각각 대응하고, 제2 게이트 드라이버(170) 내 종단 리셋 트랜지스터들(NT1~NTn-1)은 제1 게이트 라인들(GL1~GLn-1)에 각각 대응한다. 종단 리셋 트랜지스터들(NT1~NTn)은 대응하는 게이트 라인을 제1 접지 전압(VSS1)으로 디스챠지한다.
예를 들어, 종단 리셋 트랜지스터(NT1)는 대응하는 제1 게이트 라인(GL1)과 제1 접지 전압(VSS1) 사이에 연결되고, 인접한 다음 제2 게이트 라인(GL2)과 연결된 게이트 단자를 포함한다. 종단 리셋 트랜지스터(NT2)는 대응하는 제2 게이트 라인(GL2)과 제1 접지 전압(VSS1) 사이에 연결되고, 인접한 다음 제1 게이트 라인(GL3)과 연결된 게이트 단자를 포함한다.
종단 리셋 트랜지스터들(NT1~NTn)은 다음 게이트 라인이 게이트 온 전압으로 구동될 때 대응하는 게이트 라인을 제1 접지 전압(VSS1)으로 디스챠지한다. 종단 리셋 트랜지스터들(NT1~NTn)은 게이트 신호들(G1~Gn)이 게이트 온 전압(VON)에서 제1 접지 전압(VSS1)으로 디스챠지될 때 디스챠지 속도를 향상시킬 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치 110: 표시 패널
120 타이밍 컨트롤러 130: 클럭 발생기
140: 전압 발생기 150: 데이터 드라이버
160: 제1 게이트 드라이버 170: 제2 게이트 드라이버
ST1~STn: 스테이지 STn+1, STn+2: 더미 스테이지

Claims (16)

  1. 복수의 데이터 라인들과 복수의 게이트 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널과;
    상기 복수의 데이터 라인들을 구동하는 데이터 드라이버와;
    모드 신호 및 게이트 펄스 신호에 응답해서 게이트 클럭 신호를 발생하는 클럭 발생기와;
    상기 게이트 클럭 신호에 응답해서 상기 복수의 게이트 라인들을 구동하는 게이트 드라이버; 및
    외부로부터 입력된 영상 신호 및 제어 신호에 응답해서 상기 데이터 드라이버 및 상기 게이트 드라이버를 제어하고, 상기 게이트 펄스 신호 및 상기 모드 신호를 발생하되, 상기 영상 신호의 타입에 따라서 상기 게이트 펄스 신호의 주파수 및 상기 모드 신호의 레벨을 설정하는 타이밍 컨트롤러를 포함하되,
    상기 클럭 발생기는 상기 모드 신호에 응답해서 상기 게이트 클럭 신호의 전압 레벨을 설정하는 것을 특징으로 하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 클럭 발생기는,
    상기 모드 신호가 제1 모드를 나타내는 동안, 상기 게이트 펄스 신호에 응답해서 게이트 온 전압 및 제2 접지 전압 사이를 스윙하는 상기 게이트 클럭 신호를 생성하고,
    상기 모드 신호가 제2 모드를 나타내는 동안, 상기 게이트 펄스 신호에 응답해서 상기 게이트 온 전압 및 상기 제2 접지 전압과 다른 전압 레벨의 제1 접지 전압 사이를 스윙하는 상기 게이트 클럭 신호를 생성하는 것을 특징으로 하는 표시 장치.
  3. 제 2 항에 있어서,
    상기 타이밍 컨트롤러는,
    상기 영상 신호가 동영상 일 때 상기 모드 신호를 상기 제1 모드에 대응하는 제1 신호레벨로 설정하고, 상기 영상 신호가 정지 영상일 때 상기 모드 신호를 상기 제2 모드에 대응하는 제2 신호 레벨로 설정하는 것을 특징으로 하는 표시 장치.
  4. 제 3 항에 있어서,
    상기 타이밍 컨트롤러는,
    상기 영상 신호가 상기 동영상일 때 제1 주파수의 상기 게이트 펄스 신호를 발생하고, 상기 영상 신호가 상기 정지 영상일 때 상기 제1 주파수보다 느린 제2 주파수의 상기 게이트 펄스 신호를 발생하는 것을 특징으로 하는 표시 장치.
  5. 제 2 항에 있어서,
    상기 게이트 온 전압, 상기 제1 접지 전압 및 상기 제2 접지 전압을 발생하여 상기 클럭발생기로 제공하는 전압 발생기를 더 포함하는 것을 특징으로 하는 표시 장치.
  6. 제 5 항에 있어서,
    상기 게이트 드라이버는,
    상기 복수의 게이트 라인들 중 제1 게이트 라인들을 구동하는 제1 게이트 드라이버; 및
    상기 복수의 게이트 라인들 중 제2 게이트 라인들을 구동하는 제2 게이트 드라이버를 포함하는 것을 특징으로 하는 표시 장치.
  7. 제 6 항에 있어서,
    상기 타이밍 컨트롤러는 스타트 펄스 신호를 더 발생하고,
    상기 제1 게이트 드라이버는,
    상기 제1 게이트 라인들에 각각 대응하고, 각각이 상기 게이트 클럭 신호, 이전단 캐리 신호, 다음단 캐리 신호, 상기 제1 접지 전압 및 상기 제2 접지 전압을 수신하고, 캐리 신호 및 대응하는 제1 게이트 라인으로 게이트 신호를 제공하는 복수의 스테이지들; 및
    상기 게이트 클럭 신호, 이전단 캐리 신호, 상기 스타트 펄스 신호, 상기 제1 접지 전압 및 상기 제2 접지 전압을 수신하고, 더미 캐리 신호 및 더미 게이트 신호를 출력하는 더미 스테이지를 포함하되,
    상기 복수의 스테이지들 중 첫 번째 스테이지는 상기 스타트 펄스 신호를 상기 이전단 캐리 신호로서 수신하되,
    상기 이전단 캐리 신호는 상기 복수의 스테이지들 중 이전단 스테이지로부터 출력되는 캐리 신호이고, 상기 다음단 캐리 신호는 상기 복수의 스테이지들 중 다음단 스테이지로부터 출력되는 캐리 신호인 것을 특징으로 하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 클럭 발생기는,
    상기 모드 신호가 상기 제2 모드를 나타내는 동안 상기 제1 게이트 드라이버로 제공하는 상기 제2 접지 전압을 상기 제1 접지 전압 레벨로 설정하는 것을 특징으로 하는 표시 장치.
  9. 제 7 항에 있어서,
    상기 클럭 발생기는 리셋 신호를 더 발생하되,
    상기 모드 신호가 상기 제2 모드를 나타내는 동안 상기 리셋 신호를 제1 레벨로 설정하고,
    상기 제1 게이트 드라이버 내 상기 복수의 스테이지들 각각은,
    상기 캐리 신호를 출력하는 제1 출력 단자와 상기 제1 접지 전압 사이에 연결되고, 상기 리셋 신호와 연결된 게이트 단자를 포함하는 제1 리셋 트랜지스터; 및
    상기 게이트 신호를 출력하는 제2 출력 단자와 상기 제1 접지 전압 사이에 연결되고, 상기 리셋 신호와 연결된 게이트 단자를 포함하는 제2 리셋 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  10. 제 6 항에 있어서,
    상기 클럭 발생기는 상기 게이트 클럭 신호와 상보적인 반전 게이트 클럭 신호를 더 발생하고,
    상기 타이밍 컨트롤러는 스타트 펄스 신호를 더 발생하고,
    상기 제2 게이트 드라이버는,
    상기 제2 게이트 라인들에 각각 대응하고, 각각이 상기 게이트 클럭 신호, 이전단 캐리 신호, 다음단 캐리 신호, 상기 제1 접지 전압 및 상기 제2 접지 전압을 수신하고, 캐리 신호 및 대응하는 제2 게이트 라인으로 게이트 신호를 제공하는 복수의 스테이지들; 및
    상기 게이트 클럭 신호, 이전단 캐리 신호, 상기 스타트 펄스 신호, 상기 제1 접지 전압 및 상기 제2 접지 전압을 수신하고, 더미 캐리 신호 및 더미 게이트 신호를 출력하는 더미 스테이지를 포함하되,
    상기 복수의 스테이지들 중 첫 번째 스테이지는 상기 스타트 펄스 신호를 상기 이전단 캐리 신호로서 수신하되,
    상기 이전단 캐리 신호는 상기 복수의 스테이지들 중 이전단 스테이지로부터 출력되는 캐리 신호이고, 상기 다음단 캐리 신호는 상기 복수의 스테이지들 중 다음단 스테이지로부터 출력되는 캐리 신호인 것을 특징으로 하는 표시 장치.
  11. 제 10 항에 있어서,
    상기 클럭 발생기는,
    상기 모드 신호가 상기 제2 모드를 나타내는 동안 상기 제2 게이트 드라이버로 제공되는 상기 제2 접지 전압을 상기 제1 접지 전압 레벨로 설정하는 것을 특징으로 하는 표시 장치.
  12. 제 10 항에 있어서,
    상기 클럭 발생기는 리셋 신호를 더 발생하되,
    상기 모드 신호가 상기 제2 모드를 나타내는 동안 상기 리셋 신호를 제1 레벨로 설정하고,
    상기 제1 게이트 드라이버 내 상기 복수의 스테이지들 각각은,
    상기 캐리 신호를 출력하는 제1 출력 단자와 상기 제1 접지 전압 사이에 연결되고, 상기 리셋 신호와 연결된 게이트 단자를 포함하는 제1 리셋 트랜지스터; 및
    상기 게이트 신호를 출력하는 제2 출력 단자와 상기 제1 접지 전압 사이에 연결되고, 상기 리셋 신호와 연결된 게이트 단자를 포함하는 제2 리셋 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  13. 제 6 항에 있어서,
    상기 제1 게이트 드라이버는 상기 표시 패널의 제1 단변에 인접하게 배열되고, 상기 제2 게이트 드라이버는 상기 표시 패널의 제2 단변에 인접하게 배열되는 것을 특징으로 하는 표시 장치.
  14. 제 6 항에 있어서,
    상기 제1 게이트 라인들과 상기 제2 게이트 라인들은 하나씩 번갈아 배열되는 것을 특징으로 하는 표시 장치.
  15. 제 2 항에 있어서,
    상기 복수의 게이트 라인들 각각에 대응하고, 각각이 대응하는 게이트 라인의 종단과 상기 제1 접지 전압 사이에 연결되고, 인접한 다음 게이트 라인과 연결된 게이트 단자를 갖는 복수의 종단 리셋 트랜지스터들을 더 포함하는 것을 특징으로 하는 표시 장치.
  16. 제 2 항에 있어서,
    상기 제1 접지 전압은 -5V이고, 상기 제2 접지 전압은 -10V인 것을 특징으로 하는 표시 장치.
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