KR101768541B1 - 쉬프트 레지스터 - Google Patents

Abstract

본 발명은 평판 표시 장치에 적용되는 쉬프트 레지스터에 관한 것으로서, 비정상 상태로 유지되고 있는 Q노드를, 스타트 신호가 입력되기 전에 리셋시켜 줄 수 있는, 쉬프트 레지스터를 제공하는 것을 기술적 과제로 한다. 이를 위해 본 발명에 따른 쉬프트 레지스터는, 복수의 스테이지들; 상기 복수의 스테이지들 각각에 클럭을 공급하기 위한 클럭 공급부; 및 상기 복수의 스테이지들 중 적어도 어느 하나의 스테이지에 큐노드 리셋신호를 공급하기 위한 큐노드 리셋신호 공급부를 포함하며, 상기 복수의 스테이지들 중 적어도 어느 하나의 스테이지는, 풀업 트랜지스터의 게이트 노드와 방전용 전압(VSS) 노드에 연결되어, 상기 큐노드 리셋신호에 의해 Q 노드를 리셋시켜주는 큐노드 리셋부를 포함한다.

Description

쉬프트 레지스터{Shift Register}

본 발명은 쉬프트 레지스터에 관한 것으로서, 특히, 평판 표시 장치에 적용되는 쉬프트 레지스터에 관한 것이다.

음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시 장치들(Flat Panel Display, FPD)이 개발 및 시판되고 있다. 이러한 평판 표시 장치(디스플레이)의 스캔 구동회로는 일반적으로, 쉬프트 레지스터를 이용하여 스캔라인들에 스캔펄스를 순차적으로 공급하고 있다.

도 1은 종래의 쉬프트 레지스터의 일예시도이다. 도 2는 도 1에 도시된 쉬프트 레지스터의 각 스테이지의 회로 구성을 나타내는 예시도로서, 2상(Phase)으로 구동되는 스테이지의 회로 구성을 나타낸 것이며, 도 3은 도 1에 도시된 쉬프트 레지스터의 각 스테이지의 또 다른 회로 구성을 나타낸 예시도로서, 4상(Phase)으로 구동되는 스테이지의 회로 구성을 나타낸 것이다.

스캔 구동회로의 쉬프트 레지스터는 도 1에 도시된 바와 같이 복수의 박막트랜지스터들(Thin Film Transistor, 이하 "TFT"라 함)을 포함하는 스테이지들(Stage 1 ~ Stage n)을 구비한다. 스테이지들은 종속적(cascade)으로 접속되어 출력신호(Vout 1 ~ Vot n)을 순차적으로 발생한다.

스테이지들 각각은 도 2또는 도 3에 도시된 바와 같이, 풀업 트랜지스터(Pull-up transistor)(T6)를 제어하기 위한 Q 노드와, 풀다운 트랜지스터(Pull-down transister)(T7)를 제어하기 위한 QB 노드를 포함한다.

또한, 스테이지들(Stage 1 ~ Stage n) 각각은 이전 스테이지로부터 입력된 캐리신호, 다음 스테이지로부터 입력된 캐리신호, 및 클럭신호(CLK)에 응답하여 Q 노드와 QB 노드 전압을 충방전시키는 스위치 회로들을 포함한다.

즉, 쉬프트 레지스터의 각 스테이지들의 출력신호(Vout 1 ~ Vout n)들은 평판 표시 장치의 스캔라인들에 인가되는 스캔펄스임과 동시에, 이전 스테이지와 다음 스테이지로 전달되는 캐리신호의 역할을 겸하고 있다.

한편, 도 2및 도 3에는 P타입 TFT로 구성된 종래의 스테이지의 회로 구성이 도시되어 있으나, N타입 TFT로 구성된 스테이지의 회로 구성도, 도 2 및 도 3과 동일한 구조로 구성될 수 있으며, 동일한 방법에 의해 구동된다.

또한, 도 2와 도 3은 스테이지의 구동을 위하여 인가되는 클럭(CLK)의 갯수가 다른 경우를 설명하기 위한 것으로서, 동작 원리는 동일하다.

즉, 도 2에 도시된 스테이지는 2상(2Phase)으로 구동되는 것으로서, 입력되는 신호를 받아 CLK1을 출력하는 풀업 구동부와, CLK1 출력 후 CLK2에 의해 방전용 전압(VSS)을 출력하는 풀다운 구동부와, 풀다운 구동부를 구동하기 위해 입력신호를 받아 인버팅을 해주는 인버터 구동부로 구성된다.

구체적으로 설명하면, 도 2의 (a)에 도시된 스테이지가 스테이지1(Stage1)이라고 가정할 경우, 스타트신호(Vst)에 의해 충전용 전압(VDD)이 Q 노드에 입력되고, Vst가 Off되면 Q 노드는 플로팅 상태로 된다.

이때, CLK1이 VDD Level로 변경되면 Bootstrap에 의해 T6의 게이트 소스간 전압(Vgs)이 커지게 되고, 이에 따라, CLK1이 Vout으로 출력된다. 이때, QB 노드는 Vst 입력을 받아 VSS Level로 리셋(Reset) 된다.

CLK1 출력 후, CLK2에 의해 QB 노드는 VDD Level로 충전되고, 따라서, Q 노드는 T2에 의해 VSS Level로 Reset되며, T7에 의해 VSS가 Vout으로 출력된다.

따라서, 도 2의 (b)에 도시된 Vout1의 파형이 출력된다.

이렇게 출력된 Vout1은 다음 스테이지인 스테이지2의 Vst로 입력되고, 상기 구동법과 동일한 방법에 의해 CLK2가 Vout2의 형태로 출력되며, 결과적으로 입력신호가 쉬프트 된다.

한편, 도 3에 도시된 스테이지는 4상(Phase)으로 구동되는 것으로서, 상기에서 설명된 2상 구동법과 동일한 개념으로 동작된다.

즉, 상기한 바와 같이 구성되는 종래의 스테이지는, 입력 신호를 받아 1Frame Time 동안 1Horizontal Time에 CLK1을 출력신호(Vout n)로 출력하고, 그 이외의 Frame Time 동안에는 VSS를 출력한다. 또한, 상기 출력신호는 다음 스테이지의 Vst로 입력되며, 상기에서 설명된 바와 같은 방법을 통해 CLK을 출력신호(Vout n+1)로 출력한다.

그러나, 상기한 바와 같이 구성된 종래의 쉬프트 레지스터를 적용한 유기발광 디스플레이의 경우 액정 디스플레이와 다르게, 초기의 패널을 On시킬 때 전체화면 또는 화면의 일부분이 깜박일 경우가 있다.

상기와 같은 종래의 쉬프트 레지스터를 포함한 디스플레이에서, 상기한 바와 같은 문제점이 발생되는 원인은, 초기 CLK이 입력될 때 스테이지의 Q 노드가 특정 전위로 정의되어있지 못한 비정상(Abnormal) 상태라는 것이다. 즉, 도 2 또는 도 3에 도시된 바와 같은 스테이지에서 CLK1이 입력되면, Abnormal 상태인 Q노드에 의해 T6을 통해 풀업 구동부로 입력되는 CLK1의 일부가 출력될 수 있다.

부연하여 설명하면, 종래의 쉬프트 레지스터에서는 풀업 구동부로 입력되는 CLK이 2-Phase구동에서는 2 Stage 단위로, 4-Phase 구동에서는4 Stage단위로 출력되며, 상기 출력을 받아 구동되는 다음 스테이지의 쉬프트 레지스터에 의해 쉬프트되기 때문에, 1Frame Time동안 복수개의 Vout이 출력될 수 있다.

따라서, 유기발광 디스플레이의 경우 복수개의 샘플링(Sampling) 출력, 또는 복수개의 이미션(Emission) 출력에 의해 OLED 방향으로 누설전류(Peak Current)가 흐르게 된다. 액정 디스플레이의 경우 복수개의 출력에 의한 액정이 구동되지만 1TFT로 구동되는 액정 디스플레이의 특성상 상기의 전체화면 또는 화면 일부분의 깜박임은 없다.

또한, 드라이버 칩(Driver IC)의 클럭(CLK) 로드(Load)가 크게 걸리게 되므로, 드라이버 칩(Driver IC)에 데미지를 주어, 원하는 전압 레벨(Level)을 출력하지 못하게 되므로, 명암비(Contrast Ratio)가 떨어지거나, 구동불량과 같은 불량을 야기시킨다.

이하에서는, 상기한 바와 같은 종래의 문제점이 도 4를 참조하여 보다 구체적으로 설명된다.

도 4는 종래의 쉬프트 레지스터에서 발생되는 파형을 나타낸 예시도로서, 특히, 4-Phase로 구동되는 쉬프트 레지스터에서의 파형을 나타낸 것이다.

즉, 4상으로 구동되는 종래의 쉬프트 레지스터에서, 첫 번째 CLK이 들어가는 CLK1에 연결된 스테이지, 보다 정확히 표현하면 1, 5, 9, ~ 번째 스테이지의 Q 노드가 상기한 바와 같이 비정상(Abnormal) 상태이기 때문에, 그 결과 1, 5, 9, ~ 번째 스테이지에서 Vout으로 CLK1이 출력될 것이며, 따라서 2, 6, 8, ~ 번째 스테이지에서는 전단 스테이지의 Vout을 입력으로 받아, 또 다시 출력신호를 출력할 것이므로, 4스테이지 마다 반복되는 복수개의 Vout이 생성됨을 확인할 수 있다.

부연하여 설명하면, 도 2 또는 도 3의 (a)와 같이 구성된 쉬프트 레지스터에 있어서, 이상적인 경우, Vst가 입력되기 전에는 CLK1이 입력되더라도, CLK1이 출력신호로 출력되어서는 안되기 때문에, 도 2 또는 도 3의 (b)와 같은 형태의 출력신호들이 출력되어야 한다.

그러나, 상기한 바와 같이 Q노드가 비정상(Abnormal) 상태로 있기 때문에, Q노드에 의해 T6가 턴온될 수 있으며, 이 경우, 입력된 CLK1이 출력신호로 출력되며, 이러한 현상은 도 1에서 CLK1을 입력받도록 구성되어 있는 1, 5, 9, ~ 번째 스테이지에서 동일하게 발생될 수 있다.

한편, 1, 5, 9, ~ 번째 스테이지에서 출력된 출력신호는 다시, 2, 6, 10, ~ 번째 스테이지의 스타트신호(Vst)로 입력되므로, 2, 6, 10, ~ 번째 스테이지의 경우도 출력신호를 출력하게 된다.

즉, Vst가 입력되기 전(A라인 이전)에 이미, 각 스테이지들은 출력신호들을 출력하고 있으며, Vst가 입력된 후에도 순차적으로 각 스테이지가 출력신호들을 출력하기 때문에, 결과적으로, 도 4에 도시된 바와 같이, 하단의 스테이지로 내려갈수록 보다 많은 숫자의 출력신호들을 출력하게 된다.

따라서, 상기와 같은 이유로 인해 유기발광디스플레이의 경우 초기 1Frame Time 동안, 복수개의 샘플링(Sampling)신호가 디스플레이로 입력되며, 결국 1Frame Time동안 화면이 반짝이는 불량을 야기시키게 된다.

한편, 상기한 바와 같은 깜박임 불량을 제거하기 위하여 유기발광디스플레이의 경우 OLED Cathode쪽에 스위치를 형성하여 초기 CLK 인가 시 OLED쪽으로 흐르는 Current Path를 제거하여 불량을 제거하는 등의 방법이 사용되고 있다.

그러나, 상기와 같은 방법을 사용할 경우, 추가적인 스위치 형성에 의한 제품 단가 상승이 있고, 또한 디스플레이의 크기가 커질 경우 Cathode쪽으로 흐르는 전류량이 커지므로 스위치 형성에도 한계가 있는 문제점이 있다.

본 발명은 상술한 문제점을 해결하기 위한 것으로서, 비정상 상태로 유지되고 있는 Q노드를, 스타트 신호가 입력되기 전에 리셋시켜 줄 수 있는, 쉬프트 레지스터를 제공하는 것을 기술적 과제로 한다.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 복수의 스테이지들; 상기 복수의 스테이지들 각각에 클럭을 공급하기 위한 클럭 공급부; 및 상기 복수의 스테이지들 중 적어도 어느 하나의 스테이지에 큐노드 리셋신호를 공급하기 위한 큐노드 리셋신호 공급부를 포함하며, 상기 복수의 스테이지들 중 적어도 어느 하나의 스테이지는, 풀업 트랜지스터의 게이트 노드와 방전용 전압(VSS) 노드에 연결되어, 상기 큐노드 리셋신호에 의해 Q 노드를 리셋시켜주는 큐노드 리셋부를 포함한다.

상기 큐노드 리셋신호 공급부는, 상기 복수의 스테이지들의 재구동시, 상기 큐노드 리셋부를 포함하는 스테이지에, 상기 Q노드를 리셋시켜주기 위한 큐노드 리셋신호를 공급하는 것을 특징으로 한다.

상기 큐노드 리셋부는, 상기 복수의 스테이지들 모두에 포함되어 있는 것을 특징으로 한다.

상기 큐노드 리셋부는, 상기 복수의 스테이지들 중, 첫 번째 클럭(CLK1)이 연결되는 스테이지들에만 포함되어 있는 것을 특징으로 한다.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 또 다른 쉬프트 레지스터는, 큐노드 리셋부가 풀업 트랜지스터의 게이트 노드와 방전용 전압(VSS) 노드에 연결되어 있으며, 상기 큐노드 리셋부가 큐노드 리셋신호에 의해 Q 노드를 리셋시켜주도록 형성되어 있는 스테이지를 포함한다.

상술한 해결 수단에 따라 본 발명은 다음과 같은 효과를 제공한다.

즉, 본 발명은 비정상 상태로 유지되고 있는 Q노드를, 스타트 신호가 입력되기 전에 리셋시켜 주므로써, 디스플레이를 Power Off 상태에서 Power On시키는 경우 또는 Sleep On 상태에서 Sleep Out 상태로 전환시키는 경우에, 첫 번째 CLK에 의한 복수개의 출력이 발생하는 문제를 해결할 수 있다는 효과를 제공한다.

또한, 본 발명은 상기와 같이 디스플레이의 구동 초기에 발생하는 복수개의 출력을 방지함으로써, 결국 복수개의 출력에 의해 Driver IC의 데미지를 제거하여 수율을 높일 수 있고, 복수개의 출력에 의해 발생하는 화면 번쩍임을 제거할 수 있다는 효과를 제공한다.

도 1은 종래의 쉬프트 레지스터의 일예시도.
도 2는 도 1에 도시된 쉬프트 레지스터의 각 스테이지의 회로 구성을 나타내는 예시도.
도 3은 도 1에 도시된 쉬프트 레지스터의 각 스테이지의 또 다른 회로 구성을 나타낸 예시도.
도 4는 종래의 쉬프트 레지스터에서 발생되는 파형을 나타낸 예시도.
도 5는 본 발명에 따른 쉬프트 레지스터를 개략적으로 나타낸 예시도.
도 6은 본 발명에 적용되는 스테이지를 큐노드 리셋부를 중심으로 개략적으로 나타낸 도면.
도 7a 내지 도 7d는 2상으로 구동되는 본 발명에 따른 쉬프트 레지스터의 첫 번째 스테이지의 다양한 상태도.
도 8은 4상으로 구동되는 본 발명에 따른 쉬프트 레지스터의 첫 번째 스테이지의 예시도.
도 9는 본 발명에 따른 쉬프트 레지스터에서의 파형도를 나타낸 예시도.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.

도 5는 본 발명에 따른 쉬프트 레지스터를 개략적으로 나타낸 예시도이다.

본 발명에 따른 쉬프트 레지스터는 2상뿐만 아니라, 3상 또는 4상 등 복수의 클럭을 이용하고 있는 다양한 형태의 쉬프트 레지스터에 적용될 수 있는 것으로서, 도 5의 (a)는 2상으로 구동되는 본 발명에 따른 쉬프트 레지스터를 도시하고 있으며, 도 5의 (b)는 4상으로 구동되는 본 발명에 따른 쉬프트 레지스터를 도시하고 있다.

즉, 본 발명에 따른 쉬프트 레지스터는 도 5에 도시된 바와 같이, 복수의 스테이지들(Stage 1 ~ Stage n)(300), 클럭 공급부(200) 및 큐노드 리셋신호 공급부(100)를 포함하며, 도면에 도시되어 있지는 않지만, 첫번째 스테이지(Stage1)에 스타트 신호(Vst)를 공급하기 위한 스타트 신호 공급부가 더 포함된다.

스테이지들(300)은 종속적(cascade)으로 접속되어 출력신호(Vout 1 ~ Vout n)를 순차적으로 발생한다. 스테이지들 각각은, 풀업 트랜지스터(Pull-up transistor)(미도시)를 제어하기 위한 Q 노드와, 풀다운 트랜지스터(Pull-down transister)(미도시)를 제어하기 위한 QB 노드를 포함한다. 또한, 스테이지들(Stage 1 ~ Stage n) 각각은 이전 스테이지로부터 입력된 캐리신호, 다음 스테이지로부터 입력된 캐리신호, 및 클럭신호(CLK)에 응답하여 Q 노드와 QB 노드 전압을 충방전시키는 스위치 회로들을 포함한다.

즉, 쉬프트 레지스터의 스테이지들의 출력신호(Vout 1 ~ Vout n)는 액정 표시 장치 또는 유기발광디스플레이와 같은 평판 표시 장치(디스플레이)의 스캔라인들에 인가되는 스캔펄스임과 동시에, 이전 스테이지와 다음 스테이지로 전달되는 캐리신호의 역할을 겸하고 있다.

한편, 상기한 바와 같은 스테이지들 각각에는 큐노드 리셋부(미도시)가 형성되어 있어서, 평판 표시 장치가 파워 오프(OFF) 상태에서 파워 온(ON) 상태로 전환되거나 또는 슬립 온(Sleep On) 상태에서 슬립 아웃(Sleep Out) 상태로 전환(이하, 간단히 '재구동'이라 함) 시 하나의 스테이지에서 1프레임 타임 동안 다 수개의 출력신호가 발생되는 것을 방지하고 있다.

큐노드 리셋신호 공급부(100)는 스테이지에 형성되어 있는 큐노드 리셋부에 큐노드 리셋신호를 공급하는 기능을 수행한다. 즉, 큐노드 리셋부는 재구동에 따른 스타트 신호가 첫 번째 스테이지에 입력되기 전에, 큐노드 리셋신호(QRS)를 입력받아 Q노드를 방전용 전압(VSS) 상태로 유지시킴으로써, 상기한 바와 같이 재구동 후 첫 번째 프레임 타임 동안 다 수개의 출력신호가 발생되는 것을 방지하고 있다.

클럭 공급부(200)는 복수의 스테이지들에 클럭을 공급하기 위한 것으로서, 도 5의 (a)에 도시된 바와 같이, 2상으로 구동되는 쉬프트 레지스터의 경우에는 CLK1 및 CLK2를 공급하고 있으며, 도 5의 (b)에 도시된 바와 같이, 4상으로 구동되는 쉬프트 레지스터의 경우에는 CLK1 내지 CLK4를 공급하고 있다.

도 6은 본 발명에 적용되는 스테이지를 큐노드 리셋부를 중심으로 개략적으로 나타낸 도면이다.

상기한 바와 같이 본 발명에 따른 쉬프트 레지스터는 2상, 3상, 4상 등 다양한 형태로 구성될 수 있기 때문에, 쉬프트 레지스터에 형성되어 있는 스테이지의 전체적인 회로 구성은 다양하게 형성될 수 있는바, 도 6은 본 발명의 핵심을 이루고 있는 큐노드 리셋부(320)를 중심으로 하여 스테이지의 회로 구성을 나타낸 것이다. 따라서, 도 6에 도시되어 있는 스테이지(300)는 풀다운 구동부 및 QB노드의 구체적인 연결 구성 등이 생략되어 있다.

또한, 도 6에는 본 발명에 적용되는 스테이지가 P타입 TFT로 구성되어 있으나, N타입 TFT로 구성된 스테이지의 회로 구성도 도 6과 동일한 구조로 형성될 수 있으며, 동일한 방법에 의해 구동될 수 있다. 따라서, 이하에서는, P타입 TFT로 구성되어 있는 스테이지를 일예로 하여 본 발명이 설명된다.

또한, 도 6에 도시된 스테이지는 CLK1을 입력 받고 있는 스테이지를 나타낸 것으로서, 특히, 스타트 신호 공급부로부터 스타트 신호(Vst)를 공급받고 있는 첫 번째 스테이지(즉, 도 5의 Stage1)를 나타내고 있다. 그러나, 도 6에 도시된 첫 번째 스테이지(Stage1) 이외의 다른 스테이지들은, 각 스테이지에 해당되는 클럭을 공급받도록 구성된다는 점 및 전단의 스테이지의 출력신호를 스타트 신호(Vst)로 공급받는 다는 점을 제외하고는 도 6에 도시된 형태와 동일한 형태로 구성될 수 있다.

즉, 본 발명에 적용되는 스테이지는 도 6에 도시된 바와 같이, 스타트 신호에 의해 구동되어 클럭(CLK1)을 출력신호로 출력하기 위한 풀업 구동부(310), 클럭(CLK1 ) 출력 후 입력되는 또 다른 클럭에 의해 방전용 전압(VSS)을 출력하기 위한 풀다운 구동부(미도시) 및 재구동 전에 풀업 구동부의 Q노드를 VSS로 리셋시켜 주기 위한 큐노드 리셋부(320)를 포함한다.

풀업 구동부(310)와 풀다운 구동부(미도시)는 상기한 바와 같이, 쉬프트 레지스터가 가지는 클럭의 숫자 및 구동 방법 등에 따라 다양하게 형성될 수 있다.

큐노드 리셋부(320)는 풀업 구동부(310)의 Q 노드와 VSS노드에 연결되며, 특히, 큐노드 리셋 신호에 의해 구동되는 큐노드 리셋 트랜지스터(Q node RST)를 포함하여 구성될 수 있다.

여기서, 큐노드 리셋 트랜지스터(Q node RST)는, 드레인에 Q노드가 연결되고, 소스에는 VSS노드가 연결되며, 게이트에는 큐노드 리셋 공급부와 연결되어 있는 라인이 연결되어 있다.

또한, 각 스테이지에서 상기와 같이 큐노드 리셋 트랜지스터의 게이트에 연결되어 있는 라인들은, 도 5에 도시되어 있는 큐노드 리셋신호 공급부(100)에 공통적으로 연결된다. 즉, 모든 스테이지들에 형성되어 있는 큐노드 리셋 트랜지스터(Q node RST)의 게이트는 큐노드 리셋신호 공급부(100)에 공통적으로 연결되어 있다.

상기한 바와 같은 큐노드 리셋부(320)를 포함하고 있는 스테이지의 구체적인 회로 구성 및 동작 방법은 이하에서 도 7a 내지 도 7d를 참조하여 상세히 설명된다.

도 7a 내지 도 7d는 2상으로 구동되는 본 발명에 따른 쉬프트 레지스터의 첫 번째 스테이지의 다양한 상태도로서, 2상으로 구동되는 본 발명에 따른 쉬프트 레지스터의 동작순서에 따라 첫 번째 스테이지의 상태를 나타낸 예시도이다. 여기서, 도 7a는 특히, 쉬프트 레지스터가 이미 구동되고 있는 상태, 즉, 디스플레이가 이미 턴온되어 있는 상태에서, 어느 하나의 프레임 타임을 다시 시작하고 있는 상태를 나타낸 것이다.

우선, 도 7a의 (a)에 도시된 스테이지가 첫 번째 스테이지(Stage1)인 경우, Vst신호에 의해 T1이 턴온되어, VDD가 Q 노드에 입력되고, Vst가 오프(Off) 되면 Q 노드는 플로팅 상태로 된다. 즉, 도 7a의 (b)에 도시된 파형도와 같이, Vst가 입력되었다가 오프되는 순간, CLK1은 아직 입력되지 않은 상태이며, 따라서, 출력단자로는 출력신호(Vout1)가 출력되지 않은 상태이다.

다음으로, 도 7b의 (a)에 도시된 바와 같이, Vst가 오프되는 순간, CLK1이 충전용 전압(VDD), 즉, 저전압 레벨로 변경되면, Bootstrap에 의해 T6의 Vgs가 커지게 되고, 이에 따라, T6이 턴온되어 CLK1이 출력신호로 출력된다. 이때, T5가 Vst 입력을 받아 턴온됨에 따라, QB 노드는 VSS Level로 리셋된다. 즉, 도 7b의 (b)에 도시된 파형도와 같이, Vst가 오프되면, 즉, 고전압 레벨로 변경되면, CLK1이 출력단자를 통해 출력신호(Vout1)로 출력된다.

다음으로, 도 7c의 (a)에 도시된 바와 같이, CLK1 출력 후, CLK2에 의해T3가 턴온되어 QB 노드는 VDD Level로 충전되고, QB노드에 의해 T2가 턴온되며, 따라서, T2를 통해 VSS가 Q노드로 전달되어 Q 노드는 VSS Level로 리셋된다. 한편, QB노드에 의해 T7이 턴온되며, 따라서, T7를 통해 VSS가 출력신호로 출력된다. 즉, 도 7c의 (b)에 도시된 파형도와 같이, CLK2가 저전압 레벨로 입력되는 동안, 출력단자로는 고전압 레벨의 방전용 전압(VSS)이 출력신호(Vout1)로 출력된다.

이때, 도 7b에서 저전압 레벨(충전용 전압(VDD))로 출력된 출력신호(Vout1)는, 다음 스테이지인 두 번째 스테이지(Stage2)의 Vst로 입력되고, 상기 구동법과 동일한 방법에 의해 CLK2가 Vout2의 형태로 출력되며, 결과적으로 입력신호가 쉬프트 된다.

한편, 상기와 같이 스테이지가 동작되고 있는 상태에서, 상기 스테이지가 장착되어 있는 평판 표시 장치(디스플레이)가 파워 오프(OFF)되거나 또는 슬립(Sleep) 오프 상태로 전환되면, 스테이지로 공급되는 클럭, Vst, VDD 및 VSS 등이 차단되며, 따라서, Q노드는 플로팅된 상태를 유지하게 된다.

이후, 평판 표시 장치가 다시 파워 온(ON)되거나 슬립 온(ON) 상태로 전환되면, 다시 Vst가 첫 번째 스테이지로 공급되나, 본 발명은 Vst를 첫 번째 스테이지(Stage1)에 공급하기에 앞서 큐노드 리셋신호를 미리 첫 번째 스테이지를 포함한 모든 스테이지로 공급한다.

따라서, 도 7d에 도시된 바와 같이, 큐노드 리셋신호에 의해 큐노드 리셋 트랜지스터(Q node RST)가 턴온되며, VSS가 큐노드 리셋 트랜지스터(Q node RST)를 통해 Q노드로 전송되므로, Q노드는 VSS 레벨로 리셋 된다. 즉, Q노드는 재구동시, Vst를 입력받기 전에 플로팅 상태에서 큐노드 리셋신호에 의해 VSS레벨로 리셋됨으로써, 풀업 트랜지스터(T6)를 턴온 시킬 수 없으며, 따라서, Vst가 첫 번째 스테이지로 공급되기 전에 발생되는 CLK1이, CLK1을 입력 신호로 공급받는 스테이지들(2상(Phase)의 경우에는, stage1, stage 3, stage 5,..., 4상의 경우에는 stage1, stage 5, stage 9, ... 스테이지)로 공급되더라도, CLK1이 출력신호로 출력되지 않는다.

한편, 상기와 같이 Q노드가 VSS레벨로 리셋된 상태에서, Vst신호가 공급되면, 쉬프트 레지스터는 도 7a 내지 도 7c의 과정을 반복함으로써, 각 스테이지의 출력신호를 순차적으로 발생시키게 된다.

즉, 본 발명은 평판 표시 장치(디스플레이)의 재구동 시, Q 노드의 플로팅 상태(Abnormal상태)를 제거하기 위하여, Vst에 의한 첫 번째 CLK1이 입력되기 전에, Q 노드를 큐노드 리셋 트랜지스터(Q node RST)를 사용하여 VSS Level로 리셋시키며, 따라서, CLK이 입력되기 전 모든 스테이지들의 Q 노드는 VSS Level로 리셋되므로, 5, 9, 13, ~ 번째 스테이지에서 출력신호가 출력되지 않게 된다.

도 8은 4상으로 구동되는 본 발명에 따른 쉬프트 레지스터의 첫 번째 스테이지의 예시도이다. 또한, 도 9는 본 발명에 따른 쉬프트 레지스터에서의 파형도를 나타낸 예시도로서, 특히, 4상으로 구동되는 쉬프트 레지스터에서의 파형도를 나타낸 것이다.

상기한 바와 같이, 본 발명은 2상뿐만 아니라, 3상 및 4상에서도 적용되는 것으로서, Q노드가 방전용 전압(VSS)에 연결되어 있는 모든 형태의 쉬프트 레지스터에 적용될 수 있다.

즉, 도 7에서는 2상으로 구동되는 쉬프트 레지스터를 이용하여 본 발명의 동작원리가 상세히 설명되었으나, 본 발명은 Q노드가 플로팅 상태로 유지되는 3상 또는 4상 등에도 동일한 원리로 적용될 수 있는바, 4상으로 구동되는 쉬프트 레지스터의 경우에는 도 8과 같이 첫 번째 스테이지(Stage1)가 구성될 수 있다.

따라서, 도 8에 도시된 스테이지에는, 도 6에서 설명된 Q노드 리셋부(320)가 동일하게 형성되어 있으며, 도 8에 도시된 스테이지는 도 6 및 도 7을 통해 설명된 동작 방법과 동일한 방법에 의해 Q노드를 VSS로 리셋 시킬 수 있다.

다만, 도 8에 도시된 스테이지는 상기한 바와 같이 4상으로 구동되는 쉬프트 레지스터에 적용되는 것이기 때문에, 출력신호를 발생하기 위한 전체적인 동작 방법이 도 7에서 설명된 스테이지와는 다를 수 있으나, 큐노드 리셋부(320)의 동작 방법 및 회로 구성은 도 6 및 도 7에서 설명된 큐노드 리셋부의 동작 방법 및 회로 구성과 동일하다.

한편, 상기한 바와 같이 본 발명에 따른 쉬프트 레지스터가 4상으로 구동되는 경우의 파형도는 도 9에 도시된 바와 같다.

즉, 4상으로 구동되는 쉬프트 레지스터의 경우, Vst가 CLK4와 같이 입력되며, Vst가 입력되기 전에 큐노드 리셋 신호(QRS)가 입력된다.

따라서, Vst가 입력되기 전에 모든 스테이지들은, 큐노드 리셋 신호에 의해 Q노드를 리셋 시킴으로써, 출력신호를 출력시키지 않게 되며, Vst가 입력되면, CLK1에 의해 첫 번째 스테이지(Stage1)로부터 순차적으로 출력신호(Vout)를 출력하게 된다.

한편, 상기와 같은 방법의 경우, Vst가 입력되기 전에 모든 스테이지의 Q 노드가 VSS로 리셋은 되어 있지만, 여전히 플로팅(Floating) 상태를 유지하고 있기 때문에, Boosting 캐패시턴스(CB) 또는 풀업 트랜지스터의 기생 캐패시턴스 등 여러 가지 원인에 의해 복수개의 출력을 야기시킬 수도 있다.

따라서, 본 발명의 제2실시예는, 첫 번째 CLK1이 쉬프트 레지스터로 입력될 때까지, 큐노드 리셋 트랜지스터를 통해 Q 노드를 VSS Level로 지속적으로 홀드(Hold) 시키도록 구성될 수 있다. 이 때 풀업 트랜지스터(T6)의 게이트 노드는 VSS Level이므로 CLK1을 출력신호로 출력시키지 못한다. 즉, 도 9는 도 5 내지 도 8을 참조하여 설명된 본 발명의 제1실시예에 따른 쉬프트 레지스터의 파형도를 나타낸 것으로서, 큐노드 리셋신호(QRS)가 클럭의 펄스 폭과 같은 펄스 폭을 갖도록 도시되어 있으나, 본 발명의 제2실시예에서는, 큐노드 리셋신호가 스타트 신호(Vst)가 입력될 때까지 유지되도록, 큐노드 리셋신호의 펄스 폭이 증가될 수 있다.

이때, Q 노드 리셋 후 각 스테이지의 QB 노드는 CLK에 의해 VDD로 차징(Charging)되며, 결국 큐노드 리셋 트랜지스터에 의해 Q 노드는 VSS Level을 다음 입력이 들어오기 전 Time 동안 유지하게 된다.

즉, 본 발명은 큐노드 리셋 신호로 첫번째 CLK이 들어올 때, Q 노드를 리셋 시킨 후 스타트 신호(Vst)는 바로 다음 페이스(Phase)에 인가될 수 있으며, 이렇게 구동되는 쉬프트 레지스터의 경우 1Horizontal Time은 1/(구동주파수*(Total 쉬프트레지스터 Stage 수 + 4 Stage))가 된다.

또한, 상기 구동 방법의 또 다른 예로서, 본 발명의 제3실시예는, 1Horizontal의 감소 없이 구동하기 위하여, 큐노드 리셋신호를 1 프레임 타임 동안에 할당할 수 있으며, 이러한 경우 스타트 신호는, 큐노드 리셋신호가 인가되는 프레임 타임 후의 또 다른 프레임 타임에 인가된다. 즉, 본 발명의 제3실시예에서는, 큐노드 리셋신호가 1프레임 타임 동안 지속적으로 유지되도록 구성될 수 있다.

한편, 상기한 바와 같이, 본 발명에 따른 쉬프트 레지스터는 2상뿐만 아니라, 3상 또는 4상에서도 동일하게 적용될 수 있는 것으로서, 이하에서는, 본 발명에 따른 4상 쉬프트 레지스터와 그 파형도를 이용하여 본 발명이 설명된다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100 : 큐노드 리셋신호 공급부 200 : 클럭 공급부
300 : 스테이지 320 : 큐노드 리셋부

Claims (16)

1. 복수의 스테이지들;
   상기 복수의 스테이지들 각각에 클럭을 공급하기 위한 클럭 공급부; 및
   상기 복수의 스테이지들 중 적어도 어느 하나의 스테이지에 큐노드 리셋신호를 공급하기 위한 큐노드 리셋신호 공급부를 포함하고,
   상기 복수의 스테이지들 중 적어도 어느 하나의 스테이지는,
   풀업 트랜지스터의 게이트 노드와 방전용 전압(VSS) 노드에 연결되어, 상기 큐노드 리셋신호에 의해 큐노드를 리셋시켜주는 큐노드 리셋부를 포함하며,
   상기 복수의 스테이지들 중 첫 번째 스테이지로 입력되는 스타트 신호는,
   상기 복수의 스테이지들의 재구동에 의한 첫 번째 프레임 타임 중, 상기 큐노드 리셋부가 상기 큐노드를 상기 방전용 전압(VSS)으로 유지시켜 상기 풀업 트랜지스터가 출력신호를 출력하는 것을 방지한 후에, 상기 첫 번째 스테이지로 입력되는 것을 특징으로 하는 쉬프트 레지스터.
2. 제 1 항에 있어서,
   상기 큐노드 리셋신호 공급부는,
   상기 복수의 스테이지들의 재구동시, 상기 큐노드 리셋부를 포함하는 스테이지에, 상기 큐노드를 리셋시켜주기 위한 큐노드 리셋신호를 공급하는 것을 특징으로 하는 쉬프트 레지스터.
3. 제 1 항에 있어서,
   상기 큐노드 리셋부는,
   상기 복수의 스테이지들 모두에 포함되어 있는 것을 특징으로 하는 쉬프트 레지스터.
4. 제 1 항에 있어서,
   상기 큐노드 리셋부는,
   상기 복수의 스테이지들 중, 첫 번째 클럭(CLK1)이 연결되는 스테이지들에만 포함되어 있는 것을 특징으로 하는 쉬프트 레지스터.
5. 제 1 항에 있어서,
   상기 큐노드 리셋부는,
   상기 복수의 스테이지들의 재구동시, 첫 번째 클럭이 입력되기 전에, 상기 큐노드를 방전용 전압(VSS)으로 리셋시켜주는 것을 특징으로 하는 쉬프트 레지스터.
6. 제 1 항에 있어서,
   상기 큐노드 리셋부는,
   상기 복수의 스테이지들의 재구동시, 첫 번째 클럭이 입력되기 전에, 상기 큐노드를 방전용 전압(VSS)으로 유지시켜, 상기 풀업 트랜지스터가 오프 상태를 유지하도록 하는 것을 특징으로 하는 쉬프트 레지스터.
7. 삭제
8. 복수의 스테이지들;
   상기 복수의 스테이지들 각각에 클럭을 공급하기 위한 클럭 공급부; 및
   상기 복수의 스테이지들 중 적어도 어느 하나의 스테이지에 큐노드 리셋신호를 공급하기 위한 큐노드 리셋신호 공급부를 포함하고,
   상기 복수의 스테이지들 중 적어도 어느 하나의 스테이지는,
   풀업 트랜지스터의 게이트 노드와 방전용 전압(VSS) 노드에 연결되어, 상기 큐노드 리셋신호에 의해 큐노드를 리셋시켜주는 큐노드 리셋부를 포함하며,
   상기 복수의 스테이지들 중 첫 번째 스테이지로 입력되는 스타트 신호는,
   상기 복수의 스테이지들의 재구동 시, 상기 큐노드 리셋부가 상기 큐노드를 상기 방전용 전압(VSS)으로 유지시켜 상기 풀업 트랜지스터가 출력신호를 출력하는 것을 방지하는 프레임 타임 이후의 또 다른 프레임 타임에 상기 첫 번째 스테이지로 입력되는 것을 특징으로 하는 쉬프트 레지스터.
9. 제 1 항에 있어서,
   상기 복수의 스테이지들은, 2상, 3상, 4상 중 어느 하나로 구동되는 것을 특징으로 하는 쉬프트 레지스터.
10. 제 1 항에 있어서,
    상기 큐노드 리셋부는,
    드레인에 상기 큐노드가 연결되고, 소스에는 상기 방전용 전압(VSS) 노드가 연결되며, 게이트에는 상기 큐노드 리셋신호 공급부가 연결되어 있는 큐노드 리셋 트랜지스터를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
11. 복수의 스테이지들을 포함하고,
    상기 스테이지들 중 적어도 하나의 스테이지에서는, 큐노드 리셋부가 풀업 트랜지스터의 게이트 노드와 방전용 전압(VSS) 노드에 연결되어 있고, 상기 큐노드 리셋부가 큐노드 리셋신호에 의해 큐노드를 리셋시켜주도록 형성되어 있으며,
    상기 복수의 스테이지들 중 첫 번째 스테이지로 입력되는 스타트 신호는,
    상기 복수의 스테이지들의 재구동에 의한 첫 번째 프레임 타임 중, 상기 큐노드 리셋부가 상기 큐노드를 상기 방전용 전압(VSS)으로 유지시켜 상기 풀업 트랜지스터가 출력신호를 출력하는 것을 방지한 후에, 상기 첫 번째 스테이지로 입력되는 것을 특징으로 하는 쉬프트 레지스터.
12. 제 11 항에 있어서,
    상기 스테이지의 재구동시, 상기 큐노드 리셋신호를 상기 스테이지로 공급하는 큐노드 리셋신호 공급부를 더 포함하는 쉬프트 레지스터.
13. 제 11 항에 있어서,
    상기 스테이지는,
    첫 번째 클럭(CLK1)이 연결되어 있는 것을 특징으로 하는 쉬프트 레지스터.
14. 제 11 항에 있어서,
    상기 큐노드 리셋부는,
    상기 스테이지의 재구동시, 첫 번째 클럭이 입력되기 전에, 상기 큐노드를 방전용 전압(VSS)으로 리셋시켜주는 것을 특징으로 하는 쉬프트 레지스터.
15. 제 11 항에 있어서,
    상기 큐노드 리셋부는,
    상기 스테이지의 재구동시, 첫 번째 클럭이 입력되기 전에, 상기 큐노드를 방전용 전압(VSS)으로 유지시켜, 상기 풀업 트랜지스터가 오프 상태를 유지하도록 하는 것을 특징으로 하는 쉬프트 레지스터.
16. 제 11 항에 있어서,
    상기 큐노드 리셋부는,
    드레인에 상기 큐노드가 연결되고, 소스에는 상기 방전용 전압(VSS) 노드가 연결되며, 게이트에는 큐노드 리셋신호 공급부가 연결되어 있는 큐노드 리셋 트랜지스터를 포함하는 것을 특징으로 하는 쉬프트 레지스터.

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