KR101768544B1 - 쉬프트 레지스터 및 이를 이용한 평판표시장치 - Google Patents

Abstract

본 발명은 평판표시장치에 적용되는 쉬프트 레지스터에 관한 것으로서, 방전용 전압보다 더 낮거나 또는 더 높은 전원을 인가시킬 수 있는, 쉬프트 레지스터를 제공하는 것을 기술적 과제로 한다. 이를 위해 본 발명에 따른 쉬프트 레지스터는, 복수의 스테이지들을 포함하며, 상기 복수의 스테이지들 각각은, 출력신호를 순차적으로 출력하는 업다운 구동부; 상기 업다운 구동부에 제1방전용 전압을 공급하는 제1방전용 전압 공급부; 및 상기 제1방전용 전압과 동일한 레벨의 전압이 인가되는 트랜지스터에, 상기 제1방전용 전압보다 더 낮거나 또는 더 높은 전압을 인가하는 제2방전용 전압 공급부를 포함한다.

Description

쉬프트 레지스터 및 이를 이용한 평판표시장치{SHIFT REGISTER AND FLAT PANEL DISPLAY USING THE SAME}

본 발명은 쉬프트 레지스터에 관한 것으로서, 특히, 평판표시장치에 적용되는 쉬프트 레지스터 및 이를 이용한 평판표시장치에 관한 것이다.

음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판표시장치(Flat Panel Display, FPD)들이 개발 및 시판되고 있다. 이러한 평판표시장치(디스플레이)의 스캔 구동회로는 일반적으로, 쉬프트 레지스터를 이용하여 스캔 라인들에 스캔펄스를 순차적으로 공급하고 있다.

스캔 구동회로의 쉬프트 레지스터는 복수의 박막트랜지스터들을 포함하는 스테이지들을 구비한다. 스테이지들은 종속적(cascade)으로 접속되어 출력신호를 순차적으로 발생한다.

이러한 스테이지들각각은 이전 스테이지로부터 입력된 캐리신호, 다음 스테이지로부터 입력된 캐리신호, 및 클럭신호(CLK)에 응답하여 Q 노드와 QB 노드 전압을 충방전시키는 스위치 회로들을 포함한다.

즉, 쉬프트 레지스터의 각 스테이지들의 출력신호들은 평판표시장치의 스캔라인들에 인가되는 스캔펄스임과 동시에, 이전 스테이지와 다음 스테이지로 전달되는 캐리신호의 역할을 겸하고 있다.

도 1은 종래의 쉬프트 레지스터의 각 스테이지의 회로 구성 및 파형을 나타내는 예시도로서, 특히, 2상(Phase)으로 구동되는 스테이지의 회로 구성을 나타낸 것이다. 도 1에는 N타입 TFT로 구성된 종래의 스테이지의 회로 구성이 도시되어 있으나, P타입 TFT로 구성된 스테이지의 회로 구성도, 도 1과 동일한 구조로 구성될 수 있으며, 동일한 방법에 의해 구동된다. 또한, 도 2는 종래의 쉬프트 레지스터에서의 문턱전압의 변화를 나타낸 예시도이다.

즉, 도 1의 (a)에 도시된 스테이지는 2상(2Phase)으로 구동되는 것으로서, 입력되는 신호를 받아 CLK1을 출력하는 풀업 구동부와, CLK1 출력 후 CLK2에 의해 방전용 전압(VSS)을 출력하는 풀다운 구동부와, 풀다운 구동부를 구동하기 위해 입력신호를 받아 인버팅을 해주는 인버터 구동부로 구성된다.

구체적으로 설명하면, 도 1의 (a)에 도시된 스테이지가 스테이지1(Stage1)이라고 가정할 경우, 스타트신호(Vst)에 의해 충전용 전압(VDD)이 Q 노드에 입력되고, 스타트신호가 오프(Off)되면 Q 노드는 플로팅 상태로 된다.

이때, CLK1이 충전용 전압(VDD) 레벨로 변경되면 부트스트랩(Bootstrap)에 의해 PU의 게이트 소스간 전압(Vgs)이 커지게 되고, 이에 따라, CLK1이 출력신호(Vout)로 출력된다. 이때, QB 노드는 스타트 신호(Vst)에 의해 방전용 전압(VSS) 레벨로 리셋(Reset) 된다.

CLK1 출력 후, CLK2에 의해 QB 노드는 충전용 전압(VDD) 레벨로 충전되고, 따라서, Q 노드는 W2에 의해 방전용 전압(VSS) 레벨로 리셋(Reset)되며, PD에 의해 방전용 전압(VSS)이 출력신호(Vout)로 출력된다.

이렇게 출력된 출력신호(Vout1)는 다음 스테이지인 스테이지2의 스타트신호(Vst)로 입력되고, 상기 구동법과 동일한 방법에 의해 CLK2가 제2출력신호(Vout2)로 출력되며, 결과적으로 입력신호가 쉬프트된다.

즉, 상기한 바와 같은 쉬프트 레지스터를 포함한 구동회로는, 스타트신호와 클럭(CLK)들을 인가하면서, 그에 맞는 출력신호(Output)를 나오게 하는 동시에 그 출력신호를 다음 단(N+1)의 구동회로에 다시 인가시킴으로써 출력신호의 쉬프트(Shift) 효과를 노리는 회로이다.

한편, 상기와 같은 동작 과정을 도 1의 (b)를 참조하여 상세히 설명하면 다음과 같다.

제1구간(①)에서는, 스타트신호(Vst)가 고준위 레벨(High Level)이 되면서 Q node에 충전용 전압(VDD)이 인가되어 PU TR을 ON시킨다. 이때, QB node는 W4를 통한 방전용 전압(Vss)으로 인하여 저준위 레벨(Low Level)이 되고 이에 연결되어 있는 PD 및 W2의 TR을 Off 시킨다.

제2구간(②)에서는 클럭1(CLK1)이 고준위 레벨(High Level)이 되면서 Q node를 부스트랩(Bootstrap) 시키면서 출력신호(Vout)로 고준위 레벨(High Level)이 출력된다.

제3구간(③)에서는 클럭2(CLK2)가 고준위 레벨(High Level)이 되면서 QB node를 고준위 레벨(High Level)로 만든다. 이에 따라서 Q node는 방전용 전압(Vss)으로 리셋(Reset) 된다. 이에 따라, PU TR은 Off 되고, PD TR은 On이 되어 출력신호(Vout)로는 방전용 전압(Vss)과 동일한 저준위 레벨(Low Level)이 출력된다. 이때, W2에 의한 Q node의 리셋(Reset)은 RC 딜레이(delay)가 발생할 수 있으므로, 리셋 TR을 추가하여 딜레이 제거를 꾀할 수 있다.

한편, 상기한 바와 같이 구동되는 종래의 구동회로에서, 클럭(CLK)의 저준위 레벨(Low Level) = 스타트신호의 저준위 레벨(Vst Low Level) = 방전용 전압(VSS) 이다. 즉, TR의 Gate단과 Source단이 동일한 전압으로 인가된다.

이때의 문제점은, TR의 문턱전압(Vth)이 쉬프트(Shift) 되면, Vgs=0V일 때 누설전류(Leakage Current)가 발생하게 되어, CLK 및 Q node, QB node에 영향을 줄 뿐만 아니라 출력신호(Vout)에도 영향을 미치게 된다는 것이다. 또한, 그 영향으로 CLK이 제대로 형성되지 않고, Q node의 부트스트랩(Bootstrap) 역시 제대로 되지 않을 뿐만 아니라, 출력 단자에는 멀티 시그널(Multi Signal)이 출력된다. 이러한 현상이 반복되다 보면 결국에는 디스플레이 자체가 구동되지 않는 현상이 발생한다.

즉, 도 2를 통해 알 수 있듯이, TF의 문턱전압이 (-)로 쉬프트 되어 있어서, Vgs=0V 에서 전류 차단 기능이 제대로 수행되지 않는 단점이 있다. 이에 따른 문제점을 도 1의 (b)를 참고하여 간략히 설명하면 다음과 같다. 도 1의 (b)에서 점선으로 표시된 파형은, 트랜지스터의 누설 전류에 의해 형성되는 파형이다.

첫째, PU TR의 문제점은, 제3구간에서, Q node의 저준위 레벨 전압(VGL)과 출력신호의 저준위 레벨 전압(VGL)이 같은 전압으로 인가되기 때문에, 출력단으로 High Level일 때의 CLK1이 출력된다는 것이다.

둘째, PD TR의 문제점은, 제2구간에서, QB node의 저준위 레벨 전압(VGL)과 방전용 전압(Vss)이 같은 전압으로 인가되기 때문에, CLK1이 출력신호(Vout)로 출력 시 PD TR로 전류경로(Current Path)가 형성되며, 따라서, 출력신호의 고준의 레벨(High Level)이 PD의 누설전류에 의하여 감소한다는 것이다.

셋째, W4 TR의 문제점은, 제3구간에서, 스타트신호의 저준위 레벨 전압(VGL)과 방전용 전압(VSS)이 같은 전압으로 인가되기 때문에, QB node에 VDD 인가 시 W4 TR로 전류패스(Current Path)가 형성된다는 것이다.

넷째, W2 TR의 문제점은, 제1구간에서, QB node가 저준위 레벨이고, Q node가 고준위 레벨 일 때, 방전용 전압(VSS)에 의한 전류패스(Current Path)가 형성되어 리셋이 제대로 되지 않는다는 것이다.

즉, 상기한 바와 같은 종래의 쉬프트 레지스터는 방전용 전압(VSS)에 의해 턴 오프 되어야 할 PD, W4, W2, PU가 정상적으로 턴 오프되지 못하여, 누설전류가 흐르게 된다는 문제점을 가지고 있다.

본 발명은 상술한 문제점을 해결하기 위한 것으로서, 방전용 전압보다 더 낮거나 또는 더 높은 전원을 인가시킬 수 있는, 쉬프트 레지스터 및 이를 이용한 평판표시장치를 제공하는 것을 기술적 과제로 한다.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 복수의 스테이지들을 포함하며, 상기 복수의 스테이지들 각각은, 출력신호를 순차적으로 출력하는 업다운 구동부; 상기 업다운 구동부에 제1방전용 전압을 공급하는 제1방전용 전압 공급부; 및 상기 제1방전용 전압과 동일한 레벨의 전압이 인가되는 트랜지스터에, 상기 제1방전용 전압보다 더 낮거나 또는 더 높은 전압을 인가하는 제2방전용 전압 공급부를 포함한다.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 쉬프트 레지스터를 이용한 평판표시장치는, 상기 쉬프트 레지스터를 포함하여 구성된 구동부; 및 상기 구동부에 의해 구동되는 패널을 포함한다.

상술한 해결 수단에 따라 본 발명은 다음과 같은 효과를 제공한다.

즉, 본 발명은 방전용 전압보다 더 낮거나 또는 더 높은 전원을 인가시킴으로써, 누설(Leakage)이 발생할 수 있는 요소들을 제거하여 쉬프트 레지스터의 출력을 안정적으로 만들 수 있다는 효과를 제공한다.

또한, 본 발명은 구동회로의 소자에 대한 영향을 줄임으로써 공정의 영향성에서 어느 정도의 마진(Margin)을 가져갈 수 있고, 전체적으로 수율을 향상시킬 수 있다는 효과를 제공한다.

도 1은 종래의 쉬프트 레지스터의 각 스테이지의 회로 구성 및 파형을 나타내는 예시도.
도 2는 종래의 쉬프트 레지스터에서의 문턱전압의 변화를 나타낸 예시도.
도 3은 본 발명에 따른 쉬프트 레지스터의 일예시도.
도 4는 본 발명에 따른 쉬프트 레지스터에 적용되는 스테이지의 회로 구성을 나타낸 예시도.
도 5는 본 발명에 따른 쉬프트 레지스터의 다양한 파형을 나타낸 예시도.
도 6은 본 발명에 따른 쉬프트 레지스터에서의 문턱전압의 변화를 나타낸 예시도.
도 7 내지 도 9는 본 발명에 따른 쉬프트레지스터의 특성 파악을 위해 실시된 다양한 시뮬레이션 결과를 나타낸 그래프.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.

도 3은 본 발명에 따른 쉬프트 레지스터의 일예시도이다.

본 발명에 따른 쉬프트 레지스터는, 액정 디스플레이 또는 유기발광 디스플레이(이하, 간단히 평판표시장치라 함)에서 패널을 구동하기 위한 구동회로 사용되는 것으로서, 평판표시장치(디스플레이)의 스캔 구동회로는 일반적으로, 쉬프트 레지스터를 이용하여 스캔라인들에 스캔펄스를 순차적으로 공급하고 있다.

이러한 스캔 구동회로의 쉬프트 레지스터는 복수의 박막트랜지스터들(Thin Film Transistor, 이하 "TFT"라 함)을 포함하는 스테이지들을 구비한다. 스테이지들은 종속적으로 접속되어 출력신호를 순차적으로 발생한다.

즉, 본 발명에 따른 쉬프트 레지스터는 도 3에 도시된 바와 같이, 복수의 스테이지들(Stage 1 ~ Stage n)(300) 및 클럭 공급부(200)를 포함하며, 도면에 도시되어 있지는 않지만, 첫번째 스테이지(Stage1)에 스타트 신호(Vst)를 공급하기 위한 스타트 신호 공급부가 더 포함된다.

스테이지들(300)은 종속적(cascade)으로 접속되어 출력신호(Vout 1 ~ Vout n)를 순차적으로 발생한다. 스테이지들 각각은, 풀업 트랜지스터(Pull-up transistor)(미도시)를 제어하기 위한 Q 노드와, 풀다운 트랜지스터(Pull-down transister)(미도시)를 제어하기 위한 QB 노드를 포함한다. 또한, 스테이지들(Stage 1 ~ Stage n) 각각은 이전 스테이지로부터 입력된 캐리신호, 다음 스테이지로부터 입력된 캐리신호, 및 클럭신호(CLK)에 응답하여 Q 노드와 QB 노드 전압을 충방전시키는 스위치 회로들을 포함한다.

즉, 쉬프트 레지스터의 스테이지들의 출력신호(Vout 1 ~ Vout n)는 액정 표시 장치 또는 유기발광디스플레이와 같은 평판표시장치(디스플레이)의 패널에 형성되어 있는 스캔라인들에 인가되는 스캔펄스임과 동시에, 이전 스테이지와 다음 스테이지로 전달되는 캐리신호의 역할을 겸하고 있다.

한편, 상기한 바와 같은 스테이지들 각각에는 큐노드 리셋부(미도시)가 형성되어 있어서, 평판 표시 장치가 파워 오프(OFF) 상태에서 파워 온(ON) 상태로 전환되거나 또는 슬립 온(Sleep On) 상태에서 슬립 아웃(Sleep Out) 상태로 전환(이하, 간단히 '재구동'이라 함) 시 하나의 스테이지에서 1프레임 타임 동안 다 수개의 출력신호가 발생되는 것을 방지할 수도 있다.

클럭 공급부(200)는 복수의 스테이지들에 클럭을 공급하기 위한 것으로서, 도 3에 도시된 바와 같이, 2상으로 구동되는 쉬프트 레지스터의 경우에는 CLK1 및 CLK2를 공급하고 있으며, 도면으로 도시되어 있지는 않지만, 4상으로 구동되는 쉬프트 레지스터의 경우에는 CLK1 내지 CLK4를 공급하고 있다.

한편, 본 발명에 따른 쉬프트 레지스터는, 각 스테이지가 상기한 바와 같은 큐노드 리셋부(미도시)를 구비하고 있는 경우에는, 큐노드 리셋부에 큐노드 리셋신호를 공급하기 위한 큐노드 리셋신호 공급부(미도시)를 더 포함할 수도 있다. 즉, 큐노드 리셋부는 재구동에 따른 스타트 신호가 첫 번째 스테이지에 입력되기 전에, 큐노드 리셋신호(QRS)를 입력받아 Q노드를 방전용 전압(VSS) 상태로 유지시킴으로써, 상기한 바와 같이 재구동 후 첫 번째 프레임 타임 동안 다 수개의 출력신호가 발생되는 것을 방지하는 기능을 수행한다.

도 4는 본 발명에 따른 쉬프트 레지스터에 적용되는 스테이지의 회로 구성을 나타낸 예시도로서, 도 3에 도시된 쉬프트 레지스터의 각 스테이지의 회로 구성을 나타낸 것이며, 특히, 2상(Phase)으로 구동되는 스테이지의 회로 구성을 나타낸 것이다. 또한, 도 5는 본 발명에 따른 쉬프트 레지스터의 다양한 파형을 나타낸 예시도이다. 또한, 도 6은 본 발명에 따른 쉬프트 레지스터에서의 문턱전압의 변화를 나타낸 예시도이다.

즉, 본 발명에 적용되는 스테이지는 도 4에 도시된 바와 같이, 업다운 구동부(310), 제1방전용 전압 공급부(320) 및 제2방전용 전압 공급부(330)를 포함하여 구성된다.

업다운 구동부(310)는 스타트 신호에 의해 구동되어, 스캔 신호 및 다음 단의 스테이지를 구동하는 스타트 신호로 이용되는 출력신호를 출력하는 것으로서, 스타트 신호에 의해 구동되어 클럭1(CLK1)을 출력신호로 출력하기 위한 풀업 트랜지스터(PU) 및 클럭1(CLK1) 출력 후 입력되는 또 다른 클럭에 의해 제1방전용 전압(VSS)을 출력신호로 출력하기 위한 풀다운 트랜지스터(PD)를 포함하여 구성된다.

즉, 업다운 구동부(310)는 스타트 신호 공급단자(311), 제1클럭입력단자(314), 제2클럭입력단자(312), 충전용 전압 공급단자(313)를 통해, 스타트 신호, 제1클럭, 제2클럭 및 충전용 전압을 공급받아, 평판표시장치의 패널 구동을 위해 요구되는 스캔펄스를 출력단자(315)를 통해 출력신호로 출력하는 기능을 수행한다.

제1방전용 전압 공급부(320)는 제1방전용 전압단자(321)를 통해 업다운 구동부(310)에 제1방전용 전압을 공급하는 기능을 수행한다.

제2방전용 전압 공급부(330)는 제2방전용 전압단자(331)를 통해 업다운 구동부(320)에 제2방전용 전압을 공급하는 기능을 수행한다. 여기서, 제2방전용 전압은 제1방전용 전압보다 더 낮거나 또는 더 높은 전압이 이용된다.

상기한 바와 같이 구성된 스테이지의 구동방법을 도 4와 도 5를 참조하여 설명하면 다음과 같다.

첫 번째 과정(제1구간(①))으로서, 도 4에 도시된 스테이지가 첫 번째 스테이지(Stage1)인 경우, 스타트신호에 의해 W1이 턴온되어, VDD가 Q 노드에 입력되고, 스타트 신호가 오프(Off) 되면 Q 노드는 플로팅 상태로 된다. 즉, 스타트신호가 입력되었다가 오프되는 순간, CLK1은 아직 입력되지 않은 상태이며, 따라서, 출력단자로는 출력신호(Vout1)가 출력되지 않은 상태이다.

한편, 본 발명은 스타트신호에 의해 W4가 턴온되면, QB노드에 제2방전용 전압을 인가시키고, 이로 인해, W2의 게이트에 제2방전용 전압이 인가되도록 한다. 따라서, W2에 서로 다른 레벨의 제1방전용 전압과 제2방전용 전압이 인가되므로, W2로는 제1방전용 전압에 의한 누설전류가 발생되지 않게 되며, 결국, Q노드는 플로팅 상태를 유지하게 된다.

두 번째 과정(제2구간(②))으로서, 스타트신호가 오프되는 순간, CLK1이 충전용 전압(VDD), 즉, 고준위 레벨로 변경되면, 부트스트랩(Bootstrap)에 의해 PU의 Vgs가 커지게 되고, 이에 따라, PU가 턴온되어 CLK1이 출력신호(Vout)로 출력된다. 즉, 스타트신호가 오프되어 저준위 레벨로 변경되면, CLK1이 출력단자를 통해 출력신호(Vout1)로 출력된다. 이때, 고준위 레벨(충전용 전압(VDD))로 출력된 출력신호(Vout1)는, 다음 스테이지인 두 번째 스테이지(Stage2)의 Vst로 입력되고, 상기 구동법과 동일한 방법에 의해 CLK2가 Vout2의 형태로 출력되며, 결과적으로 입력신호가 쉬프트 된다.

한편, W5가 턴온됨에 따라, QB 노드는 제2방전용 전압(VSS')으로 리셋된다. 즉, 본 발명은 CLK1이 출력신호로 출력되는 동안, W5를 턴온시켜 제2방전용 전압이 QB노드를 통해 PD의 게이트에 인가되도록 한다. 따라서, 제1방전용 전압(VSS) 보다 더 낮거나 높은 레벨의 제2방전용 전압(VSS')과 제1방전용 전압(VSS)이 PD에 인가됨에 따라, PD로는 제1방전용 전압에 의한 누설전류가 흐르지 못하게 되며, 결국, 출력신호의 감쇄현상이 방지될 수 있다.

또한, 첫 번째 과정에서 설명된 바와 같이, 제2방전용 전압이 W2에 인가됨에 따라, W2로 제1방전용 전압에 의한 누설전류가 흐르지 못하도록 함으로써, Q노드의 부트스트랩 효과가 저하되지 않는다.

세 번째 과정(제3구간(③))으로서, CLK1 출력 후, CLK2에 의해 W3가 턴온되면 QB 노드는 충전용 전압(VDD) 레벨로 충전되고, QB노드에 의해 W2가 턴온되며, 따라서, W2를 통해 제1방전용 전압(VSS)이 Q노드로 전달되어 Q 노드는 방전용 전압(VSS) 레벨로 리셋된다. 한편, QB노드에 의해 PD가 턴온되며, 따라서, PD를 통해 제1방전용 전압(VSS)이 출력신호로 출력된다. 즉, CLK2가 고준위 레벨로 입력되는 동안, 출력단자로는 저준위 레벨의 방전용 전압(VSS)이 출력신호(Vout1)로 출력된다.

본 발명은 상기와 같이 저준위 레벨의 방전용 전압이 출력신호로 출력되는 동안, W4로는 스타트 신호의 저준위 전압보다 낮은 레벨의 제2방전용 전압과 스타트 신호의 저준위 전압을 인가시킴으로써, W4를 통해 QB노드로 누설 전류가 흐르지 않도록 하고 있다.

한편, 상기와 같이 스테이지가 동작되고 있는 상태에서, 스테이지가 장착되어 있는 평판표시장치가 파워 오프(OFF)되거나 또는 슬립(Sleep) 오프 상태로 전환되면, 스테이지로 공급되는 클럭, Vst, VDD 및 VSS 등이 차단되며, 따라서, Q노드는 플로팅된 상태를 유지하게 된다. 이후, 평판표시장치가 다시 파워 온(ON)되거나 슬립 온(ON) 상태로 전환되면, 다시 스타트신호가 첫 번째 스테이지로 공급되나, 본 발명은 스타트신호를 첫 번째 스테이지(Stage1)에 공급하기에 앞서 큐노드 리셋신호를 미리 첫 번째 스테이지를 포함한 모든 스테이지로 공급할 수도 있다. 큐노드 리셋신호가 공급됨에 따라, 큐노드 리셋신호에 의해 큐노드 리셋 트랜지스터(W6)가 턴온되며, VSS가 큐노드 리셋 트랜지스터(W6)를 통해 Q노드로 전송되므로, Q노드는 VSS 레벨로 리셋 된다. 즉, Q노드는 재구동시, Vst를 입력받기 전에 플로팅 상태에서 큐노드 리셋신호에 의해 VSS레벨로 리셋됨으로써, 풀업 트랜지스터(PU)를 턴온 시킬 수 없으며, 따라서, 스타트신호(Vst)가 첫 번째 스테이지로 공급되기 전에 발생되는 CLK1이, CLK1을 입력 신호로 공급받는 스테이지들(2상(Phase)의 경우에는, stage1, stage 3, stage 5,..., 4상의 경우에는 stage1, stage 5, stage 9, ... 스테이지)로 공급되더라도, CLK1이 출력신호로 출력되지 않는다.

이후, 상기와 같이 Q노드가 VSS레벨로 리셋된 상태에서, 스타트신호가 공급되면, 쉬프트 레지스터는 상기한 바와 같은 과정을 반복함으로써, 각 스테이지의 출력신호를 순차적으로 발생시키게 된다.

즉, 상기한 바와 같이, 본 발명에 따른 쉬프트 레지스터는 스테이지의 업다운 구동부(310), 제1방전용 전압 공급부(320) 및 제2방전용 전압 공급부(330)를 통해 출력신호를 각 스테이지별로 순차적으로 쉬프트시키면서 출력시킬 수 있다.

한편, 도 4에 도시된 업다운 구동부(310) 및 제1방전용 전압 공급부(320)는 본 발명을 설명하기 위한 일예로 설명된 것으로서, 본 발명에 적용되는 업다운 구동부 및 제1방전용 전압 공급부의 구성은 2상, 3상, 4상에 따라 다양하게 변경될 수도 있다.

또한, 도 4 및 상기 설명에서는 업다운 구동부(310)가 N타입 TFT로 구성되어 있는 스테이지를 일예로 하여 본 발명이 설명되었으나, 업다운 구동부(320)는 P타입 TFT로도 구성될 수 있으며, 이 경우, 상기와 같은 구동 방법에 의해 구동될 수 있다.

또한, 상기 설명 중 큐노드 리셋 트랜지스터(W6)는 본 발명이 적용되는 평판표시장치의 재구동시 스타트 신호에 의해 복수의 스테이지에서 출력신호가 출력되는 것을 방지하기 위해 추가적으로 구비되는 것으로서, 본 발명에 따른 쉬프트 트랜지스터에 반드시 구비되는 것은 아니다.

한편, 본 발명은 쉬프트 레지스터의 각 스테이지에 구비되어 있는 트랜지스터를, 종래에 사용되는 턴오프 전압의 레벨(제1방전용 전압)보다 좀더 낮은 턴오프 전압 레벨(제2방전용 전압)을 이용하여 턴오프시켜, 각 트랜지스터를 통해 누설전류가 발생되는 현상을 줄이기 위한 것으로서, 이를 위해 본 발명은 도 4에 도시된 바와 같이, 제2방전용 전압 공급부(330)를 포함하고 있다.

여기서, 제2방전용 전압 공급부(330)는 상기한 바와 같이, 제1방전용 전압 공급부(320)를 통해 공급되는 전압의 레벨보다 충분히 더 낮거나 또는 높은 레벨의 전압을 업다운 구동부(310)로 공급하는 기능을 수행한다.

즉, 본 발명은 제2방전용 전압 공급부를 통해 QB node의 저준위 레벨(Low Level)을 충분히 낮거나 또는 높은 레벨의 제2방전용 전압(Vss')으로 잡아주게 되면, TR의 문턱전압(Vth)의 쉬프트(Shift)에 따른 Vgs=0V 일 때의 누설전류(Leakage Current) 발생을 제거할 수 있다.

따라서, 본 발명은 상기한 바와 같은 제2방전용 전압 공급부(330)의 추가에 따라, 상기 종래기술에서 설명된 4가지 문제점, 즉, PU TR의 문제점, PD TR의 문제점, W4 TR의 문제점 및 W2 TR의 문제점을 해결할 수 있다.

도 7 내지 도 9는 본 발명에 따른 쉬프트레지스터의 특성 파악을 위해 실시된 다양한 시뮬레이션 결과를 나타낸 그래프이다.

우선, 도 7은 종래의 쉬프트레지스터에서의 문턱전압(Vth)의 쉬프트에 따른 시뮬레이션 결과를 나타낸 것으로서, Leakage Current에 의하여 발생하는 VSS Rising에 대한 Simulation을 보면, 1st Stage에서 Nth Stage까지 약 △0.2V 가량의 차이가 발생하는 것을 알 수 있다. 즉, Nth Stage에서 VGL Level 차가 발생한다. 이는 Q Node가 High인 구간에서는 CLK이 Out되고, 나머지 영역에서는 VSS가 Out되므로 CLK Low와 VSS Level 차이에 의한 Nth Stage VGL Level 차이가 발생하는 것이다.

다음으로, 도 8은 종래의 N타입에서의 문턱전압의 쉬프트에 따른 시뮬레이션 결과를 나타낸 것이다. 즉, 도 8은 Vth ±1V를 Simulation Condition으로 한 것으로서, Vth 초기 조건이 Shift되어 있을 경우를 가정한 Simulation 결과를 나타낸 것이다(전체 TFT의 Vth를 Shift함).

(a)의 경우, Output Result가, △Vth = -1V (Vth1 = 0.18V or Vth2 = -0.52V)로서, Multi-Output이 발생하지 않으나, Leakage Current에 의한 전압 강하가 큼(VSS Rising, CLK Drop)을 알 수 있다.

(b)의 경우, Output Result가, △Vth = +1V (Vth1 = 2.18V or Vth2 = 1.48V)로서, Leakage Current에 의한 VSS Rising이 없음을 알 수 있다(CLK Line Width 변경 Simulation 결과: 200um -> 70um).

마지막으로, 도 9는 본 발명에 따른 쉬프트레지스터에서의 문턱전압 쉬프트에 따른 시뮬레이션 결과를 나타낸 것으로서, DC Stress에 의한 Vth Positive Shift 4V로 가정한 시뮬레이션 결과이다.

즉, 종래에는 Inverter High(W5)의 Vth Shift에 의해 Q Node Voltage Drop이 발생하여, Reset시 QB Node를 충분히 올려주지 못해 Multi-Output이 발생하였으나, QB Node Reset TFT 추가, Reset時 QB Node Rising이 개선되었음을 알 수 있다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

310 : 업다운 구동부 320 : 제1방전용 전압 공급부
330 : 제2방전용 전압 공급부

Claims (11)

1. 복수의 스테이지들을 포함하고,
   상기 복수의 스테이지들 각각은, 출력신호를 순차적으로 출력하는 업다운 구동부; 상기 업다운 구동부에 제1방전용 전압을 공급하는 제1방전용 전압 공급부; 및 상기 업다운 구동부에 제2방전용 전압을 공급하는 제2방전용 전압 공급부를 포함하고,
   상기 업다운 구동부는, 상기 제1방전용 전압을 상기 출력신호로 출력하기 위한 풀다운 트랜지스터(PD)를 포함하고,
   상기 제2방전용 전압 공급부는, 상기 풀다운 트랜지스터의 게이트에 연결되어 있는 적어도 하나의 트랜지스터를 통해 상기 풀다운 트랜지스터의 게이트와 연결되며,
   상기 풀다운 트랜지스터(PD)가 N타입일 때, 상기 제2방전용 전압은 상기 제1방전용 전압보다 낮은 레벨을 가지며, 상기 풀다운 트랜지스터(PD)가 P타입일 때 상기 제2방전용 전압은 상기 제1방전용 전압보다 높은 레벨을 갖는 쉬프트 레지스터.
2. 제 1 항에 있어서,
   스캔펄스가 상기 출력신호로 출력될 때, 상기 제2방전용 전압이 상기 풀다운 트랜지스터의 게이트로 공급되어, 상기 풀다운 트랜지스터가 턴오프되는 쉬프트 레지스터.
3. 제 1 항에 있어서,
   상기 풀다운 트랜지스터의 게이트에 연결되어 있는 상기 트랜지스터는,
   상기 풀다운 트랜지스터와 상기 제2방전용 전압 공급부 사이에 연결되어 있으며, 게이트가 풀업 트랜지스터(PU)에 연결되어 있는 트랜지스터(W5)인 것을 특징으로 하는 쉬프트 레지스터.
4. 제 1 항에 있어서,
   상기 풀다운 트랜지스터의 게이트에 연결되어 있는 상기 트랜지스터는,
   상기 풀다운 트랜지스터와 상기 제2방전용 전압 공급부 사이에 연결되어 있으며, 게이트가 스타트 신호 공급 단자에 연결되어 있는 트랜지스터(W4)인 것을 특징으로 하는 쉬프트 레지스터.
5. 제 1 항에 있어서,
   상기 풀다운 트랜지스터의 게이트에 연결되어 있는 상기 트랜지스터는,
   풀업 트랜지스터와 연결되어 있는 Q노드와 상기 제1방전용 전압 공급부 사이에 연결되어 있으며, 게이트가 상기 풀다운 트랜지스터(PD)에 연결되어 있는 트랜지스터(W2)인 것을 특징으로 하는 쉬프트 레지스터.
6. 제 1 항에 있어서,
   상기 풀다운 트랜지스터(PD)는 상기 출력신호를 출력하는 출력단자와 상기 제1방전용 전압 공급부 사이에 연결되어 있는 쉬프트 레지스터.
7. 제 1 항에 있어서,
   상기 풀다운 트랜지스터의 게이트에 연결되어 있는 상기 트랜지스터는,
   상기 풀다운 트랜지스터와 상기 제2방전용 전압 공급부 사이에 연결되어 있으며, 게이트가 스타트 신호 공급 단자에 연결되어 있는 트랜지스터(W4)와,
   상기 풀다운 트랜지스터와 상기 제2방전용 전압 공급부 사이에 연결되어 있으며, 게이트가 풀업 트랜지스터(PU)에 연결되어 있는 트랜지스터(W5)인 것을 특징으로 하는 쉬프트 레지스터.
8. 제 1 항에 있어서,
   상기 풀다운 트랜지스터의 게이트에 연결되어 있는 상기 트랜지스터는,
   상기 풀다운 트랜지스터와 상기 제2방전용 전압 공급부 사이에 연결되어 있으며, 게이트가 스타트 신호 공급 단자에 연결되어 있는 트랜지스터(W4)와,
   풀업 트랜지스터와 연결되어 있는 Q노드와 상기 제1방전용 전압 공급부 사이에 연결되어 있으며, 게이트가 상기 풀다운 트랜지스터(PD)에 연결되어 있는 트랜지스터(W2)인 것을 특징으로 하는 쉬프트 레지스터.
9. 제 1 항에 있어서,
   상기 풀다운 트랜지스터의 게이트에 연결되어 있는 상기 트랜지스터는,
   상기 풀다운 트랜지스터와 상기 제2방전용 전압 공급부 사이에 연결되어 있으며, 게이트가 풀업 트랜지스터(PU)에 연결되어 있는 트랜지스터(W5)와,
   상기 풀업 트랜지스터와 연결되어 있는 Q노드와 상기 제1방전용 전압 공급부 사이에 연결되어 있으며, 게이트가 상기 풀다운 트랜지스터(PD)에 연결되어 있는 트랜지스터(W2)인 것을 특징으로 하는 쉬프트 레지스터.
10. 제 1 항에 있어서,
    상기 풀다운 트랜지스터의 게이트에 연결되어 있는 상기 트랜지스터는,
    상기 풀다운 트랜지스터와 상기 제2방전용 전압 공급부 사이에 연결되어 있으며, 게이트가 스타트 신호 공급 단자에 연결되어 있는 트랜지스터(W4)와,
    상기 풀다운 트랜지스터와 상기 제2방전용 전압 공급부 사이에 연결되어 있으며, 게이트가 풀업 트랜지스터(PU)에 연결되어 있는 트랜지스터(W5)와,
    상기 풀업 트랜지스터와 연결되어 있는 Q노드와 상기 제1방전용 전압 공급부 사이에 연결되어 있으며, 게이트가 상기 풀다운 트랜지스터(PD)에 연결되어 있는 트랜지스터(W2)인 것을 특징으로 하는 쉬프트 레지스터.
11. 제 1 항 내지 제 10 항 중 어느 한 항에 기재된 쉬프트 레지스터를 포함하여 구성된 구동부; 및
    상기 구동부에 의해 구동되는 패널을 포함하는 쉬프트 레지스터를 이용한 평판표시장치.

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