CN107358906B - 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 - Google Patents

Abstract

本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，解决下一级移位寄存器单元输出的信号出现异常时，影响上一级移位寄存器单元进行复位操作的问题。该移位寄存器单元包括复位辅助控制模块，对所述信号输出端的电压进行存储，并将存储的电压输出至复位信号端；上拉控制模块，将信号输入端的电压输出至上拉节点；上拉模块，将第三时钟信号端的电压输出至信号输出端；下拉控制模块，将信号控制端的电压输出至下拉节点；下拉模块，将上拉节点和信号输出端的电压下拉至所述第一电压端；复位模块，将上拉节点和信号输出端的电压下拉至第一电压端。该移位寄存器单元用于向栅线输出栅极扫描信号。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。

背景技术

显示装置例如TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶体管-液晶显示器)内设置有阵列基板，其中，阵列基板可以划分为显示区域和位于显示区域周边的布线区域。其中周边区域内设置有用于对栅线进行逐行扫描的栅极驱动器。现有的栅极驱动器常采用GOA(Gate Driver on Array，阵列基板行驱动)设计将TFT(ThinFilm Transistor，薄膜场效应晶体管)栅极开关电路集成在上述周边区域构成GOA电路，以实现窄边框设计。

现有技术中，GOA电路包括多个级联的移位寄存器单元，每一个移位寄存器单元的输出端连接一行栅线，用于向栅线输入栅极驱动信号。其中，下一级移位寄存器单元的输出端的信号作为上一级移位寄存器单元的复位信号。在此情况下，当下一级移位寄存器单元输出的信号出现异常时，将影响上一级移位寄存器单元的复位操作，进而引起连锁反应，导致多个移位寄存器单元无法正常工作，使得显示屏的出现横纹，降低显示效果。

发明内容

本发明的实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，解决下一级移位寄存器单元输出的信号出现异常时，影响上一级移位寄存器单元进行复位操作的问题。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例的一方面，提供一种移位寄存器单元，包括：复位辅助控制模块、上拉控制模块、上拉模块、下拉控制模块、下拉模块以及复位模块；所述复位辅助控制模块连接信号输出端、第一时钟信号端、第二时钟信号端、信号输入端、所述复位信号端以及第一电压端；所述复位辅助控制模块用于在所述信号输入端的控制下，在充电阶段将存储的电压释放至所述第一电压端，或者在输出阶段，用于对所述信号输出端的电压进行存储，并在复位阶段，在所述第一时钟信号端以及所述第二时钟信号端的控制下，用于将存储的电压输出至所述复位信号端；所述上拉控制模块连接所述信号输入端和上拉节点；所述上拉控制模块用于在所述信号输入端的控制下，将所述信号输入端的电压输出至所述上拉节点；所述上拉模块连接第三时钟信号端、所述上拉节点以及所述信号输出端；所述上拉模块用于在所述上拉节点的控制下，将所述第三时钟信号端的电压输出至所述信号输出端；所述下拉控制模块连接信号控制端、第一电压端、所述上拉节点以及下拉节点；所述下拉控制模块用于在所述信号控制端的控制下，将所述信号控制端的电压输出至所述下拉节点，或者，在所述上拉节点的控制下，用于将所述下拉节点的电压下拉至所述第一电压端；所述下拉模块连接所述下拉节点、所述第一电压端、所述上拉节点以及所述信号输出端；所述下拉模块用于在所述下拉节点的控制下，将所述上拉节点和所述信号输出端的电压下拉至所述第一电压端；所述复位模块连接所述复位信号端、所述第一电压端、所述上拉节点以及所述信号输出端；所述复位模块用于在所述复位信号端的控制下，将所述上拉节点和所述信号输出端的电压下拉至所述第一电压端。

优选的，复位辅助控制模块包括第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第一电容；所述第一晶体管的栅极连接所述信号输入端，第一极连接所述第一电容的第一端，第二极与所述第一电压端相连接；所述第一电容的另一端与所述第一电压端相连接；所述第二晶体管的栅极和第一极连接所述信号输出端，第二极与所述第一晶体管的第一极相连接；所述第三晶体管的栅极连接所述第一时钟信号端，第一极与所述第一晶体管的第一极相连接，第二极与所述第四晶体管的第一极相连接；所述第四晶体管的栅极连接所述第二时钟信号端，第二极与所述复位信号端相连接。

进一步优选的，在所述信号控制端连接第二电压端的情况下，所述下拉控制模块包括第五晶体管、第六晶体管以及第七晶体管；所述第五晶体管的栅极连接所述复位信号端，第一极连接所述第二电压端，第二极与所述下拉节点相连接；所述第六晶体管的栅极和第一极连接所述第二电压端，第二极与所述下拉节点相连接；所述第七晶体管的栅极连接所述上拉节点，第一极连接所述下拉节点，第二极与所述第一电压端相连接。

或者，进一步优选的，在所述信号控制端连接所述第二时钟信号端的情况下，所述下拉控制模块包括第五晶体管、第六晶体管、第七晶体管以及第八晶体管；所述第五晶体管的栅极和第一极连接所述第二时钟信号端，第二极与所述第六晶体管的栅极相连接；所述第六晶体管的第一极连接所述第二时钟信号端，第二极与所述下拉节点相连接；所述第七晶体管的栅极连接所述上拉节点，第一极连接所述第六晶体管的栅极，第二极与所述第一电压端相连接；所述第八晶体管的栅极连接所述上拉节点，第一极连接所述第六晶体管的第二极，第二极与所述第一电压端相连接。

优选的，所述上拉控制模块包括第九晶体管；所述第九晶体管的栅极和第一极连接所述信号输入端，第二极与所述上拉节点相连接；所述上拉模块包括驱动晶体管和第二电容；所述驱动晶体管的栅极连接所述上拉节点，第一极连接所述第三时钟信号端，第二极与所述信号输出端相连接；所述第二电容的一端与所述驱动晶体管的栅极相连接，另一端与所述驱动晶体管的第二极相连接；所述下拉模块包括第十晶体管和第十一晶体管；所述第十晶体管的栅极连接所述下拉节点，第一极连接所述上拉节点，第二极与所述第一电压端相连接；所述第十一晶体管的栅极连接所述下拉节点，第一极连接所述信号输出端，第二极与所述第一电压端相连接；所述复位模块包括第十二晶体管和第十三晶体管；所述第十二晶体管的栅极连接所述复位信号端，第一极连接所述上拉节点，第二极与所述第一电压端相连接；所述第十三晶体管的栅极连接所述复位信号端，第一极连接所述信号输出端，第二极与所述第一电压端相连接。

优选的，在所述上拉控制模块还连接第二时钟信号端的情况下，所述上拉控制模块还包括第十四晶体管；所述第十四晶体管的栅极连接所述第二时钟信号端，第一极连接所述信号输入端，第二极与所述上拉节点相连接。

优选的，所述移位寄存器单元还包括辅助下拉模块；所述辅助下拉模块连接所述第二时钟信号端，第一极连接所述信号输出端，第二极与所述第一电压端相连接；所述辅助下拉模块用于在所述第二时钟信号端的控制下，将所述信号输出端的电压下拉至所述第一电压端；所述辅助下拉模块包括第十五晶体管；所述第十五晶体管的栅极连接所述第二时钟信号端，第一极连接所述信号输出端，第二极与所述第一电压端相连接。

本发明实施例的另一方面，提供一种栅极驱动电路，包括多个级联的如上所述的任意一种移位寄存器单元。第一级移位寄存器单元的信号输入端连接起始信号端；除了第一级移位寄存器单元以外，上一级移位寄存器单元的信号输出端与下一级移位寄存器单元的信号输入端相连接；最后一级移位寄存器单元的复位信号端连接所述起始信号端；除了最后一级移位寄存器单元以外，下一级移位寄存器单元的信号输出端与上一级移位寄存器单元的复位信号端相连接。

本发明实施例的再一方面，提供一种显示装置包括如上述所述的任意一种栅极驱动电路。

本发明实施例的又一方面，提供一种用于驱动如上所述的任意一种移位寄存器单元的方法，在一图像帧内，所述方法包括：在充电阶段：上拉控制模块在信号输入端的控制下，将所述信号输入端的电压输出至上拉节点；复位辅助控制模块在所述信号输入端的控制下，将存储的电压释放至第一电压端；在输出阶段：上拉模块在所述上拉节点的控制下，将第三时钟信号端的电压输出至信号输出端；复位辅助控制模块对所述信号输出端的电压进行存储；在复位阶段，所述复位辅助控制模块在第一时钟信号端以及第二时钟信号端的控制下，将存储的电压输出至复位信号端；下拉模块在所述下拉节点的控制下，将所述上拉节点和所述信号输出端的电压下拉至所述第一电压端；所述下拉控制模块在信号控制端的控制下，将所述信号控制端的电压输出至所述下拉节点；复位模块在所述复位信号端的控制下，将所述上拉节点和所述信号输出端的电压下拉至所述第一电压端。

本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。该移位寄存器单元中，在充电阶段，可以通过上拉控制模块对上拉节点进行充电；在输出阶段，在上拉节点的控制下，通过上拉模块将第三时钟信号端输出的电压作为栅极驱动信号由上述信号输出端输出，以对于该级移位寄存器单元的信号输出端相连接的栅线进行扫描。与此同时，在上述输出阶段，信号输出端输出的电压可以存储于复位辅助控制模块内。接下来，在复位阶段，下拉模块可以分别将上拉节点和信号输出端的电压下拉至第一电压端。复位模块可以分别将上拉节点和信号输出端的电压下拉至第一电压端，以对该上拉节点和信号输出端进行复位。在此情况下，如果与该级移位寄存器单元相连接的下一级移位寄存器单元输出的信号有误，而导致本级移位寄存器单元的复位信号端无法正常接收到信号时。本发明提供的移位寄存器单元可以通过复位辅助控制模块将在输出阶段存储的电压进行释放，以输出至本级移位寄存器单元的复位信号端，从而使得复位模块能够正常接收到复位信号，并对上拉节点和信号输出端执行复位操作。解决下一级移位寄存器单元输出的信号出现异常时，影响上一级移位寄存器单元进行复位操作的问题。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种移位寄存器单元的结构示意图；

图2为图1中各个模块的一种具体结构示意图；

图3为图1中各个模块的另一种具体结构示意图；

图4为用于控制图3所示的移位寄存器单元的各个控制信号的时序图；

图5为由图1所示的移位寄存器单元进行级联后构成的栅极驱动电路的结构示意图。

附图标记：

10-复位辅助控制模块；20-上拉控制模块；30-上拉模块；40-下拉控制模块；50-下拉模块；60-复位模块；70-辅助下拉模块。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种移位寄存器单元，如图1所示，包括：复位辅助控制模块10、上拉控制模块20、上拉模块30、下拉控制模块40、下拉模块50以及复位模块60。

其中，复位辅助控制模块10连接信号输出端OUTPUT、第一时钟信号端CLK1、第二时钟信号端CLK2、信号输入端INPUT、复位信号端RESET以及第一电压端VSS。具体的，该复位辅助控制模块10用于在信号输入端INPUT的控制下，在如图4所示的充电阶段P1将存储的电压释放至第一电压端VSS，或者在输出阶段P2，该复位辅助控制模块10用于在信号输出端OUTPUT的控制下，对该信号输出端OUTPUT的电压进行存储。此外，该并在复位阶段P3，该复位辅助控制模块10在第一时钟信号端CLK1以及第二时钟信号端CLK2的控制下，还用于将存储的电压输出至复位信号端RESET。

此外，上拉控制模块20连接信号输入端INPUT和上拉节点PU。该上拉控制模块20用于在信号输入端INPUT的控制下，将信号输入端INPUT的电压输出至上拉节点PU。

上拉模块30连接第三时钟信号端CLK3、上拉节点PU以及信号输出端OUTPUT。该上拉模块30用于在上拉节点PU的控制下，将第三时钟信号端CLK3的电压输出至信号输出端OUTPUT。

下拉控制模块40连接信号控制端S1、第一电压端VSS、上拉节点PU以及下拉节点PD。该下拉控制模块40用于在信号控制端S1的控制下，将信号控制端S1的电压输出至下拉节点PD。或者，该下拉控制模块40在上拉节点PU的控制下，用于将下拉节点PD的电压下拉至第一电压端VSS。

下拉模块50连接下拉节点PD、第一电压端VSS、上拉节点PU以及信号输出端OUTPUT。该下拉模块50用于在下拉节点PD的控制下，将上拉节点PU和信号输出端OUTPUT的电压下拉至第一电压端VSS。

复位模块60连接复位信号端RESET、第一电压端VSS、上拉节点PU以及信号输出端OUTPUT。该复位模块60用于在复位信号端RESET的控制下，将上拉节点PU和信号输出端OUTPUT的电压下拉至第一电压端VSS。

由上述可知，本发明实施例提供的移位寄存器单元中，在充电阶段P1，可以通过上拉控制模块20对上拉节点PU进行充电；在输出阶段P2，在上拉节点PU的控制下，通过上拉模块30将第三时钟信号端CLK3输出的电压作为栅极驱动信号由上述信号输出端OUTPUT输出，以对于该级移位寄存器单元的信号输出端OUTPUT相连接的栅线进行扫描。与此同时，在上述输出阶段P2，信号输出端OUTPUT输出的电压可以存储于复位辅助控制模块10内。接下来，在复位阶段P3，下拉模块50可以分别将上拉节点PU和信号输出端OUTPUT的电压下拉至第一电压端VSS。复位模块60可以分别将上拉节点PU和信号输出端OUTPUT的电压下拉至第一电压端VSS，以对该上拉节点PU和信号输出端OUTPUT进行复位。在此情况下，如果与该级移位寄存器单元相连接的下一级移位寄存器单元输出的信号有误，而导致本级移位寄存器单元的复位信号端RESET无法正常接收到信号时。本发明提供的移位寄存器单元可以通过复位辅助控制模块10将在输出阶段P2存储的电压进行释放，以输出至本级移位寄存器单元的复位信号端RESET，从而使得复位模块60能够正常接收到复位信号，并对上拉节点PU和信号输出端OUTPUT执行复位操作。解决下一级移位寄存器单元输出的信号出现异常时，影响上一级移位寄存器单元进行复位操作的问题。

以下对图1中各个模块的具体结构进行详细的说明。

复位辅助控制模块10如图2或图3所示，包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4以及第一电容C1。

其中，第一晶体管M1的栅极连接信号输入端INPUT，第一极连接第一电容C1的第一端，第二极与第一电压端VSS相连接。

第一电容C1的另一端与第一电压端VSS相连接。

第二晶体管M2的栅极和第一极连接信号输出端OUTPUT，第二极与第一晶体管M1的第一极相连接。

第三晶体管M3的栅极连接第一时钟信号端CLK1，第一极与第一晶体管M1的第一极相连接，第二极与第四晶体管M4的第一极相连接。

第四晶体管M4的栅极连接第二时钟信号端CLK2，第二极与复位信号端RESET相连接。

此外，如图2所示，在上述信号控制端S1连接第二电压端VDD的情况下，该下拉控制模块40包括第五晶体管M5、第六晶体管M6以及第七晶体管M7。

其中，本发明实施例中，是以第一电压端VSS输出恒定的低电平或者接地处理，第二电压端VDD输出恒定的高电平为例进行的说明。

其中，第五晶体管M5的栅极连接复位信号端RESET，第一极连接第二电压端VDD，第二极与下拉节点PD相连接。

第六晶体管M6的栅极和第一极连接上述第二电压端VDD，第二极与下拉节点PD相连接。

第七晶体管M7的栅极连接上拉节点PU，第一极连接下拉节点PD，第二极与第一电压端VSS相连接。

或者，如图3所示，在信号控制端S1连接第二时钟信号端CLK2的情况下，下拉控制模块40包括第五晶体管M5、第六晶体管M6、第七晶体管M7以及第八晶体管M8。

具体的，第五晶体管M5的栅极和第一极连接第二时钟信号端CLK2，第二极与第六晶体管M6的栅极相连接。

第六晶体管M6的第一极连接第二时钟信号端CLK2，第二极与下拉节点相连接；

第七晶体管M7的栅极连接上拉节点PU，第一极连接第六晶体管M6的栅极，第二极与第一电压端VSS相连接。

第八晶体管M8的栅极连接上拉节点PU，第一极连接第六晶体管M6的第二极，第二极与第一电压端VSS相连接。

在此基础上，对于如图2或图3所示的移位寄存器单元而言，上拉控制模块20包括第九晶体管M9。

该第九晶体管M9的栅极和第一极连接信号输入端INPUT，第二极与上拉节点PU相连接。

基于此，如图3所示，在上拉控制模块20还连接第二时钟信号端CLK2的情况下，该上拉控制模块20还包括第十四晶体管M14。

其中，第十四晶体管M14的栅极连接第二时钟信号端CLK2，第一极连接信号输入端INPUT，第二极与上拉节点PU相连接。

此外，如图2或图3所示，上拉模块30包括驱动晶体管Md和第二电容C2。

其中，驱动晶体管Md的栅极连接上拉节点PU，第一极连接第三时钟信号端CLK3，第二极与信号输出端OUTPUT相连接。第二电容C2的一端与驱动晶体管Md的栅极相连接，另一端与驱动晶体管Md的第二极相连接。

下拉模块50包括第十晶体管M10和第十一晶体管M11。

其中，第十晶体管M10的栅极连接下拉节点PD，第一极连接上拉节点PU，第二极与第一电压端VSS相连接。

第十一晶体管M11的栅极连接下拉节点PD，第一极连接信号输出端OUTPUT，第二极与第一电压端VSS相连接。

复位模块60包括第十二晶体管M12和第十三晶体管M13。

其中，第十二晶体管M12的栅极连接复位信号端RESET，第一极连接上拉节点PU，第二极与第一电压端VSS相连接。

第十三晶体管M13的栅极连接复位信号端RESET，第一极连接信号输出端OUTPUT，第二极与第一电压端VSS相连接。

此外，如图3所示，上述移位寄存器单元还包括辅助下拉模块70。

其中，辅助下拉模块70连接第二时钟信号端CLK2，第一极连接信号输出端OUTPUT，第二极与第一电压端VSS相连接。该辅助下拉模块70用于在第二时钟信号端CLK2的控制下，将信号输出端OUTPUT的电压下拉至第一电压端VSS。

具体的，辅助下拉模块70包括第十五晶体管M15。该第十五晶体管M15的栅极连接第二时钟信号端CLK2，第一极连接信号输出端OUTPUT，第二极与第一电压端VSS相连接。

需要说明的是，上述晶体管可以为N型晶体管或者为P型晶体管。当晶体管为N型晶体管时，该晶体管的第一极为漏极，第二极为源极；当晶体管为P型晶体管时，该晶体管的第一极为源极，第二极为漏极。

以下结合图4对图3所示的移位寄存器单元的具体工作过程进行详细的说明。其中，以下描述均是以上述晶体管均为N型晶体管进行的说明。此外，如图4所示，第三时钟信号端CLK3和第二时钟信号端CLK2输出的信号周期相同，相位相差180°。

具体的，如图4所示，在一图像帧的充电阶段P1，INPUT＝“1”CLK1＝“1/0”；CLK2＝“1”；CLK3＝“0”；OUTPUT＝“0”RESET＝“0”。其中，“0”表示低电平；“1”表示高电平；“1/0”表示在本阶段先为高电平，然后为低电平；“0/1”表示在本阶段先为低电平，再为高电平。

在此情况下，信号输入端INPUT和第二时钟信号端CLK2输出高电平，第九晶体管M9和第十四晶体管M14导通，该信号输入端INPUT输出的高电平通过上述第九晶体管M9和第十四晶体管M14传输至上拉节点PU，以对该上拉节点PU进行充电。

基于此，在上拉节点PU的控制下，第七晶体管M7和第八晶体管M8导通，从而通过第八晶体管M8将下拉节点PD的电压下拉至第一电压端。此外，通过第七晶体管M7，还可以将第六晶体管M6的栅极拉低，因此，即使第五晶体管M5在第二时钟信号端CLK2的控制下导通，也无法开启上述第六晶体管M6。

此外，在上述信号输入端INPUT的控制下，第一晶体管M1和第四晶体管M4导通，从而使得第一电容C1内残留的电压通过第一晶体管M1放电至第一电压端VSS。

在此基础上，当第一时钟信号端CLK1输出高电平时，第三晶体管M3导通，在此情况下，可以通过上述晶体管M4、M3以及M1将复位信号端RESET下拉至第一电压端VSS。

由上述可知，在上述充电阶段P1，上拉节点PU被充电。

在一图像帧的输出阶段P2，INPUT＝“0”CLK1＝“0/1”；CLK2＝“0”；CLK3＝“1”；OUTPUT＝“1”RESET＝“0”。

在此情况下，在第二电容C2的自举作用下，上拉节点PU的电位进一步升高，此时驱动晶体管Md导通，将第三时钟信号端CLK3输出的高电平作为栅极驱动信号传输至信号输出端OUTPUT。此时与该移位寄存器单元的信号输出端OUTPUT相连接的栅线接收到上述高电平，而被选通。

此外，在该信号输出端OUTPUT的控制下，第二晶体管M2导通，从而使得该信号输出端OUTPUT输出的高电平可以通过第二晶体管M2存储至第一电容C1。

此外，同上所述，在上拉节点PU的控制下，通过第八晶体管M8将下拉节点PD的电位拉低。

由上述可知，在上述输出阶段P2，信号输出端OUTPUT输出栅极扫描信号。

在一图像帧的复位阶段P3，INPUT＝“0”CLK1＝“1/0”；CLK2＝“1”；CLK3＝“0”；OUTPUT＝“0”RESET＝“1”。

在此情况下，本级移位寄存器单元的复位信号端RESET可以接收到与该级移位寄存器单元相连接的下一级移位寄存器单元的信号输出端OUTPUT输出的高电平，作为本级移位寄存器单元的复位信号。如果下一级移位寄存器单元输出的信号出现异常。此时，在第一时钟信号端CLK1输出高电平时，第三晶体管M3导通；且在第二时钟信号端CLK2的控制下，第四晶体管M4导通。此时，在上一阶段存储于第一电容C1中的电压可以通过第三晶体管M3和第四晶体管M4输出至本级移位寄存器单元的复位信号端RESET，从而使得该复位信号端RESET能够正常接收到复位信号。

在此情况下，当该复位信号端RESET接收到上述复位信号，即高电平，并输出时，第十二晶体管M12和第十三晶体管M13导通。从而可以通过第十二晶体管M12将上拉节点PU的电压下拉至第一电压端VSS，以对该上拉节点PU进行复位。此外，还可以通过第十三晶体管M13将信号输出端OUTPUT的电压下拉至第一电压端VSS，以对该第一电压端VSS进行复位。

基于此，上拉节点PU电位被拉低，第七晶体管M7和第八晶体管M8截止。在第二时钟信号端CLK2的控制下，第五晶体管M5导通，并将第二时钟信号端CLK2输出的高电平传输至第六晶体管M6的栅极，该第六晶体管M6导通，从而使得第二时钟信号端CLK2输出的高电平通过第六晶体管M6传输至下拉节点PD，以对该下拉节点PD进行充电。

在此情况下，在该下拉节点PD的控制下，第十晶体管M10和第十一晶体管M11导通。通过第十晶体管M10可以将上拉节点PU的电压下拉至第一电压端VSS。通过第十一晶体管M11可以将信号输出端OUTPUT的电压下拉至第一电压端VSS。

由上述可知，在上述复位阶段P3，将上拉节点PU和信号输出端OUTPUT的电位拉低。

在此基础上，在上述复位阶段P3之后，下一图像帧开始(即信号输入端INPUT再次输出高电平)之前可以通过第二时钟信号端CLK2周期性的对下拉节点PD进行充电，从而周期性的导通上述第十晶体管M10和第十一晶体管M11，以确保将上拉节点PU和信号输出端OUTPUT的电位拉低。因此，图3所示的移位寄存器单元为交流下拉模型。

需要说明的是，上述时对如图3所示的移位寄存器单元的工作过程进行的说明。对于图2所示的移位寄存器单元而言，工作过程同理可得。不同之处在于，信号控制端S1与能够输出恒定高电平的第二电压端VDD相连接。在此情况下，在上述复位阶段P3之后，下一图像帧开始之前，该第二电压端VDD可以一直控制图2中的第五晶体管M5和第六晶体管M6导通，从而可以使得第二电压端VDD输出的高电平通过该第五晶体管M5和第六晶体管M6传输至下拉节点PD，使得该下拉节点PD一直保持高电平。因此图2所示的移位寄存器单元为直流下拉模型。

此外，上述是以各个晶体管均为N型晶体管为例进行的说明，当各个晶体管均为P型时，该移位寄存器单元中各个晶体管的通断状态同理可得，并需要将图4中的部分时钟信号进行翻转即可。

本发明实施例提供一种栅极驱动电路，如图5所示，包括多个级联的如上所述的任意一种移位寄存器单元(RS1、RS2……RSn)。其中，n≥2，n为正整数。上述移位寄存器单元(RS1、RS2……RSn)分别与栅线(G1、G2……Gn)相连接。

具体的，第一级移位寄存器单元RS1的信号输入端INPUT连接起始信号端STV。该起始信号端STV用于在每帧开始时对该栅极驱动电路提供脉冲启动信号。

第一级移位寄存器单元RS1以外，上一级移位寄存器单元的信号输出端OUTPUT与下一级移位寄存器单元的信号输入端INPUT相连接。

最后一级移位寄存器单元RSn的复位信号端RESET连接起始信号端STV。该起始信号端STV的输出脉冲启动信号可以作为复位信号对最后一级移位寄存器单元RSn的信号输出端OUTPUT以及上拉节点PU进行复位。或者上述最后一级移位寄存器单元的复位信号端RESET还可以连接专用的复位电路，向其提供复位信号，该电路一般由数个晶体管组成，占用面积小于一个移位寄存器单元的面积。

除了最后一级移位寄存器单元RSn以外，下一级移位寄存器单元的信号输出端OUTPUT与上一级移位寄存器单元的复位信号端RESET相连接。

此外，相邻两级移位寄存器单元的第三时钟信号端CLK3、第二时钟信号端CLK2与系统时钟信号端CK2和CK2B交替连接。例如第一级移位寄存器单元的第三时钟信号端CLK3、第二时钟信号端CLK2分别与系统时钟信号端CK2和CK2B相连接；第二级移位寄存器单元的第三时钟信号端CLK3、第二时钟信号端CLK2分别与系统时钟信号端CK2B和CK2相连接。以下以此类推。

需要说明的是，该栅极驱动电路具有与前述实施例提供的移位寄存器单元相同的有益效果，此处不再赘述。

本发明实施例提供一种显示装置，包括如上所述的栅极驱动电路。该显示装置具有与前述实施例提供的栅极驱动电路相同的有益效果，此处不再赘述。

需要说明的是，在本发明实施例中，显示装置具体至少可以包括液晶显示装置和有机发光二极管显示装置，例如该显示装置可以为显示器、电视、数码相框、手机、车载显示屏或平板电脑等任何具有显示功能的产品或者部件。

本发明实施例提供一种用于驱动如上所述的任意一种移位寄存器单元的方法，在一图像帧内，该方法包括：

在如图4所示的充电阶段P1：

图1所示的上拉控制模块20在信号输入端INPUT的控制下，将信号输入端INPUT的电压输出至上拉节点PU。

具体的，当该上拉控制模块20的结构如图2或图3所示时，第九晶体管M9导通，该信号输入端INPUT输出的高电平通过上述第九晶体管M9对该上拉节点PU进行充电。

复位辅助控制模块10在信号输入端INPUT的控制下，将存储的电压释放至第一电压端VSS。

具体的，当该的结构如图2或图3所示时，通过导通的晶体管M4、M3以及M1将复位信号端RESET下拉至第一电压端VSS。

在输出阶段P2：

上拉模块30在上拉节点PU的控制下，将第三时钟信号端CLK3的电压输出至信号输出端OUTPUT。

具体的，驱动晶体管Md导通，将第三时钟信号端CLK3输出的高电平作为栅极驱动信号传输至信号输出端OUTPUT。

复位辅助控制模块10对信号输出端OUTPUT的电压进行存储。

具体的，信号输出端OUTPUT输出的高电平可以通过导通的第二晶体管M2存储至第一电容C1。

在复位阶段P3，

复位辅助控制模块10在第一时钟信号端CLK1以及第二时钟信号端CLK2的控制下，将存储的电压输出至复位信号端RESET。

具体的，上一阶段存储于第一电容C1中的电压可以通过导通的第三晶体管M3和第四晶体管M4输出至本级移位寄存器单元的复位信号端RESET，从而使得该复位信号端RESET能够正常接收到复位信号。

基于此，复位模块60在复位信号端RESET的控制下，将上拉节点PU和信号输出端OUTPUT的电压下拉至第一电压端VSS。

具体的，第十二晶体管M12和第十三晶体管M13导通。从而可以通过第十二晶体管M12将上拉节点PU的电压下拉至第一电压端VSS，以对该上拉节点PU进行复位。此外，还可以通过第十三晶体管M13将信号输出端OUTPUT的电压下拉至第一电压端VSS，以对该第一电压端VSS进行复位。

接下来，下拉控制模块40在信号控制端S1的控制下，将信号控制端S1的电压输出至下拉节点PD。

具体的，如图3所示，在第二时钟信号端CLK2的控制下，第五晶体管M5导通，并将第二时钟信号端CLK2输出的高电平传输至第六晶体管M6的栅极，该第六晶体管M6导通，从而使得第二时钟信号端CLK2输出的高电平通过第六晶体管M6传输至下拉节点PD，以对该下拉节点PD进行充电。

下拉模块50在下拉节点PD的控制下，将上拉节点PU和信号输出端OUTPUT的电压下拉至第一电压端VSS。

具体的，第十晶体管M10和第十一晶体管M11导通。通过第十晶体管M10可以将上拉节点PU的电压下拉至第一电压端VSS。通过第十一晶体管M11可以将信号输出端OUTPUT的电压下拉至第一电压端VSS。

上述移位寄存器单元的驱动方法具有与前述实施例提供的移位寄存器单元相同的有益效果，此处不再赘述。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括：复位辅助控制模块、上拉控制模块、上拉模块、下拉控制模块、下拉模块以及复位模块；

所述复位辅助控制模块连接信号输出端、第一时钟信号端、第二时钟信号端、信号输入端、所述复位信号端以及第一电压端；所述复位辅助控制模块用于在所述信号输入端的控制下，在充电阶段将所述复位辅助控制模块存储的电压释放至所述第一电压端，或者在输出阶段，用于对所述信号输出端的电压进行存储，并在复位阶段，在所述第一时钟信号端以及所述第二时钟信号端的控制下，用于将存储的电压输出至所述复位信号端；

所述上拉控制模块连接所述信号输入端和上拉节点；所述上拉控制模块用于在所述信号输入端的控制下，将所述信号输入端的电压输出至所述上拉节点；

所述上拉模块连接第三时钟信号端、所述上拉节点以及所述信号输出端；所述上拉模块用于在所述上拉节点的控制下，将所述第三时钟信号端的电压输出至所述信号输出端；

所述下拉控制模块连接信号控制端、第一电压端、所述上拉节点以及下拉节点；所述下拉控制模块用于在所述信号控制端的控制下，将所述信号控制端的电压输出至所述下拉节点，或者，在所述上拉节点的控制下，用于将所述下拉节点的电压下拉至所述第一电压端；

所述下拉模块连接所述下拉节点、所述第一电压端、所述上拉节点以及所述信号输出端；所述下拉模块用于在所述下拉节点的控制下，将所述上拉节点和所述信号输出端的电压下拉至所述第一电压端；

所述复位模块连接所述复位信号端、所述第一电压端、所述上拉节点以及所述信号输出端；所述复位模块用于在所述复位信号端的控制下，将所述上拉节点和所述信号输出端的电压下拉至所述第一电压端。

2.根据权利要求1所述的移位寄存器单元，其特征在于，复位辅助控制模块包括第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第一电容；

所述第一晶体管的栅极连接所述信号输入端，第一极连接所述第一电容的第一端，第二极与所述第一电压端相连接；所述第一电容的另一端与所述第一电压端相连接；

所述第二晶体管的栅极和第一极连接所述信号输出端，第二极与所述第一晶体管的第一极相连接；

所述第三晶体管的栅极连接所述第一时钟信号端，第一极与所述第一晶体管的第一极相连接，第二极与所述第四晶体管的第一极相连接；

所述第四晶体管的栅极连接所述第二时钟信号端，第二极与所述复位信号端相连接。

3.根据权利要求1或2所述的移位寄存器单元，其特征在于，在所述信号控制端连接第二电压端的情况下，所述下拉控制模块包括第五晶体管、第六晶体管以及第七晶体管；

所述第五晶体管的栅极连接所述复位信号端，第一极连接所述第二电压端，第二极与所述下拉节点相连接；

所述第六晶体管的栅极和第一极连接所述第二电压端，第二极与所述下拉节点相连接；

所述第七晶体管的栅极连接所述上拉节点，第一极连接所述下拉节点，第二极与所述第一电压端相连接。

4.根据权利要求1或2所述的移位寄存器单元，其特征在于，在所述信号控制端连接所述第二时钟信号端的情况下，所述下拉控制模块包括第五晶体管、第六晶体管、第七晶体管以及第八晶体管；

所述第五晶体管的栅极和第一极连接所述第二时钟信号端，第二极与所述第六晶体管的栅极相连接；

所述第六晶体管的第一极连接所述第二时钟信号端，第二极与所述下拉节点相连接；

所述第七晶体管的栅极连接所述上拉节点，第一极连接所述第六晶体管的栅极，第二极与所述第一电压端相连接；

所述第八晶体管的栅极连接所述上拉节点，第一极连接所述第六晶体管的第二极，第二极与所述第一电压端相连接。

5.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉控制模块包括第九晶体管；所述第九晶体管的栅极和第一极连接所述信号输入端，第二极与所述上拉节点相连接；

所述上拉模块包括驱动晶体管和第二电容；所述驱动晶体管的栅极连接所述上拉节点，第一极连接所述第三时钟信号端，第二极与所述信号输出端相连接；所述第二电容的一端与所述驱动晶体管的栅极相连接，另一端与所述驱动晶体管的第二极相连接；

所述下拉模块包括第十晶体管和第十一晶体管；所述第十晶体管的栅极连接所述下拉节点，第一极连接所述上拉节点，第二极与所述第一电压端相连接；所述第十一晶体管的栅极连接所述下拉节点，第一极连接所述信号输出端，第二极与所述第一电压端相连接；

所述复位模块包括第十二晶体管和第十三晶体管；所述第十二晶体管的栅极连接所述复位信号端，第一极连接所述上拉节点，第二极与所述第一电压端相连接；所述第十三晶体管的栅极连接所述复位信号端，第一极连接所述信号输出端，第二极与所述第一电压端相连接。

6.根据权利要求5所述的移位寄存器单元，其特征在于，在所述上拉控制模块还连接第二时钟信号端的情况下，所述上拉控制模块还包括第十四晶体管；

所述第十四晶体管的栅极连接所述第二时钟信号端，第一极连接所述信号输入端，第二极与所述上拉节点相连接。

7.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括辅助下拉模块；

所述辅助下拉模块连接所述第二时钟信号端，第一极连接所述信号输出端，第二极与所述第一电压端相连接；所述辅助下拉模块用于在所述第二时钟信号端的控制下，将所述信号输出端的电压下拉至所述第一电压端；

所述辅助下拉模块包括第十五晶体管；所述第十五晶体管的栅极连接所述第二时钟信号端，第一极连接所述信号输出端，第二极与所述第一电压端相连接。

8.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1-7任一项所述的移位寄存器单元；

第一级移位寄存器单元的信号输入端连接起始信号端；

除了第一级移位寄存器单元以外，上一级移位寄存器单元的信号输出端与下一级移位寄存器单元的信号输入端相连接；

最后一级移位寄存器单元的复位信号端连接所述起始信号端；

除了最后一级移位寄存器单元以外，下一级移位寄存器单元的信号输出端与上一级移位寄存器单元的复位信号端相连接。

9.一种显示装置，其特征在于，包括如权利要求8所述的栅极驱动电路。

10.一种用于驱动如权利要求1-7任一项所述的移位寄存器单元的方法，其特征在于，在一图像帧内，所述方法包括：

在充电阶段：

上拉控制模块在信号输入端的控制下，将所述信号输入端的电压输出至上拉节点；

复位辅助控制模块在所述信号输入端的控制下，将所述复位辅助控制模块存储的电压释放至第一电压端；

在输出阶段：

上拉模块在所述上拉节点的控制下，将第三时钟信号端的电压输出至信号输出端；

复位辅助控制模块对所述信号输出端的电压进行存储；

在复位阶段，

所述复位辅助控制模块在第一时钟信号端以及第二时钟信号端的控制下，将存储的电压输出至复位信号端；

下拉模块在所述下拉节点的控制下，将所述上拉节点和所述信号输出端的电压下拉至所述第一电压端；

所述下拉控制模块在信号控制端的控制下，将所述信号控制端的电压输出至所述下拉节点；

复位模块在所述复位信号端的控制下，将所述上拉节点和所述信号输出端的电压下拉至所述第一电压端。

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