KR20160117707A - 쉬프트 레지스터 및 이를 구비한 표시장치 - Google Patents

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Abstract

본 발명은 주사 구동부에 구비되는 쉬프트 레지스터 및 이를 구비한 표시장치에 관한 것이다.
본 발명의 실시예에 의한 쉬프트 레지스터는, 스타트 펄스의 입력단자에 종속적으로 접속되는 복수의 스테이지들을 구비하며, 상기 스테이지들 각각은, 제1 클럭 입력단자와 출력단자 사이에 접속되며 게이트 전극이 제1 노드에 접속되는 제1 트랜지스터와, 상기 출력단자와 전원 입력단자 사이에 접속되며 게이트 전극이 제2 클럭 입력단자에 접속되는 제2 트랜지스터와, 상기 스타트 펄스 혹은 이전 단 스테이지의 출력신호가 입력되는 제1 입력단자와 상기 제1 노드 사이에 접속되며 게이트 전극이 제2 클럭 입력단자에 접속되는 제3 트랜지스터를 포함한다.

Description

쉬프트 레지스터 및 이를 구비한 표시장치{Shift Register and Display Device Having the Same}
본 발명은 쉬프트 레지스터 및 이를 구비한 표시장치에 관한 것으로서, 특히 주사 구동부에 구비되는 쉬프트 레지스터 및 이를 구비한 표시장치에 관한 것이다.
표시장치는 주사선들 및 데이터선들의 교차부에 형성되는 다수의 화소들과, 상기 화소들을 구동하기 위한 주사 구동부 및 데이터 구동부를 포함한다.
주사 구동부는 스타트 펄스 및 클럭신호가 포함된 주사제어신호를 입력받고, 이에 대응하여 주사선들로 순차적으로 주사신호를 출력한다. 이를 위해, 주사 구동부는 쉬프트 레지스터를 구비한다.
이러한 주사 구동부는 주사선들, 데이터선들 및 화소회로들과 함께 패널 상에 집적될 수 있다. 주사 구동부를 패널 상에 집적하게 되면, 별도의 주사 구동용 칩을 제조할 필요가 없어 제조원가를 절감할 수 있다.
하지만, 주사 구동부를 패널 상에 용이하게 집적하기 위해서는 상기 주사 구동부의 회로구성을 단순화하면서도 신뢰성을 확보할 수 있는 방안이 모색되어야 한다.
본 발명이 이루고자 하는 기술적 과제는 최소한의 회로소자들로 구성되면서도 높은 신뢰성을 제공할 수 있는 쉬프트 레지스터 및 이를 구비한 표시장치를 제공하는 것이다.
이와 같은 과제를 해결하기 위하여 본 발명의 실시예에 의한 쉬프트 레지스터는, 스타트 펄스의 입력단자에 종속적으로 접속되는 복수의 스테이지들을 구비하며, 상기 스테이지들 각각은, 제1 클럭 입력단자와 출력단자 사이에 접속되며 게이트 전극이 제1 노드에 접속되는 제1 트랜지스터와, 상기 출력단자와 전원 입력단자 사이에 접속되며 게이트 전극이 제2 클럭 입력단자에 접속되는 제2 트랜지스터와, 상기 스타트 펄스 혹은 이전 단 스테이지의 출력신호가 입력되는 제1 입력단자와 상기 제1 노드 사이에 접속되며 게이트 전극이 제2 클럭 입력단자에 접속되는 제3 트랜지스터를 포함한다.
실시예에 따라, 상기 제1 클럭 입력단자로 입력되는 클럭신호와 상기 제2 클럭 입력단자로 입력되는 클럭신호는 서로 반전된 위상을 가질 수 있다.
실시예에 따라, 상기 스테이지들 각각은 상기 제1 노드와 상기 출력단자 사이에 접속된 제1 커패시터를 더 포함할 수 있다.
실시예에 따라, 상기 스테이지들 각각은 상기 제1 노드와 상기 제2 클럭 입력단자 사이에 접속된 제2 커패시터를 더 포함할 수 있다.
실시예에 따라, 상기 제2 커패시터의 용량은 상기 제1 커패시터의 용량보다 작게 설정될 수 있다.
실시예에 따라, 상기 스테이지들 중, 홀수 번째 스테이지들은 상기 제1 클럭 입력단자 및 상기 제2 클럭 입력단자로 각각 제1 클럭신호 및 제2 클럭신호를 입력받고, 짝수 번째 스테이지들은 상기 제1 클럭 입력단자 및 상기 제2 클럭 입력단자로 각각 상기 제2 클럭신호 및 상기 제1 클럭신호를 입력받을 수 있다.
실시예에 따라, 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터는 동종의 트랜지스터로 구현될 수 있다.
실시예에 따라, 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터는 비정질실리콘 트랜지스터, 산화물 트랜지스터, 또는 저온폴리실리콘 트랜지스터로 구현될 수 있다.
본 발명의 실시예에 의한 표시장치는, 주사선들 및 데이터선들의 교차부에 위치된 다수의 화소들과, 상기 주사선들로 주사신호를 공급하기 위한 쉬프트 레지스터를 포함하는 주사 구동부와, 상기 데이터선들로 데이터신호를 공급하는 데이터 구동부를 포함하며, 상기 쉬프트 레지스터는 스타트 펄스의 입력단자에 종속적으로 접속되는 복수의 스테이지들을 구비하고, 상기 스테이지들 각각은, 제1 클럭 입력단자와 출력단자 사이에 접속되며 게이트 전극이 제1 노드에 접속되는 제1 트랜지스터와, 상기 출력단자와 전원 입력단자 사이에 접속되며 게이트 전극이 제2 클럭 입력단자에 접속되는 제2 트랜지스터와, 상기 스타트 펄스 혹은 이전 단 스테이지의 출력신호가 입력되는 제1 입력단자와 상기 제1 노드 사이에 접속되며 게이트 전극이 제2 클럭 입력단자에 접속되는 제3 트랜지스터를 포함한다.
실시예에 따라, 상기 제1 클럭 입력단자로 입력되는 클럭신호와 상기 제2 클럭 입력단자로 입력되는 클럭신호는 서로 반전된 위상을 가질 수 있다.
실시예에 따라, 상기 스테이지들 각각은 상기 제1 노드와 상기 출력단자 사이에 접속된 제1 커패시터를 더 포함할 수 있다.
실시예에 따라, 상기 스테이지들 각각은 상기 제1 노드와 상기 제2 클럭 입력단자 사이에 접속된 제2 커패시터를 더 포함할 수 있다.
본 발명의 실시예에 의한 쉬프트 레지스터 및 이를 구비한 표시장치에 의하면, 최소한의 회로소자들로 각 스테이지를 구성함에 의해 쉬프트 레지스터의 회로구성을 단순화할 수 있다. 또한, 각 스테이지 내에 리플을 억제하는 커패시터를 설계함으로써, 쉬프트 레지스터의 출력을 안정화할 수 있다.
이에 의해, 주사 구동부의 회로구성을 단순화하면서도 높은 신뢰성을 제공할 수 있다. 이와 같이 주사 구동부의 회로구성이 단순화되면, 주사 구동부를 패널 상에 용이하게 집적할 수 있는 장점이 있다.
도 1은 본 발명의 실시예에 의한 표시장치를 개략적으로 도시한 블럭도이다.
도 2는 본 발명의 실시예에 의한 쉬프트 레지스터를 도시한 블럭도이다.
도 3은 도 2의 쉬프트 레지스터에 구비된 스테이지의 일례를 도시한 회로도이다.
도 4는 도 3에 도시된 스테이지의 입출력 신호의 파형도이다.
도 5는 본 발명의 실시예에 의한 쉬프트 레지스터의 출력 파형을 시뮬레이션하여 도시한 파형도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 의한 표시장치를 개략적으로 도시한 블럭도이다.
도 1을 참조하면, 본 발명의 실시예에 의한 표시장치는, 다수의 화소들(115)을 포함하는 화소부(110)와, 상기 화소들(115)을 구동하기 위한 주사 구동부(120) 및 데이터 구동부(130)와, 상기 주사 구동부(120) 및 데이터 구동부(130)를 구동하기 위한 타이밍 제어부(140)를 포함한다.
화소부(110)는 주사선들(S1 내지 Sn, n은 자연수) 및 데이터선들(D1 내지 Dm, m은 자연수)의 교차부에 위치된 다수의 화소들(115)을 포함한다.
이러한 화소들(115)은 해당 수평라인의 주사선(S)으로부터 주사신호가 공급될 때 선택되어, 해당 데이터선(D)으로부터 데이터신호를 공급받는다. 데이터신호를 공급받은 각각의 화소들(115)은 상기 데이터신호에 대응하는 휘도의 빛을 방출한다. 이에 의해, 화소부(110)에서 영상이 표시된다. 상기 화소들(115)은 다양한 형태로 구현될 수 있으며, 일례로 액정표시장치의 화소들 혹은 유기전계발광표시장치의 화소들로 구현될 수 있다.
주사 구동부(120)는 타이밍 제어부(140)로부터 스타트 펄스 및 클럭신호가 포함된 주사제어신호(SCS)를 공급받고, 이에 대응하여 주사선들(S1 내지 Sn)로 주사신호를 순차적으로 공급한다.
이를 위해, 주사 구동부(120)는, 주사제어신호(SCS)에 대응하여 순차적으로 주사신호를 생성하고 상기 주사신호를 주사선들(S1 내지 Sn)로 순차적으로 출력하기 위한 쉬프트 레지스터를 포함한다.
데이터 구동부(130)는 타이밍 제어부(140)로부터 데이터제어신호(DCS) 및 입력 데이터(Data)를 공급받고, 이에 대응하여 데이터 신호를 생성한다. 데이터 구동부(120)에서 생성된 데이터 신호는 데이터선들(D1 내지 Dm)로 공급된다.
타이밍 제어부(140)는 외부로부터 공급되는 동기 신호들에 대응하여 주사제어신호(SCS) 및 데이터제어신호(DCS)를 생성한다. 타이밍 제어부(140)에서 생성된 주사제어신호(SCS)는 주사 구동부(120)로 공급되고, 데이터제어신호(DCS)는 데이터 구동부(130)로 공급된다. 또한, 타이밍 제어부(150)는 외부로부터 공급되는 입력 데이터(Data)를 데이터 구동부(130)로 공급한다.
도 2는 본 발명의 실시예에 의한 쉬프트 레지스터를 도시한 블럭도이다. 이러한 도 2의 쉬프트 레지스터는 표시장치의 주사 구동부 등에 구비될 수 있는 것으로서, 일례로 도 1의 주사 구동부(120) 내에 구비될 수 있다.
도 2를 참조하면, 본 발명의 실시예에 의한 쉬프트 레지스터는 스타트 펄스(SP)의 입력단자에 종속적으로 접속되는 복수의 스테이지들(ST1 내지 STn)을 구비한다.
예를 들어, 제1 스테이지(ST1)의 제1 입력단자(IN)에는 스타트 펄스(SP)가 입력되고, 제2 내지 제n 스테이지(ST1 내지 STn)의 제1 입력단자(IN)에는 이전 단 스테이지(ST)의 출력신호(SS)가 입력될 수 있다.
스테이지들(ST) 각각은, 제1 입력단자(IN)로 입력된 스타트 펄스(SP) 혹은 이전 단 스테이지의 출력신호(SS)를 소정의 시간만큼 위상지연시켜 출력한다.
예를 들어, 제1 스테이지(ST1)는 제1 입력단자(IN)로 입력되는 스타트 펄스(SP)를 한 클럭만큼 위상지연시켜 출력할 수 있다. 그리고, 제2 내지 제n 스테이지(ST1 내지 STn)는 제1 입력단자(IN)로 입력되는 이전 단 스테이지(ST)의 출력신호(SS)를 한 클럭만큼 위상지연시켜 출력할 수 있다.
이를 위해, 스테이지들(ST)은 상기 스타트 펄스(SP) 혹은 이전 단 스테이지의 출력신호(SS)와 더불어, 제1 및 제2 클럭신호(CLK1, CLK2)와 전원전압(VSS)을 더 입력받아 구동된다.
본 발명의 실시예에서, 제1 및 제2 클럭신호(CLK1, CLK2)는 서로 위상이 반전된 클럭신호로 설정될 수 있다. 즉, 제2 클럭신호(CLK2)는 제1 클럭신호(CLK1)의 반전신호(CLK1B)일 수 있다.
또한, 제1 및 제2 클럭신호(CLK1, CLK2)는 각 스테이지(ST) 별로 제1 및 제2 클럭 입력단자(CIN1, CIN2)에 교번적으로 공급될 수 있다.
예를 들어, 홀수 번째 스테이지들(ST2k -1, k는 자연수)은 제1 클럭 입력단자(CIN1) 및 제2 클럭 입력단자(CIN2)로 각각 제1 클럭신호(CLK1) 및 제2 클럭신호(CLK2)를 입력받고, 짝수 번째 스테이지들(ST2k , k는 자연수)은 제1 클럭 입력단자(CIN1) 및 제2 클럭 입력단자(CIN2)로 각각 제2 클럭신호(CLK2) 및 제1 클럭신호(CLK1)를 입력받을 수 있다.
이에 의해, 각 스테이지들(ST1 내지 STn)로부터 순차적으로 위상지연된 출력신호(SS1 내지 SSn)가 발생된다. 발생된 출력신호(SS1 내지 SSn)는 각각의 주사선들(S1 내지 Sn)로 공급되어, 화소라인을 선택하기 위한 주사신호가 된다.
도 3은 도 2의 쉬프트 레지스터에 구비된 스테이지의 일례를 도시한 회로도이다. 편의상, 도 3에서는 i(i는 자연수)번째 스테이지를 도시하기로 한다.
도 3을 참조하면, 각각의 스테이지(STi)는, 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)와, 제1 및 제2 커패시터(Cb, Cb')를 포함한다.
제1 트랜지스터(T1)는 제1 클럭 입력단자(CIN1)와 출력단자(OUTi) 사이에 접속되며, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(Qi)에 접속된다. 이때, 제1 클럭 입력단자(CIN1)로는 제1 클럭신호(CLK1) 혹은 제2 클럭신호(CLK2)가 입력된다. 다만, 편의상 이하에서는 제1 클럭 입력단자(CIN1)로 제1 클럭신호(CLK1)가 입력되고, 제2 클럭 입력단자(CIN2)로 제2 클럭신호(CLK2)가 입력되는 것으로 가정하여 설명하기로 한다.
이러한 제1 트랜지스터(T1)는 제1 노드(Qi)의 전압에 대응하여 턴-온/턴-오프된다. 제1 트랜지스터(T1)가 턴-온되면, 제1 클럭 입력단자(CIN1)로 입력되는 제1 클럭신호(CLK1)의 전압이 상기 제1 트랜지스터(T1)를 경유하여 출력단자(OUTi)로 전달된다.
제2 트랜지스터(T2)는 출력단자(OUTi)와 전원 입력단자(VIN) 사이에 접속되며, 제2 트랜지스터(T2)의 게이트 전극은 제2 클럭 입력단자(CIN2)에 접속된다. 이때, 전원 입력단자(VIN)로는 전원전압(VSS)이 입력되고, 제2 클럭 입력단자(CIN2)로는 제2 클럭신호(CLK2)가 입력된다.
전원전압(VSS)은 출력단자(OUTi)로 출력되는 주사신호(SSi)의 전압레벨과 상반된 전압레벨의 전압으로 설정될 수 있다. 예컨대, 각 스테이지의 출력단자(OUTi)로 하이레벨의 주사신호(SSi)가 순차적으로 공급된다고 할 때, 전원전압(VSS)은 로우레벨의 전압으로 설정될 수 있다. 일례로, 전원전압(VSS)은 제1 클럭신호(CLK1), 제2 클럭신호(CLK2) 및/또는 스타트 펄스(SP)의 로우레벨 전압과 동일 또는 유사한 레벨의 전압으로 설정될 수 있다.
제2 클럭신호(CLK2)는 제1 클럭 입력단자(CIN1)로 입력되는 클럭신호와 상반된 파형을 갖는 클럭신호로서, 예컨대 제1 클럭신호(CLK1)의 반전신호(CLK1B)로 설정될 수 있다. 이 경우, 제1 클럭신호(CLK1)와 제2 클럭신호(CLK2)는 서로 반전된 위상을 갖는다. 다만, 상기 제1 및 제2 클럭신호(CLK1, CLK2)의 상승 혹은 하강 에지는 서로 중첩되거나, 혹은 상기 제1 및 제2 클럭신호(CLK1, CLK2)의 상승 혹은 하강 에지 사이에 소정의 간극이 존재할 수도 있다.
이러한 제2 트랜지스터(T2)는 제2 클럭신호(CLK2)의 전압에 대응하여 턴-온/턴-오프된다. 제2 트랜지스터(T2)가 턴-온되면, 전원 입력단자(VIN)로 입력되는 전원전압(VSS)이 상기 제2 트랜지스터(T2)를 경유하여 출력단자(OUTi)로 전달된다.
제3 트랜지스터(T3)는 제1 입력단자(IN)와 제1 노드(Qi) 사이에 접속되며, 제3 트랜지스터(T3)의 게이트 전극은 제2 클럭 입력단자(CIN2)에 접속된다. 이때, 제1 입력단자(IN)로는 스타트 펄스(SP) 혹은 이전 단 스테이지의 출력신호(SSi-1)가 입력된다.
이러한 제3 트랜지스터(T3)는 제2 클럭신호(CLK2)의 전압에 대응하여 턴-온/턴-오프된다. 제3 트랜지스터(T3)가 턴-온되면, 제1 입력단자(IN)로 입력되는 스타트 펄스(SP) 혹은 이전 단 스테이지의 출력신호(SSi-1)가 제1 노드(Qi)로 전달된다.
한편, 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 동종의 트랜지스터로 구현될 수 있다. 예를 들어, 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 모두 비정질실리콘(a-Si) 트랜지스터로 구현되거나, 혹은 산화물(Oxide) 트랜지스터나 저온폴리실리콘(LTPS) 트랜지스터로 구현될 수 있다.
이와 같이, 제1 내지 제3 트랜지스터(T1, T2, T3)를 동종의 트랜지스터로 구현하게 되면, 제조공정을 단순화할 수 있다. 특히, 제1 내지 제3 트랜지스터(T1, T2, T3)를 화소회로에 구비되는 트랜지스터와 동일한 타입의 트랜지스터로 구현하게 되면, 패널 상에 주사 구동부를 집적하는 경우 등에 공정효율을 높이고 제조비용을 절감할 수 있다.
제1 커패시터(Cb)는 제1 노드(Qi)와 출력단자(OUTi) 사이에 접속된다. 이러한 제1 커패시터(Cb)는 제1 노드(Qi)와 출력단자(OUTi) 사이의 커플링(Coupling)을 유발하여, 제1 노드(Qi)의 충전속도를 높이고 출력단자(OUTi)의 전압을 안정화한다.
제2 커패시터(Cb')는 제1 노드(Qi)와 제2 클럭 입력단자(CIN2) 사이에 접속된다. 이러한 제2 커패시터(Cb')는 제1 노드(Qi)와 제2 클럭 입력단자(CIN2) 사이의 커플링(Coupling)을 유발하여 제1 노드(Qi)의 전압을 안정화함으로써, 결과적으로 출력단자(OUTi)의 전압을 안정화한다. 특히, 제2 커패시터(Cb')는 출력단자(OUTi)로 주사신호가 출력된 이후에, 제1 노드(Qi)의 전압을 일례로 전원전압(VSS)의 전압보다 낮은 전압으로 하강시켜 제1 트랜지스터(T1)의 턴-오프 상태가 안정적으로 유지되도록 한다.
다만, 안정적인 출력특성을 얻기 위하여 제2 커패시터(Cb')의 용량은 제1 커패시터(Cb)의 용량보다는 작게 설정될 수 있다.
도 3에 도시된 i번째 스테이지(STi)의 출력단자(OUTi)는 다음 단 스테이지인 i+1번째 스테이지(STi +1)의 제1 입력단자(IN)에 연결된다. 이에 따라, i+1번째 스테이지(STi +1)는 i번째 스테이지(STi)의 출력신호(SSi)가 위상지연된 형태의 출력신호(SSi +1)를 출력한다.
도 4는 도 3에 도시된 스테이지의 입출력 신호의 파형도이다. 이하에서는, 도 4의 파형도를 도 3의 스테이지 회로와 결부하여, 도 3에 도시된 스테이지의 동작을 상세히 설명하기로 한다.
한편, 설명의 편의를 위하여, 도 4에서는 제1 및 제2 클럭신호(CLK1, CLK2)의 상승 에지 및 하강 에지가 서로 중첩되도록 도시하였으나, 이들 사이에는 간극이 존재할 수도 있다. 또한, 편의상 도 4에서는 신호지연 등의 요소는 고려하지 않기로 한다.
도 4를 참조하면, 우선 제1 기간(t1) 동안 하이레벨의 스타트 펄스(SP) 혹은 이전 단 스테이지의 출력신호(SSi -1)가 입력되는 상태에서 하이레벨의 제2 클럭신호(CLK2)가 입력된다. 그러면, 상기 하이레벨의 제2 클럭신호(CLK2)에 대응하여 제2 및 제3 트랜지스터(T2, T3)가 턴-온된다.
제2 트랜지스터(T2)가 턴-온되면, 출력단자(OUTi)는 로우레벨의 전원전압(VSS)과 연결된다. 이에 따라, 출력신호(SSi)는 로우레벨의 전압을 안정적으로 유지한다.
제3 트랜지스터(T3)가 턴-온되면, 제1 입력단자(IN)로 입력되는 스타트 펄스(SP) 혹은 이전 단 스테이지 출력신호(SSi -1)의 하이레벨 전압이 제1 노드(Qi)로 전달된다. 이에 따라, 제1 노드(Qi)가 하이레벨의 전압으로 충전되면서 상기 제1 노드(Qi)의 전압(V[Qi)])이 상승한다. 이러한 제1 기간(t1)은 프리차지(Pre-charge) 기간일 수 있다.
이와 같이 제1 기간(t1) 동안 제1 노드(Qi)가 하이레벨의 전압으로 충전되면, 제1 트랜지스터(T1)가 턴-온되어 제1 클럭신호(CLK1)의 전압이 출력단자(OUTi)로 전달된다.
이후, 제2 기간(t2) 동안 제2 클럭신호(CLK2)의 전압이 로우레벨로 천이되면 제2 및 제3 트랜지스터(T2, T3)는 턴-오프된다.
그리고, 상기 제2 기간(t2) 동안 하이레벨의 제1 클럭신호(CLK1)가 입력되면, 턴-온된 제1 트랜지스터(T1)를 통해 제1 클럭신호(CLK1)의 하이레벨 전압이 출력단자(OUTi)에 전달된다.
출력단자(OUTi)의 전압이 하이레벨로 상승하게 되면, 제1 커패시터(Cb)의 커플링 작용에 의해 제1 노드(Qi)의 부트스트랩(Boot-strap)이 유발되면서 제1 노드(Qi)의 전압(V[Qi)])이 추가적으로 상승한다. 즉, 제2 기간(t2)은 부트스트래핑(Boot-strapping) 기간일 수 있다.
제1 노드(Qi)의 전압(V[Qi)])이 추가적으로 상승하게 되면, 제1 트랜지스터(T1)가 충분히 턴-온되어 출력단자(OUTi)를 고속으로 하이레벨의 전압으로 충전한다.
이에 따라, 제2 기간(t2) 동안 하이레벨의 출력신호(SSi), 즉 주사신호가 출력된다. 상기 주사신호(SSi)는 i번째 스테이지(STi)의 출력단자(OUTi)에 연결된 i번째 주사선으로 출력되는 한편, i+1번째 스테이지(STi +1)의 제1 입력단자(IN)로 입력되어 상기 i+1번째 스테이지(STi +1)를 구동한다.
이후, 제3 기간(t3) 동안 제2 클럭신호(CLK2)의 전압이 하이레벨로 천이되면, 제2 및 제3 트랜지스터(T2, T3)가 턴-온된다.
제2 트랜지스터(T2)가 턴-온되면, 전원전압(VSS)의 로우레벨 전압이 출력단자(OUTi)로 전달된다. 이에 따라, 출력신호(SSi)의 전압이 로우레벨로 하강하고 출력단자(OUTi)가 안정화된다.
제3 트랜지스터(T3)가 턴-온되면, 제1 입력단자(IN)로 입력되는 스타트 펄스(SP) 혹은 이전 단 스테이지 출력신호(SSi -1)의 로우레벨 전압이 제1 노드(Qi)로 전달된다. 이에 따라, 제1 노드(Qi)의 전압(V[Qi)])이 로우레벨로 하강하고 제1 노드(Qi)가 안정화된다. 또한, 제1 노드(Qi)의 전압(V[Qi)])이 로우레벨로 하강함에 따라, 제1 트랜지스터(T1)는 턴-오프된다. 이러한 제3 기간(t3)은 홀드(Hold) 기간일 수 있다.
한편, 제3 기간(t3)에 후속되는 기간, 예컨대 제4 기간(t4) 동안 제2 클럭신호(CLK2)의 전압레벨이 로우레벨로 천이되면, 제2 및 제3 트랜지스터(T2, T3)가 턴-오프된다.
이때, 제2 커패시터(Cb')의 커플링 작용에 의해 제1 노드(Qi)의 전압이 이전의 로우레벨 전압(예컨대, VSS 전압)보다 낮은 전압으로 하강하게 된다. 이에 의해, 제1 트랜지스터(T1)가 턴-온되는 것이 효과적으로 방지되고, 누설전류가 차단된다. 이에 따라, 출력신호(SSi)의 전압변동(리플)이 억제되며 출력단자(OUTi)의 전압이 안정화된다.
따라서, 전술한 i번째 스테이지(STi)는 하이레벨의 스타트 펄스(SP) 혹은 이전 단 스테이지의 출력신호(SSi -1)가 다시 인가될 때까지 안정적으로 출력신호(SSi)의 로우레벨 전압을 유지하게 된다.
한편, 도 3에 도시된 i번째 스테이지(STi)의 출력단자(OUTi)는 다음 단 스테이지인 i+1번째 스테이지(STi +1)의 제1 입력단자(IN)에 연결된다. 그러면, i+1번째 스테이지(STi +1)는 i번째 스테이지(STi)에서 출력되는 주사신호(예컨대, 하이레벨의 출력신호; SSi)를 한 클럭만큼 위상지연시켜 출력한다.
이와 같은 과정을 통해, 본 발명의 실시예에 의한 쉬프트 레지스터는 스타트 펄스(SP)를 순차적으로 위상지연시켜 출력하면서 주사선들(S1 내지 Sn)로 순차적으로 주사신호(SS1 내지 SSn)를 공급한다.
전술한 바와 같은 도 3의 스테이지(STi)는 3개의 트랜지스터(T1, T2, T3)와 두 개의 커패시터(Cb, Cb')만을 이용하여 단순하게 구성되면서도, 출력신호(SSi)의 리플을 효과적으로 저감하여 출력을 안정화할 수 있다.
즉, 본 발명의 실시예에 의하면, 최소한의 회로소자들로 각 스테이지를 구성함에 의해 쉬프트 레지스터의 회로구성을 단순화하면서도, 상기 쉬프트 레지스터의 출력을 안정화할 수 있다.
또한, 본 발명의 실시예에 의하면, i번째 스테이지(STi)의 출력단자(OUTi)만을 i+1번째 스테이지(STi +1)의 제1 입력단자(IN)에 연결하면 되므로, 스테이지들(ST) 간의 연결구조가 단순화된다.
이에 의해, 상기 쉬프트 레지스터를 적용한 주사 구동부의 회로구성을 단순화하면서도 높은 신뢰성을 제공할 수 있다. 이와 같이 주사 구동부의 회로구성이 단순화되면, 주사 구동부를 패널 상에 용이하게 집적할 수 있는 장점이 있다.
도 5는 본 발명의 실시예에 의한 쉬프트 레지스터의 출력 파형을 시뮬레이션하여 도시한 파형도이다. 편의상, 도 5에서는 하나의 스테이지의 출력 파형만을 도시하기로 한다.
도 5를 참조하면, 하이레벨의 주사신호가 출력된 이후 제1 및 제2 클럭신호의 위상 천이가 주기적으로 반복되는 경우에도, 제1 노드(Qi)의 전압(V[Qi]) 및 출력신호(SSi)의 전압변동이 억제되는 것을 확인할 수 있다.
즉, 본 발명의 실시예에 의하면, 쉬프트 레지스터의 리플 특성을 개선할 수 있고, 이에 따라 신뢰성이 높은 주사 구동부를 제공할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.
110: 화소부 115: 화소
120: 주사 구동부 130: 데이터 구동부
140: 타이밍 제어부 ST: 쉬프트 레지스터의 스테이지
CIN1: 제1 클럭 입력단자 CIN2: 제2 클럭 입력단자
IN: 제1 입력단자 OUT: 출력단자
VIN: 전원 입력단자

Claims (12)

  1. 스타트 펄스의 입력단자에 종속적으로 접속되는 복수의 스테이지들을 구비하며,
    상기 스테이지들 각각은,
    제1 클럭 입력단자와 출력단자 사이에 접속되며, 게이트 전극이 제1 노드에 접속되는 제1 트랜지스터와,
    상기 출력단자와 전원 입력단자 사이에 접속되며, 게이트 전극이 제2 클럭 입력단자에 접속되는 제2 트랜지스터와,
    상기 스타트 펄스 혹은 이전 단 스테이지의 출력신호가 입력되는 제1 입력단자와 상기 제1 노드 사이에 접속되며, 게이트 전극이 제2 클럭 입력단자에 접속되는 제3 트랜지스터를 포함하는 쉬프트 레지스터.
  2. 제1항에 있어서,
    상기 제1 클럭 입력단자로 입력되는 클럭신호와 상기 제2 클럭 입력단자로 입력되는 클럭신호는 서로 반전된 위상을 갖는 쉬프트 레지스터.
  3. 제1항에 있어서,
    상기 스테이지들 각각은 상기 제1 노드와 상기 출력단자 사이에 접속된 제1 커패시터를 더 포함하는 쉬프트 레지스터.
  4. 제3항에 있어서,
    상기 스테이지들 각각은 상기 제1 노드와 상기 제2 클럭 입력단자 사이에 접속된 제2 커패시터를 더 포함하는 쉬프트 레지스터.
  5. 제4항에 있어서,
    상기 제2 커패시터의 용량은 상기 제1 커패시터의 용량보다 작게 설정된 쉬프트 레지스터.
  6. 제1항에 있어서,
    상기 스테이지들 중, 홀수 번째 스테이지들은 상기 제1 클럭 입력단자 및 상기 제2 클럭 입력단자로 각각 제1 클럭신호 및 제2 클럭신호를 입력받고, 짝수 번째 스테이지들은 상기 제1 클럭 입력단자 및 상기 제2 클럭 입력단자로 각각 상기 제2 클럭신호 및 상기 제1 클럭신호를 입력받는 쉬프트 레지스터.
  7. 제1항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터는 동종의 트랜지스터로 구현되는 쉬프트 레지스터.
  8. 제7항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터는 비정질실리콘 트랜지스터, 산화물 트랜지스터, 또는 저온폴리실리콘 트랜지스터로 구현되는 쉬프트 레지스터.
  9. 주사선들 및 데이터선들의 교차부에 위치된 다수의 화소들과, 상기 주사선들로 주사신호를 공급하기 위한 쉬프트 레지스터를 포함하는 주사 구동부와, 상기 데이터선들로 데이터신호를 공급하는 데이터 구동부를 포함하며,
    상기 쉬프트 레지스터는 스타트 펄스의 입력단자에 종속적으로 접속되는 복수의 스테이지들을 구비하고,
    상기 스테이지들 각각은,
    제1 클럭 입력단자와 출력단자 사이에 접속되며, 게이트 전극이 제1 노드에 접속되는 제1 트랜지스터와,
    상기 출력단자와 전원 입력단자 사이에 접속되며, 게이트 전극이 제2 클럭 입력단자에 접속되는 제2 트랜지스터와,
    상기 스타트 펄스 혹은 이전 단 스테이지의 출력신호가 입력되는 제1 입력단자와 상기 제1 노드 사이에 접속되며, 게이트 전극이 제2 클럭 입력단자에 접속되는 제3 트랜지스터를 포함하는 표시장치.
  10. 제9항에 있어서,
    상기 제1 클럭 입력단자로 입력되는 클럭신호와 상기 제2 클럭 입력단자로 입력되는 클럭신호는 서로 반전된 위상을 갖는 표시장치.
  11. 제9항에 있어서,
    상기 스테이지들 각각은 상기 제1 노드와 상기 출력단자 사이에 접속된 제1 커패시터를 더 포함하는 표시장치.
  12. 제9항에 있어서,
    상기 스테이지들 각각은 상기 제1 노드와 상기 제2 클럭 입력단자 사이에 접속된 제2 커패시터를 더 포함하는 표시장치.
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