TWI627616B - 影像顯示面板及其閘極驅動電路 - Google Patents

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Abstract

一種閘極驅動電路，耦接至一畫素陣列，該畫素陣列包括複數個閘極線。該閘極驅動電路包括：複數個移位暫存器，耦接至該畫素陣列，該些移位暫存器分別位於該畫素陣列之相對二側，位於同一側的該些移位暫存器彼此依序耦接；以及複數個上拉電晶體，耦接至該畫素陣列，該些上拉電晶體分別位於該畫素陣列之相對二側。該些上拉電晶體之一第n上拉電晶體(n為正整數)包括：一控制端耦接至位於同側的該些移位暫存器之一第(n-1)移位暫存器之一驅動電晶體之一控制端；一第一端接收一時脈信號，該時脈信號更輸入至位於相對側之該些移位暫存器之一第n移位暫存器；以及一第二端，耦接至並驅動該畫素陣列之一第n閘極線。

Description

影像顯示面板及其閘極驅動電路
本發明是有關於一種影像顯示面板及其閘極驅動電路。
液晶顯示器由於具有低耗電，低幅射線等優點，已成為顯示器市場的主流。一般而言，液晶顯示器的顯示面板包括複數個畫素(形成畫素陣列)、閘極驅動電路與源極驅動電路。源極驅動電路用以寫入資料信號至被開啟的畫素。閘極驅動電路包括複數級移位暫存器，用以提供複數個閘極信號，以控制畫素的開啟與關閉。
以目前而言，窄邊框顯示面板的面積使用效率較高，愈來愈受使用者的喜愛。故而，如何兼顧面積使用效率與面板的驅動力，將是設計所要解決的問題之一。
本發明係有關於一種閘極驅動電路與其閘極驅動電路，在交錯單驅移位暫存器架構下，於對向側加入相對應的上拉電晶體，以加強對向側的驅動能力。
根據本案一實施例，提出一種閘極驅動電路，耦接至一畫素陣列，該畫素陣列包括複數個閘極線。該閘極驅動電路包括：複數個移位暫存器，耦接至該畫素陣列，該些移位暫存器分別位於該畫素陣列之相對二側，位於同一側的該些移位暫存器彼此依序耦接；以及複數個上拉電晶體，耦接至該畫素陣列，該些上拉電晶體分別位於該畫素陣列之相對二側。該些上拉電晶體之一第n上拉電晶體(n為正整數)包括：一控制端耦接至位於同側的該些移位暫存器之一第(n-1)移位暫存器之一驅動電晶體之一控制端；一第一端接收一時脈信號，該時脈信號相對側之該些移位暫存器之一第n移位暫存器；以及一第二端，耦接至並驅動該畫素陣列之一第n閘極線。
根據本案另一實施例，提出一種影像顯示面板，包括：一畫素陣列，包括複數個閘極線；以及一閘極驅動電路，耦接至該畫素陣列。該閘極驅動電路包括：複數個移位暫存器，耦接至該畫素陣列，該些移位暫存器分別位於該畫素陣列之相對二側，位於同一側的該些移位暫存器彼此依序耦接；以及複數個上拉電晶體，耦接至該畫素陣列，該些上拉電晶體分別位於該畫素陣列之相對二側。該些上拉電晶體之一第n上拉電晶體(n為正整數)包括：一控制端耦接至位於同側的該些移位暫存器之一第(n-1)移位暫存器之一驅動電晶體之一控制端；一第一端接收一時脈信號，該時脈信號更輸入至位於相對側之該些移位暫存器之一第n移位暫存器；以及一第二端，耦接至並驅動該畫素陣列之一第n閘極線。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
本說明書的技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。本揭露之各個實施例分別具有一或多個技術特徵。在可能實施的前提下，本技術領域具有通常知識者可選擇性地實施任一實施例中部分或全部的技術特徵，或者選擇性地將這些實施例中部分或全部的技術特徵加以組合。
現請參考第1圖與第2圖，其顯示根據本案一實施例的影像顯示面板100之功能方塊圖與其細部方塊圖。如第1圖與第2圖所示，影像顯示面板100包括：畫素陣列110，包括複數個閘極線L1-L(n+3)；以及閘極驅動電路120，耦接至該畫素陣列110。該閘極驅動電路120包括左側閘極驅動電路120_1與右側閘極驅動電路120_2。
該閘極驅動電路120包括：複數個移位暫存器210_1-210_(n+3)(n為正整數)與複數個上拉電晶體(RPU)220_1-220_(n+3)。
該些移位暫存器210_1-210_(n+3)耦接至該畫素陣列110，該些移位暫存器210_1-210_(n+3)分別位於該畫素陣列110之相對二側(例如但不受限於，右側與左側)，位於同一側的該些移位暫存器210_1-210_(n+3)彼此依序耦接。
該些上拉電晶體(RPU)220_1-220_(n+3)耦接至該畫素陣列110與該些該些移位暫存器210_1-210_(n+3)，該些上拉電晶體220_1-220_(n+3)分別位於該畫素陣列之相對二側。
如第2圖所示，左側閘極驅動電路120_1包括：奇數級的移位暫存器210_1、210_3(未示出)、…、210_n、210_(n+2)與偶數級的上拉電晶體220_2、220_4(未示出)、…、220_(n+1)、220_(n+3)。右側閘極驅動電路120_1包括：偶數級的移位暫存器210_2、210_4(未示出)、…、210_(n+1)、210_(n+3)與奇數級的上拉電晶體220_1、220_3(未示出)、…、220_n、220_(n+2)。
位於同一側的該些移位暫存器彼此依序耦接，且互相傳遞信號。例如，以左側而言，奇數級的移位暫存器210_1、210_3(未示出)、…、210_n、210_(n+2)彼此依序耦接，且互相傳遞掃描信號。同樣地，以右側而言，偶數級的移位暫存器210_2、210_4(未示出)、…、210_(n+1)、210_(n+3)彼此依序耦接，且互相傳遞掃描信號。
另外，閘極驅動電路120包括虛擬移位暫存器230。虛擬移位暫存器230用以提供所需的信號給第1級的上拉電晶體220_1，且虛擬移位暫存器230接收時脈信號HC4。
第3A圖顯示根據本案一實施例的移位暫存器的電路架構圖。第3A圖以(左側)移位暫存器210_n為例做說明。如第3A圖所示，根據本案一實施例的移位暫存器210_n包括：電晶體M1-M11與電阻R。
電晶體M1-M2構成輸入級電路，電晶體M1具有一控制端(如閘極)、一第一端(如源極)與一第二端(如汲極)，電晶體M2具有一控制端、一第一端與一第二端。電晶體M1的該控制端用以接收下二級掃描信號SR[n+2]，電晶體M2的該控制端用以接收上二級掃描信號SR[n-2]。電晶體M1的該第一端接收掃描方向信號D2U。電晶體M2的該第一端接收掃描方向信號U2D。電晶體M1的該第二端與電晶體M2的該第二端透過電晶體M9而耦接至驅動電晶體M8的控制端。
電晶體M3-M7構成下拉電路，耦接至驅動電晶體M8，用以下拉該本級掃描控制信號Q[n]與該本級掃描信號SR[n]。該下拉電路包括：一分壓電路(包括電晶體M3、電阻R與電晶體M4)、重置電晶體M5、第一下拉電晶體M6與第二下拉電晶體M7。
分壓電路用以根據高位準電壓VGH及/或低位準電壓VGL以產生下拉電壓P[n]。亦即，分壓電路分壓高位準電壓VGH及/或低位準電壓VGL，以產生下拉電壓P[n]。
在分壓電路中，第一分壓電晶體M3具有一控制端、一第一端與一第二端。第一分壓電晶體M3的控制端透過電晶體M9而耦接至驅動電晶體M8的閘極(亦即該本級掃描位準信號Q[n])，第一端耦接至低位準電壓VGL，以及，第二端耦接至該下拉電壓P[n]。
在分壓電路中，第二分壓電晶體M4具有一控制端耦接至時脈信號HC3(與HC1相位差180度)，一第一端耦接至高位準電壓VGH，以及，一第二端耦接至該下拉電壓P[n]。
當經過分壓後，下拉電壓P[n]的電位接近於高位準電壓VGH，如此將使得電晶體M6與M7導通，而下拉該本級掃描控制信號Q[n]與該本級掃描信號SR[n]。相反地，經過分壓後，如果下拉電壓P[n]的電位接近於低位準電壓VGL，如此將使得電晶體M6與M7斷開，而不下拉該本級掃描控制信號Q[n]與該本級掃描信號SR[n]。
重置電晶體M5耦接於該第一與該第二下拉電晶體M6與M7。該重置電晶體M5回應於一重置信號RST而將該下拉電壓P[n]重置。另外，回應於該下拉電壓P[n]被重置，該第一下拉電晶體M6為導通，以重置該本級掃描位準信號Q[n]，且該第二下拉電晶體M7為導通，以重置該本級掃描信號SR[n]。
第一下拉電晶體M6耦接至該分壓電路，該第一下拉電晶體M6根據該下拉電壓P[n]而決定是否下拉該本級掃描位準信號Q[n]。當經過分壓後，下拉電壓P[n]的電位接近於高位準電壓VGH，如此將使得電晶體M6導通，而下拉該本級掃描控制信號Q[n]。反之亦然。
第二下拉電晶體M7耦接至該分壓電路，該第二下拉電晶體M7根據該下拉電壓P[n]而決定是否下拉該本級掃描信號SR[n]。當下拉電壓P[n]的電位接近於高位準電壓VGH時，將使得電晶體M7導通，而下拉該本級掃描信號SR[n]，反之亦然。
驅動電晶體M8具有一控制端接收本級掃描控制信號Q[n]，一第一端用以接收時脈信號HC1，以及一第二端輸出一本級掃描信號SR[n]。本級掃描信號SR[n]輸出至本級閘極線Ln，以驅動本級閘極線Ln。如第2圖所示，奇數級的移位暫存器210_1、210_3(未示出)、…、210_n、210_(n+2)分別接收時脈信號HC1或HC3，而偶數級的移位暫存器210_2、210_4(未示出)、…、210_(n+1)、210_(n+3)則分別接收時脈信號HC2或HC4。此外，偶數級的上拉電晶體220_2、220_4(未示出)、…、220_(n+1)、220_(n+3)分別接收時脈信號HC2或HC4，而奇數級的上拉電晶體220_1、220_3(未示出)、…、220_n、220_(n+2)則分別接收時脈信號HC1或HC3。
電晶體M9用以減少電晶體M1與M2的漏電流。電晶體M9的控制端耦接至高位準電壓VGH，第一端耦接至電晶體M8的閘極，而第二端耦接至電晶體M1與M2的第二端。在正掃模式下，當本級掃描控制信號Q[n]為邏輯高(例如接近於VGH)，之後當電晶體M8之第一端所接時脈信號HC1由VGL上升至VGH時，本級掃描控制信號Q[n]會被耦合至大於VGH之電壓準位(此一電壓準位為VGH+)，而電晶體M1為關閉(此時的信號D2U為VGL)，如果沒有電晶體M9的話，則電晶體M1的VDS(汲極-源極跨壓)將大於VGH與VGL絕對值的總和，這樣將導致較大的漏電流。故而，透過電晶體M9可降低電晶體M1的VDS(汲極-源極跨壓)，進而降低電晶體M1的漏電流。
相似地，在反掃模式下，當本級掃描控制信號Q[n]為邏輯高(例如接近於VGH) ，之後當電晶體M8之第一端所接時脈信號HC1由VGL上升至VGH時，本級掃描控制信號Q[n]會被耦合至大於VGH之電壓準位(此一電壓準位為VGH+)，而電晶體M2為關閉(此時的信號U2D為VGL)，如果沒有電晶體M9的話，則電晶體M2的VDS(汲極-源極跨壓)將大於VGH與VGL絕對值的總和，這樣導致較大的漏電流。故而，透過電晶體M9可降低電晶體M2的VDS(汲極-源極跨壓)，進而降低電晶體M2的漏電流。
電晶體M10構成電容，耦接至該驅動電晶體，用以保持該本級掃描位準信號Q[n]。詳細地說，電晶體M10的閘極耦接至該本級掃描位準信號Q[n]，第一端與第二端彼此耦接，第一端耦接至電晶體M8，而第二端則耦接至本級掃描信號SR[n]。
電晶體M11的第一端耦接至電晶體M1與M2的第二端，其第二端與控制端皆耦接於本級掃瞄信號SR[n]。當本級掃描控制信號Q[n]為 VGH+電壓準位，電晶體M11之第二端所接本級掃描信號SR[n]為VGH準位，此時，由於電晶體M11的該控制端與該第二端耦接至VGH準位，電晶體M11為導通，並補充本級掃描控制信號Q[n]與各個耦合電晶體間之漏電流，以維持本級掃描控制信號Q[n]的電壓準位。
第3B圖顯示根據本案一實施例的上拉電晶體的耦接關係圖。第3A圖以(右側)上拉電晶體220_n為例做說明。如第3B圖所示，根據本案一實施例的上拉電晶體220_n包括：一控制端，耦接至位於同側的該些移位暫存器之第(n-1)移位暫存器210_(n-1)之驅動電晶體(M8)之一控制端Q[n-1]；一第一端耦接時脈信號HC1，該時脈信號HC1輸入至位於相對側之該些移位暫存器之第n移位暫存器210_n；以及一第二端，耦接至並驅動該畫素陣列110之第n閘極線Ln。也就是說，上拉電晶體220_n的閘極耦接至上一級的第(n-1)移位暫存器210_(n-1)之掃描控制信號Q[n-1]，上拉電晶體220_n的汲極跟同級的第n移位暫存器210_n之驅動電晶體M8的汲極接收相同的時脈信號(HC1)，而上拉電晶體220_n的源極則輸出上拉信號RPU[n]，以驅動本級的閘極線Ln。此外，該上拉電晶體之尺寸至少5倍於該移位暫存器之一最小電晶體尺寸。如此，可使得上拉電晶體具有足夠的驅動能力。
在本案實施例中，該些上拉電晶體之一第n上拉電晶體(n為正整數)的第一端接收時脈信號(如第3B圖中的HC1)，該時脈信號更輸入至位於相對側之該些移位暫存器之一第n移位暫存器的驅動電晶體M8的汲極端。該些上拉電晶體的該些第一端所接收的時脈信號可為2m+2組(m為正整數，在本實施例中，m=1但本案並不受限於此)相位之時脈信號，該些2m+2組時脈信號依序並循環輸入至該些移位暫存器之該些驅動電晶體M8的該些汲極端(通常n遠大於2m+2)，即如第2圖所示。
藉此方式，可使得遠端的上拉電晶體也可以驅動同級的閘極線，以加強驅動能力，但又不會大幅增加電路面積。在本案說明書中，近端是指該級的移位暫存器，而遠端則是指同級的上拉電晶體，所以，以第n級而言，位於左側的移位暫存器210_n稱為近端，而位於右側的上拉電晶體220_n則稱為遠端。相似地，以第n+1級而言，位於右側的移位暫存器210_(n+1)稱為近端，而位於左側的上拉電晶體220_(n+1)則稱為遠端。
底下將說明本案實施例的閘極驅動電路的操作。第4圖顯示根據本案實施例的閘極驅動電路的信號時序圖。第4圖之(1)顯示對本級掃描控制信號Q[n]的第一階段充電的信號時序圖。第4圖之(2)顯示對本級掃描控制信號Q[n]的第二階段充電與對本級掃描信號SR[n]的充電的信號時序圖。第4圖之(3)顯示對本級掃描控制信號Q[n]的第二階段充電與對下一級掃描信號RPU[n+1]的充電的信號時序圖。第4圖之(4)顯示對本級掃描控制信號Q[n]與對本級掃描信號SR[n]的放電的信號時序圖。
在第4圖之(1)中，當對本級掃描控制信號Q[n]進行第一階段充電時，由於掃描信號SR[n-2]為高電位且掃描信號SR[n+2]為低電位，故而，電晶體M1為關閉而電晶體M2為導通。由於電晶體M9的控制端接至VGH，電晶體M9也為導通。電晶體M2與M9為導通，使得本級掃描控制信號Q[n]被上拉至VGH(因為信號U2D此時為VGH)。另外，此時的電晶體M8尚未導通。此外，由於電晶體M4為導通(HC3為VGH)且電晶體M3也為導通(電晶體M2輸出VGH至電晶體M3的控制端)，使得下拉電壓P[n]接近於低電位，故而，電晶體M6與M7為關閉。
在第4圖之(2)中，當對本級掃描控制信號Q[n]進行第二階段充電與對本級掃描信號SR[n]進行充電時，由於本級掃描控制信號Q[n]為邏輯高(例如接近於VGH)，於電晶體M8之第一端所接時脈信號HC1由VGL上升至VGH時，電晶體M8會導通以對本級掃描信號SR[n]進行充電，且本級掃描控制信號Q[n]會被耦合至大於VGH之電壓準位(此一電壓準位為VGH+，此即所謂的對「本級掃描控制信號Q[n]進行第二階段充電」)。且此時的上一級掃描控制信號Q[n-1]為邏輯高，且上拉電晶體220_n之第一端所接時脈信號HC1由VGL上升至VGH，使得上拉電晶體220_n處於導通，以輸出高邏輯位準的上拉信號RPU[n]來以驅動本級的閘極線Ln，且上一級掃描控制信號Q[n-1]會被耦合至大於VGH之電壓準位(此一電壓準位為VGH+(未顯示於圖中))。當本級掃描信號SR[n]完成充電波形，於電晶體M8之第一端所接時脈信號時脈信號HC1由VGH下降至VGL時，本級掃描控制信號Q[n]會由VGH+被耦合至接近VGH準位，本級掃描信號SR[n]放電至VGL。且當上拉信號RPU[n]完成充電波形，於上拉電晶體220_n之第一端所接時脈信號時脈信號HC1由VGH下降至VGL時，上一級掃描控制信號Q[n-1]會由VGH+耦合至接近VGH準位，上拉信號RPU[n]放電至VGL。
於第4圖之(3)中，當進行對本級掃描控制信號Q[n]的第二階段充電與對下一級掃描信號RPU[n+1]的充電時， 由於電晶體220_(n+1)的控制端所接本級掃描控制信號Q[n]為邏輯高(例如接近於VGH)，於電晶體220_(n+1)之第一端所接時脈信號HC2由VGL上升至VGH時，電晶體220_(n+1)會導通以對下一級上拉掃描信號RPU[n+1]進行充電，並驅動下一級的閘級線L(n+1)，且本級掃描控制信號Q[n]會被耦合至大於VGH之電壓準位(此一電壓準位為VGH+)。當下一級上拉掃描信號RPU[n+1]完成充電波形，於上拉電晶體220_(n+1)之第一端所接時脈信號時脈信號HC2由VGH下降至VGL時，本級掃描控制信號Q[n]會由VGH+耦合至接近VGH準位，下一級上拉掃描信號RPU[n+1]放電至VGL。
在第4圖之(4)中，當進行對本級掃描控制信號Q[n]的放電與對本級掃描信號SR[n]的放電時，由於掃描信號SR[n-2]為低電位且掃描信號SR[n+2]為高電位，故而，電晶體M1為導通而電晶體M2為關閉(此時的信號D2U為低電位VGL)，故而將使得本級掃描控制信號Q[n]被下拉至VGL(因為信號D2U此時為VGL)。此外，由於電晶體M4為導通(HC3為VGH)且電晶體M3為關閉(Q[n]被下拉至VGL)，使得下拉電壓P[n]接近於高電位，故而，電晶體M6與M7為導通，以將本級掃描控制信號Q[n]與對本級掃描信號SR[n]放電至低電位VGL。
綜上所述，在本案上述實施例中，由於閘極驅動電路採用精簡設計(交錯單驅移動暫存器架構)，而具有較少的電晶體數目，故可降低製造成本。此外，雖然採用交錯單驅的移位暫存器架構，但由於對向側加入上拉電晶體，故而，可以使對向側的驅動能力得以加強，但又不會太過於增加電路面積，有利於窄邊框的面板設計。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧影像顯示面板
110‧‧‧畫素陣列
L1-L(n+3)‧‧‧閘極線
120‧‧‧閘極驅動電路
120_1‧‧‧左側閘極驅動電路
120_2‧‧‧右側閘極驅動電路
210_1-210_(n+3)‧‧‧移位暫存器
220_1-220_(n+3)‧‧‧上拉電晶體
230‧‧‧虛擬移位暫存器
M1-M11‧‧‧電晶體
R‧‧‧電阻
第1圖顯示根據本案一實施例的影像顯示面板之功能方塊圖。 第2圖顯示根據本案一實施例的影像顯示面板之細部方塊圖。 第3A圖顯示根據本案一實施例的移位暫存器的電路架構圖。 第3B圖顯示根據本案一實施例的上拉電晶體的耦接關係圖。 第4圖顯示根據本案實施例的閘極驅動電路的信號時序圖。

Claims (10)

  1. 一種閘極驅動電路，耦接至一畫素陣列，該畫素陣列包括複數個閘極線，該閘極驅動電路包括：複數個移位暫存器，耦接至該畫素陣列，該些移位暫存器分別位於該畫素陣列之相對二側，位於同一側的該些移位暫存器彼此依序耦接；以及複數個上拉電晶體，耦接至該畫素陣列，該些上拉電晶體分別位於該畫素陣列之相對二側，其中，該些上拉電晶體之一第n上拉電晶體(n為正整數)包括：一控制端耦接至位於同側的該些移位暫存器之一第(n-1)移位暫存器之一驅動電晶體之一控制端；一第一端接收一時脈信號，該時脈信號更輸入至位於相對側之該些移位暫存器之一第n移位暫存器；以及一第二端，耦接至並驅動該畫素陣列之一第n閘極線之一端，且該第n移位暫存器耦接該第n閘極線之相對於該端之一另一端。
  2. 如申請專利範圍第1項所述之閘極驅動電路，更包括：一虛擬移位暫存器，耦接至該些上拉電晶體之一第一上拉電晶體。
  3. 如申請專利範圍第1項所述之閘極驅動電路，其中，各該些移位暫存器之個別驅動電晶體輸出個別掃描信號。
  4. 如申請專利範圍第1項所述之閘極驅動電路，其中，該上拉電晶體之尺寸至少5倍於該移位暫存器之一最小電晶體尺寸。
  5. 如申請專利範圍第1項所述之閘極驅動電路，其中，該些上拉電晶體之該些第一端分別接收具有2m+2組(m為正整數)相位之個別時脈信號，該些2m+2組時脈信號依序並循環輸入至該些移位暫存器。
  6. 一種影像顯示面板，包括：一畫素陣列，包括複數個閘極線；以及一閘極驅動電路，耦接至該畫素陣列，該閘極驅動電路包括：複數個移位暫存器，耦接至該畫素陣列，該些移位暫存器分別位於該畫素陣列之相對二側，位於同一側的該些移位暫存器彼此依序耦接；以及複數個上拉電晶體，耦接至該畫素陣列，該些上拉電晶體分別位於該畫素陣列之相對二側，其中，該些上拉電晶體之一第n上拉電晶體(n為正整數)包括：一控制端耦接至位於同側的該些移位暫存器之一第(n-1)移位暫存器之一驅動電晶體之一控制端；一第一端接收一時脈信號，該時脈信號更輸入至位於相對側之該些移位暫存器之一第n移位暫存器；以及 一第二端，耦接至並驅動該畫素陣列之一第n閘極線之一端，且該第n移位暫存器耦接該第n閘極線之相對於該端之一另一端。
  7. 如申請專利範圍第6項所述之影像顯示面板，其中該閘極驅動電路更包括：一虛擬移位暫存器，耦接至該些上拉電晶體之一第一上拉電晶體。
  8. 如申請專利範圍第6項所述之影像顯示面板，其中，各該些移位暫存器之個別驅動電晶體輸出個別掃描信號。
  9. 如申請專利範圍第6項所述之影像顯示面板，其中，該上拉電晶體之尺寸至少5倍於該移位暫存器之一最小電晶體尺寸。
  10. 如申請專利範圍第6項所述之影像顯示面板，其中，該些上拉電晶體之該些第一端分別接收具有2m+2組(m為正整數)相位之個別時脈信號，該些2m+2組時脈信號依序並循環輸入至該些移位暫存器。
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