TW201604852A - 移位暫存器及使用其之平面顯示器 - Google Patents

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Abstract

一種移位暫存器及使用其之平面顯示器。此移位暫存器接收一工作電位，並藉由所提供的電路而使輸出級電晶體的驅動電位較以往為高，進而得以強化移位暫存器的驅動能力。

Description

移位暫存器及使用其之平面顯示器
本發明是有關於一種移位暫存器及使用其之平面顯示器的電路。
請參照圖1，其為先前技術所使用之移位暫存器的部分電路圖。如圖所示，N型電晶體100的閘極接收前一級移位暫存器之輸出訊號SN-1，而啟動訊號ST則經由N型電晶體100傳遞至節點A1。然而，因為輸出訊號SN-1與啟動訊號ST的電位都約略等同於高工作電位VGH，因此在經過N型電晶體100的傳遞之後，節點A1的電位將會比原本啟動訊號ST的電位更低一些，其電位值約略相當於高工作電位VGH減去N型電晶體的臨界電位Vth之後的值。
由於節點A1的電位相當於VGH-Vth，而N型電晶體110的閘極電位固定為高工作電位VGH，所以節點A2的電位在此時將會與節點A1同樣為VGH-Vth。由於節點A1的電位低於高工作電位VGH，因此時脈訊號CLK的電位藉由N型電晶體120傳遞至輸出節點而產生輸出訊號SN時，輸出訊號SN的電位就會受到限制，並因此而影響了輸出訊號SN的驅動能力。
此外，當在平面顯示器中使用此種移位暫存器來驅動閘極線的時候，還會產生另一個問題。請合併參照圖2A 與圖2B，其中，圖2A為習知技術所使用的一種平面顯示器的電路方塊圖，圖2B則為對應的部分訊號的時序圖。如圖2A所示，移位暫存器SR(1)、SR(2)、SR(3)與SR(4)依序交錯於平面顯示器的兩側分別各自驅動一條閘極線，而移位暫存器SR(1)、SR(2)、SR(3)與SR(4)的輸出訊號S1、S2、S3與S4的波形則如圖2B所示一般，分別在時間點t1、t2、t3與t4的時候升起，並分別在時間點t2、t3、t4與t5的時候落下。此外，時脈訊號XCLK被提供至移位暫存器SR(1)與SR(3)，而時脈訊號CLK則被提供至移位暫存器SR(2)與SR(3)。
以移位暫存器SR(3)為例，當啟動訊號ST在時間點t1被傳遞至移位暫存器SR(3)，移位暫存器SR(3)中的節點A2的電位會同時被拉升至VGH-Vth。然後，移位暫存器SR(3)的節點A2的電位會在時間點t3的時候因為時脈訊號XCLK的上升而被進一步推升約VGH-VGL的值(VGL為低工作電位)。但是，因為移位暫存器SR(3)本身電路的設計方式存在瑕疵，在時間點t2~t3之間，以及時間點t4~t5之間，節點A2都會處在浮動(floating)狀態下。隨著節點A2處在浮動狀態下，節點A2的電位就會因為漏電流而下降。一旦這個下降的時間過久而導致節點A2的電位偏低，就會使得移位暫存器SR(3)無法正常運作。
本發明之實施例提供新的移位暫存器的電路設計構思，並且另外提供使用此類移位暫存器的平面顯示器。藉此，將可使移位暫存器以及平面顯示器的整體功效得到增進。
本發明之一實施例所提供的移位暫存器包括控制模組與驅動模組兩個部分。移位暫存器接收前級輸出訊號、啟動訊號、第一時脈訊號、第二時脈訊號以及第三時脈訊號。控 制模組包括輸入單元、第一控制單元與第二控制單元。輸入單元具有一個啟動端，並根據前級輸出訊號以決定是否將啟動訊號傳遞至啟動端。第一控制單元具有一個第一驅動控制端，且第一控制單元電性耦接至前述的啟動端，以根據啟動端的電位以及前述的第三時脈訊號，決定使第一驅動控制端接收第一工作電位或第二工作電位。第二控制單元具有一個第二驅動控制端，且此第二控制單元電性耦接至前述的啟動端以及第一驅動控制端，並根據第一驅動控制端的電位以及第二時脈訊號，決定如何調整從啟動端所接收的電位，並將調整後的電位提供至第二驅動控制端。驅動模組包括輸出端、驅動電位決定單元、第一驅動單元以及第二驅動單元。驅動電位決定單元具有一個驅動電位輸出端，且此驅動電位決定單元電性耦接至前述的第一驅動控制端與第二驅動控制端，並根據第一驅動控制端的電位決定是否導通驅動電位輸出端至一個特定節點的電性通路，以及根據第二驅動控制端的電位決定是否導通驅動電位輸出端至第二工作電位的電性通路。第一驅動單元電性耦接至前述的第一驅動控制端與驅動模組的輸出端，且此第一驅動單元根據第一驅動控制端的電位，決定是否導通驅動模組的輸出端至第一工作電位的電性通路。第二驅動單元電性耦接至驅動電位輸出端與驅動模組的輸出端，且此第二驅動單元根據驅動電位輸出端的電位決定是否將第一時脈訊號傳遞至驅動模組的輸出端。
本發明的另一個實施例提供了一種使用前述移位暫存器之平面顯示器。此平面顯示器包括顯示區、第一移位暫存器區以及第二移位暫存器區。顯示區被多條閘極線穿越，每一條閘極線電性耦接至少一個像素電路，以控制像素電路是否從所電性耦接的資料線上接收顯示資料。第一移位暫存器區設 置於顯示區與平面顯示器的邊緣之間，並位於平面顯示器的第一側。第二移位暫存器區設置於顯示區與平面顯示器的邊緣之間，並位於平面顯示器的第二側。第一移位暫存器區包括多個級連的前述移位暫存器，第二移位暫存器區同樣包括多個級連的前述移位暫存器。其中，第一移位暫存器區與第二移位暫存器區交替致能其中之一的移位暫存器，且第一側與第二側為平面顯示器的不同側。
本發明因採用新式的移位暫存器，所以可以提高驅動級的驅動能力，同時也可以減少習知技術在某些節點上產生漏電流而導致移位暫存器或平面顯示器無法運作的缺陷。
30、40、90、1400、SR(1)~SR(4)、SR(2557)~SR(2560)、SR(DB)、SR(DU)‧‧‧移位暫存器
32、1410‧‧‧控制模組
35、1420、1430、1440‧‧‧驅動模組
100、110、120、900~922、M1~M16、M3a、M4a、M3b、M4b、M6a、M7a、M7b、M9a、M12a、M13a‧‧‧N型電晶體
300、300a‧‧‧輸入單元
310、310a、500a、500b‧‧‧第一控制單元
320、320a、600‧‧‧第二控制單元
330、330a‧‧‧驅動電位決定單元
340、340a‧‧‧第一驅動單元
350、350a、700a、700b‧‧‧第二驅動單元
401、404、411、414、417、420、423、426、430、433、440、443、450、453、460、470‧‧‧控制端
402、403、405、406、412、413、415、416、418、419、 421、422、424、425、427、428、431、432、434、435、441、442、444、445、451、452、454、455、461、462、471、472‧‧‧通路端
1100‧‧‧平面顯示器
1120、1130‧‧‧移位暫存器區
A1、A2‧‧‧節點
AN‧‧‧啟動端
CLK、XCLK、CK1、CK1_1、CK1_2、CK1_M、CK2、CK3、CK_E、CK_O、CT_E、CT_O、XCK_E、XCK_O、XCT_E、XCT_O‧‧‧時脈訊號
D1‧‧‧資料線
DN‧‧‧驅動電位輸出端
DummyL0、DummyL1、DummyR0、DummyR1、S1~S4、S2557~S2560、SN-1、SN‧‧‧輸出訊號
FCN、SCN‧‧‧驅動控制端
G(1)~G(4)、G(2557)~G(2560)‧‧‧閘極線
N1‧‧‧特定節點
P1~P4、P2557~P2560‧‧‧像素電路
SRO‧‧‧輸出端
D2U、ST、VST、VST_E、VST_O、U2D‧‧‧啟動訊號
T1~T5、t1~t5‧‧‧時間點
VGH、VGL‧‧‧工作電位
XDONB‧‧‧更新訊號
圖1為先前技術所使用之移位暫存器的部分電路圖。
圖2A為習知技術所使用的一種平面顯示器的電路方塊圖。
圖2B為對應圖1與圖2A之移位暫存器的部分訊號的時序圖。
圖3為根據本發明一實施例之移位暫存器的電路方塊圖。
圖4為根據本發明一實施例之移位暫存器的電路圖。
圖5A為根據本發明另一實施例之第一控制單元的電路圖。
圖5B為根據本發明另一實施例之第一控制單元的電路圖。
圖6為根據本發明另一實施例之第二控制單元的電路圖。
圖7A為根據本發明另一實施例之第二驅動單元的電路圖。
圖7B為根據本發明另一實施例之第二驅動單元的電路圖。
圖8為根據本發明另一實施例之移位暫存器的電路圖。
圖9為根據本發明另一實施例之移位暫存器的電路圖。
圖10為根據本發明一實施例之移位暫存器的操作訊號時序圖。
圖11為根據本發明一實施例之平面顯示器的電路方塊圖。
圖12為根據本發明一實施例之平面顯示器的操作時序圖。
圖13為根據本發明一實施例之平面顯示器的操作時序圖。
圖14為根據本發明另一實施例之移位暫存器的電路方塊圖。
請參照圖3，其為根據本發明一實施例之移位暫存器的電路方塊圖。在本實施例中，移位暫存器30包括控制模組32以及驅動模組35。控制模組32包括輸入單元300、第一控制單元310以及第二控制單元320。驅動模組35包括驅動電位決定單元330、第一驅動單元340以及第二驅動單元350。以下說明皆以移位暫存器30是移位暫存器組中的第N級移位暫存器為前提，故移位暫存器30的輸出訊號將被標示為SN，而其前一級的移位暫存器的輸出訊號則標示為SN-1，其後一級的移位暫存器的輸出訊號則標示為SN+1。
如圖3所示，輸入單元300接收前級輸出訊號SN-1以及提供至移位暫存器30的啟動訊號VST。輸入單元300會 根據前級輸出訊號SN-1所提供的電位，決定是否將啟動訊號VST的電位傳遞至輸入單元300的啟動端AN。第一控制單元310接收工作電位VGL(後亦稱第一工作電位，電位值為Vgl)、VGH(後亦稱第二工作電位，電位值為Vgh)，以及時脈訊號CK3(後亦稱第三時脈訊號)，並且電性耦接至啟動端AN。第一控制單元310會根據啟動端AN以及時脈訊號CK3所提供的電位，決定將工作電位VGL與VGH中的一者傳遞至第一控制單元310的驅動控制端FCN(後亦稱第一驅動控制端)；或者，從另一個角度來看，第一控制單元310會根據啟動端AN以及時脈訊號CK3的電位，決定驅動控制端FCN究竟是要接收工作電位VGL或者接收工作電位VGH。第二控制單元320接收時脈訊號CK2(後亦稱第二時脈訊號)，且電性耦接至啟動端AN以及驅動控制端FCN。第二控制單元320會根據驅動控制端FCN的電位以及第二時脈訊號的電位，決定如何調整從啟動端AN所接收的電位，並將調整後的電位提供至其驅動控制端SCN(後亦稱第二驅動控制端)。
在本實施例的驅動模組35中，驅動電位決定單元330具有一個驅動電位輸出端DN。驅動電位決定單元330接收工作電位VGH，並且電性耦接至前述的驅動控制端FCN與驅動控制端SCN。驅動電位決定單元330一方面會根據驅動控制端FCN的電位而決定是否導通驅動電位輸出端DN至特定節點N1的電性通路，另一方面則會根據驅動控制端SCN的電位而決定是否導通驅動電位輸出端DN至工作電位VGH的電性通路。第一驅動單元340接收工作電位VGL，並且電性耦接至驅動控制端FCN與驅動模組35的輸出端SRO。第一驅動單元340會根據驅動控制端FCN的電位而決定是否導通輸出端SRO至工作電位VGL的電性通路。第二驅動單元350接收時脈訊號CK1(後亦稱第一時脈訊號)，並且電性耦接至驅動電 位輸出端DN與輸出端SRO。第二驅動單元350會根據驅動電位輸出端DN的電位而決定是否將時脈訊號CK1的電位傳遞至輸出端SRO。
接下來將藉由舉例來提供更為詳細的電路圖。在此要先說明的是，雖然在以下的實施例中都是以N型電晶體為實施方式，但由於這些N型電晶體在各實施例中是做為開關之用，所以實際上也可以改用其他類型的開關來取代，其並非用以限制本案的實施內容。
請參照圖4，其為根據本發明一實施例之移位暫存器的電路圖。如圖所示，輸入單元300a在本實施例中包括了兩個N型電晶體M1與M2。N型電晶體M1具有控制端401、通路端402與通路端403，其中控制端401接收前級輸出訊號SN-1，通路端402接收順向的啟動訊號U2D(相當於圖3中的啟動訊號VST的其中之一)，而通路端403則電性耦接至啟動端AN。類似的，N型電晶體M2具有控制端404、通路端405與通路端406，其中控制端404接收後級輸出訊號SN+1，通路端405電性耦接至啟動端AN，而通路端406則接收逆向的啟動訊號D2U(相當於圖3中的啟動訊號VST的其中之一)。
此領域的一般技術人員應知，本實施例中的輸入單元300a是為了使移位暫存器40能夠同時適用於由上而下(或稱順向)與由下而上(或稱逆向)的兩種掃瞄方式，所以才會需要同時設計兩個N型電晶體M1與M2。換句話說，假若移位暫存器40的使用環境僅存在順向掃瞄的可能，那麼就可省去N型電晶體M2而僅保留N型電晶體M1；相對的，假若移位暫存器40的使用環境僅存在逆向掃瞄的可能，那麼就可省去N型電晶體M1而僅保留N型電晶體M2。除此之外，在大部分的場合中，順向的啟動訊號U2D可以由前級輸出訊號SN-1來取 代，而逆向的啟動訊號D2U則可以由後級輸出訊號SN+1來取代。也就是說，在某些場合裡，N型電晶體M1的控制端401可以與通路端402電性耦接在一起以同時接收前級輸出訊號SN-1，而N型電晶體M2的控制端404也可以與通路端406電性耦接在一起以同時接收後級輸出訊號SN+1。
請繼續參照圖4，本實施例中的第一控制單元310a包括了N型電晶體M3、M4與M5。如圖所示，N型電晶體M3的控制端411電性耦接至前述的啟動端AN，其通路端412電性耦接至驅動控制端FCN，通路端413則接收時脈訊號CK3；N型電晶體M4的控制端414接收時脈訊號CK3，其通路端415接收工作電位VGH，通路端416則電性耦接至驅動控制端FCN；N型電晶體M5的控制端417接收重置訊號RST，其通路端418接收工作電位VGH，通路端419則電性耦接至驅動控制端FCN。
在第一控制單元310a中，N型電晶體M5被用來重置移位暫存器40的狀態。一旦重置訊號RST被提升到高電位，N型電晶體M5就會導通。隨著N型電晶體M5被導通，驅動控制端FCN就會被拉升到與工作電位VGH相近的電位，並因此使N型電晶體M6、M13、M15與M8一起被導通。隨著N型電晶體M6被導通，啟動端AN的電位會被下拉到與工作電位VGL相近的電位，因此電晶體M12與M14都會被維持在不導通狀態，並使驅動控制端SCN也被下拉到與工作電位VGL相近的電位。隨著N型電晶體M13被導通，N型電晶體M13的通路端到N型電晶體M12的通路端428之間的電性通路的電位也會被下拉到與工作電位VGL相近的電位。隨著N型電晶體M15被導通，驅動電位輸出端DN的電位會被下拉到與工作電位VGL相近的電位，並因此而使電晶體M7與M10被維持在不導通狀態。隨著N型電晶體M8被導通，輸出端SRO的電位也會被下拉到與工作 電位VGL相近的電位，並因此使得輸出訊號SN也被拉到低電位。
因此，只要將重置訊號RST拉到高電位，就可以使得移位暫存器40整個被重置為非致能的狀態。如此領域之技術人員所知，假設移位暫存器40不需要重置的功能，或者移位暫存器有其他可進行重置的操作方式，那麼在移位暫存器40之中就不需要N型電晶體M5存在。或者，即使需要N型電晶體M5來重置移位暫存器40，也不一定要將N型電晶體M5限制在如圖4所示的位置上。
請先參照圖5A，其為根據本發明另一實施例之第一控制單元的電路圖。在本實施例中，第一控制單元500a包括了N型電晶體M3a與M4a。如圖所示，N型電晶體M3a與M4a的電路耦接關係與圖4中的N型電晶體M3與M4相同，在此就不再次說明；而與圖4所示之第一控制單元310a不同的是，第一控制單元500a中並不具有N型電晶體M5。如先前所述，第一控制單元500a雖然不像圖4中的第一控制單元310a一樣具有N型電晶體M5，但其正常操作功能並不會受到影響。
請接下來參照圖5B，其為根據本發明另一實施例之第一控制單元的電路圖。在本實施例中，第一控制單元500b包括了N型電晶體M3b與M4b。如圖所示，N型電晶體M3與M4的電路耦接關係與圖5A中的N型電晶體M3b與M4b大致相同，最大的差異點在於M3b的通路端是接收工作電位VGL，而非如圖5A所示的接收時脈訊號CK3。雖然有這樣的差異，但圖5A的第一控制單元500a與圖5B的第一控制單元500b仍然具有同樣的運作結果。這是因為，當時脈訊號CK3為高電位的時候，不論啟動端AN的電位為高或低，圖5A的電晶體M4a與圖5B的電晶體M4b都會被導通，而驅動控制端FCN就同樣都會被拉升 至與工作電位VGH相近的電位。而在時脈訊號CK3為低電位，且啟動端AN為高電位時，圖5A的電晶體M4a與圖5B的電晶體M4b都不會被導通，反過來圖5A的電晶體M3a與圖5B的電晶體M3b都會被導通，所以驅動控制端FCN就同樣都會被拉低至與工作電位VGL相近的電位(假設時脈訊號CK3的低電位與工作電位VGL的電位值Vgl相當)。當然，為了電路的安全，一般會避免使啟動端AN與時脈訊號CK3同時為高電位，以免使工作電位VGH到工作電位VGL的電性通路成為短路。
接下來請再參考圖4。如圖所示，本實施例中的第二控制單元320a包括了N型電晶體M6、M9、M11、M12與M13。N型電晶體M6的控制端420電性耦接至驅動控制端FCN，其通路端421電性耦接至啟動端AN，通路端422接收工作電位VGL。N型電晶體M9的控制端423接收工作電位VGH，其通路端424電性耦接至啟動端AN，通路單425電性耦接至驅動控制端SCN。N型電晶體M12的控制端426電性耦接至驅動控制端SCN，其通路端427接收時脈訊號CK2，通路端428則與N型電晶體M13的通路端431電性耦接。除了通路端431之外，N型電晶體M13的控制端430電性耦接到驅動控制端FCN，而通路端432則接收工作電位VGL。最後，N型電晶體M11的控制端433與通路端435一起電性耦接至N型電晶體M12的通路端428，而N型電晶體M11的通路端434則電性耦接至啟動端AN。
在第二控制單元320a之中，N型電晶體M11是可以省去不用的。請參照圖6，其為根據本發明另一實施例之第二控制單元的電路圖。在本實施例中，第二控制單元320a包括N型電晶體M6a、M9a、M12a與M13a，而這些N型電晶體M6a、M9a、M12a與M13a之間的電性耦接關係，與圖4所示的N型電晶體M6、M9、M12與M13之間的電性耦接關 係完全一致。而缺少圖4中的N型電晶體M11也不至於影響第二控制單元320a的正常運作。
請再參照圖4。本實施例中的驅動電位決定單元330a包括N型電晶體M14與M15。如圖所示，N型電晶體M14的控制端440電性耦接至驅動控制端SCN，其通路端441接收工作電位VGH，通路端442則電性耦接至驅動電位輸出端DN。N型電晶體M15的控制端443電性耦接至驅動控制節點FCN，其通路端444電性耦接至驅動電位輸出端DN，通路端445則電性耦接至節點N1，並進一步透過節點N1接收工作電位VGL。
再者，本實施例中的第一驅動單元340a包括N型電晶體M8，其控制端460電性耦接至驅動控制端FCN，通路端461電性耦接至輸出端SRO，通路端462則接收工作電位VGL。本實施例中的第二驅動單元350a包括N型電晶體M7與M10。N型電晶體M7的控制端450電性耦接至驅動電位輸出端DN，其通路端451接收時脈訊號CK1，通路端452則電性耦接至輸出端SRO。N型電晶體M10的控制端453電性耦接至驅動電位輸出端DN，其通路端454與455一起電性耦接至輸出端SRO。N型電晶體M10的連接方式使得本身變成了一個類似於電容的電荷儲存元件，因此，實際上可以使用任何適當的電容元件來取代N型電晶體M10。或者，從另一個角度來看，也可以藉由N型電晶體M7的穿饋效應(feed-through effect)來取代N型電晶體M10；也就是說，即使沒有N型電晶體M10或者是取代N型電晶體M10的電容元件，第二驅動單元350a也能正常運作。
請參照圖7A，其為根據本發明另一實施例之第二驅動單元的電路圖。在圖7A所示的實施例中，第二驅動單元700a只包括了一個N型電晶體M7a而沒有任何電容元件。再 請參照圖7B，其為根據本發明另一實施例之第二驅動單元的電路圖。在圖7B所示的實施例中，第二驅動單元700b除了N型電晶體M7b之外還包括了一個電容C1。根據前述的說明，這兩個第二驅動單元700a與700b都能達到與圖4所示的第二驅動單元350a相同的操作效果，因此分別可以用為替代第二驅動單元350a的選擇之一。
請再參照圖4。除了上述的電路元件之外，圖4所示的移位暫存器40中還包括了一個N型電晶體M16，其控制端電性耦接至輸出端SRO，通路端471電性耦接至驅動控制端FCN，通路端472則接收工作電位VGL。N型電晶體M16的主要作用在於當輸出端SRO為高電位時拉低驅動控制端FCN的電位，使得N型電晶體M8能穩固的處於不導通的狀態，藉以降低輸出端SRO因為漏電流而引起的電位變化。實際上，N型電晶體M16並非為本案所提供之移位暫存器中的必要元件，在實際設計時可視誤差容許範圍而決定是否將其設置在電路中。
在提出數種可能性的變化方案之後，請參照圖8，其為根據本發明另一實施例之移位暫存器的電路圖。在本實施例中已經將前述各實施例中提到可以省去的電子元件盡皆省去，以達到元件減量但效果仍在的目的。由於各電子元件之間的連接關係已經在先前的實施例中做過詳細的說明，在此就不特別重複敘述。值得一提的是，在圖8所示的實施例中使用了更新(refresh)訊號XDONB來取代單純的工作電位VGL。在移位暫存器正常運作的時候，更新訊號XDONB的電位會等同於Vgl，但是一旦出現不正常的關機，則更新訊號XDONB就會被拉高以便將畫面重置。具體的運作將在之後搭配圖式進行說明。
接下來請參照圖9，其為根據本發明另一實施例 之移位暫存器的電路圖。在本實施例中，移位暫存器90包括了N型電晶體900、902、904、906、908、910、912、914、916、918、920與922。與圖4所示的移位暫存器40相比對，N型電晶體900、902、904、906、908、910、912、914、916、920、922彼此間的電性耦接關係，分別與N型電晶體M1、M2、M3、M4、M6、M9、M12、M13、M14、M7與M8相同，在此就不重複說明。此外，移位暫存器90中的N型電晶體918的功能與移位暫存器40中的N型電晶體M15的功能相當，但電性耦接的方式不同。更具體地說，N型電晶體918的控制端與N型電晶體M15的控制端同樣電性耦接至驅動控制節點FCN；N型電晶體918與N型電晶體M15的其中一個通路端同樣電性耦接至驅動電位輸出端DN；然而，N型電晶體M15的另一個通路端所電性耦接的特定節點N1是電性耦接到工作電位VGL(或者是更新訊號XDONB)，但N型電晶體918的另一個通路端所電性耦接的特定節點N1則是電性耦接到輸出端SRO。這樣的改變是為了減少驅動電位輸出端DN的電位因為N型電晶體918的漏電流而產生變化的幅度，進一步使移位暫存器90的運作更加穩定。
以下將配合圖9與圖10說明移位暫存器90的運作方式。請參照圖9與圖10，其中圖10為根據本發明一實施例之移位暫存器的操作訊號時序圖。如圖10所示，時脈訊號CK1、CK2與CK3的致能時段並不重疊，且從時間點T1開始，各訊號的致能時段會依照前級輸出訊號SN-1、時脈訊號CK2、時脈訊號CK1與時脈訊號CK3的順序出現。此外，設若將移位暫存器90用在順向掃瞄的環境下，則啟動訊號U2D會持續維持在高電位，相對的啟動訊號D2U會持續維持在低電位。再者，更新訊號XDONB在正常狀況下會維持在與工作電位VGL相同的電 位，或者從另一個角度來看，更新訊號XDONB在正常狀況下就是被當作工作電位VGL來使用。
當前級輸出訊號SN-1在時間點T1到T2這一段期間轉成高電位，N型電晶體900就會被導通，而啟動端AN的電位就會與啟動訊號U2D的電位相關。由於啟動訊號U2D在高電位時會等同於工作電位VGH的電位值Vgh，所以啟動端AN的電位在時間點T1到T2這一段期間將會被維持在電位值為Vgh-Vth(Vth代表各N型電晶體的臨界電壓)附近。因為N型電晶體910的控制端電性耦接到工作電位VGH，所以N型電晶體910會一直處在導通的狀態。據此，在時間點T1到T2的這一段期間內，驅動控制端SCN的電位會與啟動端AN相同被維持在Vgh-Vth的電位值附近。隨著啟動端AN的電位被提升到高電位的狀態，N型電晶體904會成為導通狀態；由於此時的時脈訊號CK3仍為低電位狀態，所以N型電晶體906為不導通狀態，而驅動控制端FCN也因此會在時間點T1到T2這一段期間被維持在低電位狀態。
在時間點T1到T2這一段期間中，由於驅動控制端FCN為低電位，所以N型電晶體908、914、918與922都會維持在不導通的狀態。相對的，在時間點T1到T2這一段期間中，由於驅動控制端SCN為高電位，所以N型電晶體912與916都會維持在導通狀態。據此，驅動電位輸出端DN會因為N型電晶體916的導通而被上拉至電位值為Vgh-2Vth的高電位狀態。N型電晶體920將因為驅動電位輸出端DN為高電位而導通，並且在時間點T1到T2這一段期間中，將時脈訊號CK1的電位提供至輸出端SRO，並因此使得輸出訊號SN為低電位。
接下來，在時間點T2到T3的這一段期間中，前級輸出訊號SN-1、時脈訊號CK1與時脈訊號CK3會維持在低電 位，而時脈訊號CK2則會維持在高電位。此時整個移位暫存器90的狀態幾乎沒有改變，但在N型電晶體912處，由於時脈訊號CK2從低電位跳升到高電位，所以驅動控制端SCN的電位會因為N型電晶體912的穿饋效應而同樣被向上大幅度的提升。由於時脈訊號CK2的低電位通常與工作電位VGL的電位值Vgl相當，而高電位則與工作電位VGH的電位值Vgh相當，因此驅動控制端SCN的電位會從原本的Vgh-2Vth增加約Vgh-Vgl，也就是相當於2Vgh-2Vth-Vgl。由於驅動控制端SCN被提升之後的電位遠高於Vgh，因此工作電位VGH經過N型電晶體916被傳遞到驅動電位輸出端DN的時候，能使驅動電位輸出端DN的電位與工作電位VGH相當。也就是說，由於驅動控制端SCN的電位被大幅度的提升，所以驅動電位輸出端DN的電位也可以因此而從Vgh-2Vth小幅度的上升到Vgh。
接下來，在時間點T3到T4的這一段期間中，時脈訊號CK2回到低電位狀態，而時脈訊號CK1則被拉到高電位狀態。此時由於時脈訊號CK2從高電位回到低電位，因此驅動控制端SCN的電位會因為N型電晶體912的穿饋效應而從電位值2Vgh-2Vth-Vgl回降到Vgh-2Vth。在此同時，由於時脈訊號CK1從低電位被拉升到高電位，因此驅動電位輸出端DN會因為N型電晶體920的穿饋效應而同樣被拉升共Vgh-Vgl的電位值。也就是說，在時間點T3到T4的這一段期間中，驅動電位輸出端DN的電位會從Vgh上升到2Vgh-Vgl。據此，時脈訊號CK1的電位會被傳遞至輸出端SRO，因而使得輸出訊號SN由低電位轉為高電位。
接下來，在時間點T4到T5的這一段期間中，時脈訊號CK1回降到低電位狀態，而時脈訊號CK3則轉為高電位。隨著時脈訊號CK3轉為高電位，N型電晶體906會被導通。因此，不論是經由N型電晶體904傳遞至驅動控制端FCN的時脈 訊號CK3的電位，或者是經由N型電晶體906傳遞至驅動控制端FCN的工作電位VGH，都會使得驅動控制端FCN的電位被拉升到高電位，並因此進一步導通N型電晶體908、914、918與922。隨著N型電晶體908被導通，啟動端AN與驅動控制端SCN的電位都會被拉低至工作電位VGL，並因而使N型電晶體904、912與916改為不導通狀態。隨著N型電晶體918與922被導通，輸出端SRO會透過N型電晶體922而接收更新訊號XDONB(正常運作時電位為Vgl)，同時也透過N型電晶體920接收時脈訊號CK1的電位(此時亦為低電位狀態)，並因此而使輸出訊號SN的電位降低為Vgl。類似的，驅動電位輸出端DN透過N型電晶體918與922而接收更新訊號XDONB，於是驅動電位輸出端DN會被拉到低電位，而N型電晶體920就會呈不導通狀態。
根據上述，在移位暫存器90進行一次正常運作之後，最後呈導通狀態的是N型電晶體908、914、918與920。因此若在顯示過程中發生突然的關機事件，可以藉由將更新訊號XDONB提至高電位而使輸出訊號SN變為高電位，藉此釋放由輸出訊號SN所控制之像素中儲存的電荷，如此將可使畫面被更新為純色的畫面，不會有殘留的影像存在畫面上。
接下來請參照圖11，其為根據本發明一實施例之平面顯示器的電路方塊圖。在本實施例中，平面顯示器1100包括顯示區1110以及移位暫存器區1120與1130。顯示區1110被閘極線G(1)、G(2)、G(3)、G(4)、...、G(2557)、G(2558)、G(2559)與G(2660)所穿越。此處提到的穿越是指從顯示區1110的第一側之外往顯示區1110的內部延伸，並一直延伸到顯示區1110的第二側，但不一定到達第二側的邊緣或穿出顯示區1110的第二側。每一條閘極線G(1)、G(2)、G(3)、G(4)、...、G(2557)、G(2558)、G(2559)與G(2660)分別電性耦接至少一個 像素電路，以控制這些像素電路是否從電性耦接的資料線接收顯示資料。如閘極線G(1)電性耦接到像素電路P1，藉此控制像素電路P1是否從與像素電路P1電性耦接的資料線D1接收顯示資料。類似的，閘極線G(2)電性耦接到像素電路P2，藉此控制像素電路P2是否從與像素電路P2電性耦接的資料線D1接收顯示資料。閘極線G(3)電性耦接到像素電路P3、閘極線G(4)電性耦接到像素電路P4、閘極線G(2557)電性耦接到像素電路P2557、閘極線G(2558)電性耦接到像素電路P2558、閘極線G(2559)電性耦接到像素電路P2559，以及閘極線G(2560)電性耦接到像素電路P2560，藉此控制像素電路P3、P4、P2557、P2558、P2559與P2560是否從資料線D1接收顯示資料。
移位暫存器區1120設置於顯示區1110與平面顯示器的邊緣之間。如圖所示，移位暫存器區1120位於平面顯示器的左側，且包含多個級連的移位暫存器SR(DU)、SR(2)、SR(4)、...、SR(2558)、SR(2560)以及SR(DB)。此外，移位暫存器區1120受到訊號線XCK_E、CK_E、XCT_E與CT_E的控制而產生對應的輸出訊號。在本實施例中，訊號線XCK_E所提供的訊號相當於移位暫存器組1120中的移位暫存器SR(DU)、SR(4)、...、SR(2560)的時脈訊號CK1，訊號線CK_E所提供的訊號相當於移位暫存器組1120中的移位暫存器SR(2)、...、SR(2558)、SR(DB)的時脈訊號CK1。再者，訊號線XCT_E所提供的訊號相當於移位暫存器組1120中的移位暫存器SR(DU)、SR(4)、...、SR(2560)的時脈訊號CK2，同時也相當於移位暫存器組1120中的移位暫存器SR(2)、...、SR(2558)、SR(DB)的時脈訊號CK3；相對的，訊號線CT_E所提供的訊號相當於移位暫存器組1120中的移位暫存器SR(DU)、SR(4)、...、SR(2560)的時脈訊號CK3，同時也相當 於移位暫存器組1120中的移位暫存器SR(2)、...、SR(2558)、SR(DB)的時脈訊號CK2。
移位暫存器區1130同樣設置於顯示區1110與平面顯示器的邊緣之間。如圖所示，移位暫存器區1130位於平面顯示器的右側，且包含多個級連的移位暫存器SR(DU)、SR(1)、SR(3)、...、SR(2557)、SR(2559)以及SR(DB)。此外，移位暫存器區1130受到訊號線XCK_O、CK_O、XCT_O與CT_O的控制而產生對應的輸出訊號。在本實施例中，訊號線XCK_O所提供的訊號相當於移位暫存器組1130中的移位暫存器SR(DU)、SR(3)、...、SR(2559)的時脈訊號CK1，訊號線CK_O所提供的訊號相當於移位暫存器組1130中的移位暫存器SR(1)、...、SR(2557)、SR(DB)的時脈訊號CK1。再者，訊號線XCT_O所提供的訊號相當於移位暫存器組1130中的移位暫存器SR(DU)、SR(3)、...、SR(2559)的時脈訊號CK2，同時也相當於移位暫存器組1130中的移位暫存器SR(1)、...、SR(2557)、SR(DB)的時脈訊號CK3；相對的，訊號線CT_O所提供的訊號相當於移位暫存器組1130中的移位暫存器SR(DU)、SR(3)、...、SR(2559)的時脈訊號CK3，同時也相當於移位暫存器組1130中的移位暫存器SR(1)、...、SR(2557)、SR(DB)的時脈訊號CK2。
請一併參照圖11與圖12，其中圖12為根據本發明一實施例之平面顯示器的操作時序圖。其中，S1是移位暫存器SR(1)的輸出訊號，S2是移位暫存器SR(2)的輸出訊號，S3移位暫存器是SR(3)的輸出訊號，S4是移位暫存器SR(4)的輸出訊號，DummyR0是移位暫存器組1130中的移位暫存器SR(DU)的輸出訊號，DummyL0則是移位暫存器組1120中的移位暫存器SR(DU)的輸出訊號。
當進行順向掃瞄的時候，移位暫存器組1130的啟動訊號VST_O在時間點T-1到T0的期間被提供至移位暫存器組1130的移位暫存器SR(DU)，並使移位暫存器SR(DU)根據圖10所示的操作過程，在時間點T1到T2的期間使其輸出訊號DummyR0為高電位。輸出訊號DummyR0的高電位因此在時間點T1到T2的期間被提供至移位暫存器SR(1)，並同樣使移位暫存器SR(1)根據圖10所示的操作過程，在時間點T3到T4的期間使其輸出訊號S1為高電位。同樣的，輸出訊號S1的高電位在時間點T3到T4的期間被提供至移位暫存器SR(3)，並同樣使移位暫存器SR(3)根據圖10所示的操作過程，在時間點T5到T6的期間使其輸出訊號S3為高電位。在此要注意的是，移位暫存器SR(3)的前一級移位暫存器為移位暫存器SR(1)，而不是移位暫存器SR(2)。
類似的，當進行順向掃瞄的時候，移位暫存器組1120的啟動訊號VST_E在時間點T0到T1的期間被提供至移位暫存器組1120的移位暫存器SR(DU)，並使移位暫存器SR(DU)根據圖10所示的操作過程，在時間點T2到T3的期間使其輸出訊號DummyL0為高電位。輸出訊號DummyL0的高電位因此在時間點T2到T3的期間被提供至移位暫存器SR(2)，並同樣使移位暫存器SR(2)根據圖10所示的操作過程，在時間點T4到T5的期間使其輸出訊號S2為高電位。同樣的，輸出訊號S2的高電位在時間點T4到T5的期間被提供至移位暫存器SR(4)，並同樣使移位暫存器SR(4)根據圖10所示的操作過程，在時間點T6開始使其輸出訊號S4為高電位。在此要注意的是，移位暫存器SR(4)的前一級移位暫存器為移位暫存器SR(2)，而不是移位暫存器SR(3)。
於是，根據上述的操作時序，移位暫存器區1130與移位暫存器區1120中的移位暫存器會被交替致能。更詳細 地說，首先是移位暫存器區1130中的移位暫存器SR(DU)被致能，其表現就是輸出訊號DummyR0被拉升至高電位；接下來是移位暫存器區1120中的移位暫存器SR(DU)被致能，其表現就是輸出訊號DummyL0被拉升至高電位。再接下來的致能順序則分別是移位暫存器區1130中的移位暫存器SR(1)、移位暫存器區1120中的移位暫存器SR(2)、移位暫存器區1130中的移位暫存器SR(3)與移位暫存器區1120中的移位暫存器SR(4)，一直到最終以移位暫存器區1120中的移位暫存器SR(DB)致能為止。而其對應的表現就是輸出訊號S1、S2、S3與S4被依序拉升至高電位，進而使得閘極線G(1)、G(2)、G(3)與G(4)被依序由上而下致能，達成順向掃瞄的目的。
接下來請同時參照圖11與圖13，其中圖13為根據本發明一實施例之平面顯示器的操作時序圖。與圖12相對的，圖13所示者是逆向掃瞄時的操作時序。由於是逆向掃瞄，因此會從移位暫存器區1120中的移位暫存器開始致能，然後再致能移位暫存器區1130中的移位暫存器。如圖所示，首先是提供給移位暫存器區1120的啟動訊號VST_E在時間點T-1到T0的這一段期間被致能，接下來才是提供給移位暫存器區1130的啟動訊號VST_O在時間點T0到T1的這一段期間被致能。由於是逆向掃瞄，因此啟動訊號VST_E會被提供至移位暫存器區1120中的移位暫存器SR(DB)，而啟動訊號VST_O則會被提供至移位暫存器區1130中的移位暫存器SR(DB)。接下來的狀況與圖12所示的類似，只是改為由左下角開始使移位暫存器區1120與1130中的移位暫存器被交替致能。
於是，當逆向掃瞄的時候，首先是移位暫存器區1120中的移位暫存器SR(DB)的輸出訊號DummyL1被致能，接下來則是移位暫存器區1130中的移位暫存器SR(DB)的輸出訊號DummyR1被致能。再接下來的致能順序則分別是移位暫存 器區1120中的移位暫存器SR(2560)、移位暫存器區1130中的移位暫存器SR(2559)、移位暫存器區1120中的移位暫存器SR(2558)與移位暫存器區1130中的移位暫存器SR(2557)，一直到最終以移位暫存器區1130中的移位暫存器SR(DU)致能為止。而其對應的表現就是輸出訊號S2560、S2559、S2558與S2557被依序拉升至高電位，進而使得閘極線G(2560)、G(2559)、G(2558)與G(2557)被依序由下而上致能，最終達成逆向掃瞄的目的。
除了上述的方式之外，本案所提供的移位暫存器也可以以一個控制模組對應多個驅動模組的方式來使用。請參照圖14，其為根據本發明另一實施例之移位暫存器的電路方塊圖。如圖所示，一個移位暫存器1400可以包含一個控制模組1410以及多個驅動模組1420、1430、...、1440。每一個驅動模組1420、1430及1440分別電性耦接至驅動控制節點FCN與SCN，並分別接收時脈訊號CK1_1、CK1_2、...、CK1_M，並輸出對應的輸出訊號SN_11、SN_12、...、SN_1M。
控制模組1410與每一個驅動模組1420、1430及1440可以使用前述的任一個實施例以及其變形為實體。於是，移位暫存器1400可以在時脈訊號CK2與CK3的脈波之間，也就是如圖10所示的時脈訊號CK1的脈波所在期間：時間點T3至T4之間，分別提供對應的時脈訊號CK1_1、CK1_2乃至於CK1_M到驅動模組1420、1430及1440。隨著應用的方式不同，這些時脈訊號CK1_1、CK1_2、...、CK1_M可以是完全不重疊或部分重疊，假若真有需要，甚至時脈訊號CK1_1、CK1_2、...、CK1_M也可以完全重疊在一起。這將使得移位暫存器1400在設計與使用上更有彈性。
根據上述，本案之實施例所提供的移位暫存器可 以加高驅動電位輸出端DN的電位，進而得以強化移位暫存器的驅動能力。由於驅動電位輸出端DN的電位與臨界電位Vth無關，因此即使製程飄移而造成臨界電位Vth變大，也不會影響到移位暫存器的驅動能力；換言之，本案提供的移位暫存器具有較大的臨界電位製程飄移容忍範圍。而獨特的電路設計，也可以消減在習知技術中節點處於浮動狀態的時間，所以可以增加對於漏電流的容忍度，也不會產生直流電流。而且本案之實施例所提供的電路不需要使用電阻，因此還可以縮減電路佈局所需要的體積。
U2D‧‧‧啟動訊號
SN-1‧‧‧前級輸出訊號
CK1、CK2、CK3‧‧‧時脈訊號
VGH‧‧‧工作電位
XDONB‧‧‧更新訊號
SRO‧‧‧輸出端

Claims (15)

  1. 一種移位暫存器，接收一前級輸出訊號、一啟動訊號、一第一時脈訊號、一第二時脈訊號以及一第三時脈訊號，該移位暫存器包括：一控制模組，包括：一輸入單元，具有一啟動端，該輸入單元根據該前級輸出訊號以決定是否將該啟動訊號傳遞至該啟動端；一第一控制單元，具有一第一驅動控制端，該第一控制單元電性耦接至該啟動端，並根據該啟動端的電位以及該第三時脈訊號，決定該第一驅動控制端接收一第一工作電位或一第二工作電位；以及一第二控制單元，具有一第二驅動控制端，該第二控制單元電性耦接至該啟動端以及該第一驅動控制端，並根據該第一驅動控制端的電位以及該第二時脈訊號決定如何調整從該啟動端所接收的電位，並將調整後的電位提供至該第二驅動控制端；以及一驅動模組，包括：一輸出端；一驅動電位決定單元，具有一驅動電位輸出端，該驅動電位決定單元電性耦接至該第一驅動控制端與該第二驅動控制端，並根據該第一驅動控制端的電位決定是否導通該驅動電位輸出端至一特定節點的電性通路，根據該第二驅動控制端的電位決定是否導通該驅動電位輸出端至該第二工作電位的電性通路；一第一驅動單元，電性耦接至該第一驅動控制端與該輸出端，該第一驅動單元根據該第一驅動控制端的電 位，決定是否導通該輸出端至該第一工作電位的電性通路；以及一第二驅動單元，電性耦接至該驅動電位輸出端與該輸出端，該第二驅動單元根據該驅動電位輸出端的電位決定是否將該第一時脈訊號傳遞至該輸出端。
  2. 如申請專利範圍第1項所述之移位暫存器，其中一個該控制模組之該第一驅動控制端與該第二驅動控制端，對應電性耦接至多個該驅動模組，且每一該些驅動模組的該第一時脈訊號的致能時段彼此不完全重疊。
  3. 如申請專利範圍第2項所述之移位暫存器，其中每一該些驅動模組的該第一時脈訊號的致能時段彼此不重疊。
  4. 如申請專利範圍第1項所述之移位暫存器，其中該第一控制單元包括：一第一電晶體，具有控制端，第一通路端與第二通路端，該第一電晶體的控制端接收該第三時脈訊號，其第一通路端接收該第二工作電位，其第二通路端電性耦接至該第一驅動控制端；以及一第二電晶體，具有控制端，第一通路端與第二通路端，該第二電晶體的控制端電性耦接至該啟動端，其第一通路端電性耦接至該第一驅動控制端，其第二通路端電性耦接至該第三時脈訊號。
  5. 如申請專利範圍第4項所述之移位暫存器，其中該第一控制單元更包括：一第三電晶體，具有控制端，第一通路端與第二通路端， 該第三電晶體的控制端接收一重置訊號，其第一通路端接收該第二工作電位，其第二通路端電性耦接至該第一驅動控制端。
  6. 如申請專利範圍第1項所述之移位暫存器，其中該第二控制單元包括：一第一電晶體，具有控制端，第一通路端與第二通路端，該第一電晶體的控制端電性耦接至該第一驅動控制端，其第一通路端電性耦接至該啟動端，其第二通路端電性耦接至該第一工作電位；一第二電晶體，具有控制端，第一通路端與第二通路端，該第二電晶體的控制端接收該第二工作電位，其第一通路端電性耦接至該啟動端，其第二通路端電性耦接至該第二驅動控制端；一第三電晶體，具有控制端，第一通路端與第二通路端，該第三電晶體的控制端電性耦接至該第二驅動控制端，其第一通路端電性耦接至該第二時脈訊號；以及一第四電晶體，具有控制端，第一通路端與第二通路端，該第四電晶體的控制端電性耦接至該第一驅動控制端，其第一通路端電性耦接至該第三電晶體的第二通路端，其第二通路端電性耦接至該第一工作電位。
  7. 如申請專利範圍第6項所述之移位暫存器，其中該第二控制單元更包括：一第五電晶體，具有控制端，第一通路端與第二通路端，該第五電晶體的控制端與其第一通路端接電性耦接至該第三電晶體的第二通路端，該第五電晶體的第二通路端電性耦接至該啟動端。
  8. 如申請專利範圍第1項所述之移位暫存器，其中該驅動電位決定單元包括：一第一電晶體，具有控制端，第一通路端與第二通路端，該第一電晶體的控制端電性耦接至該第二驅動控制端，其第一通路端接收該第二工作電位，其第二通路端電性耦接至該驅動電位輸出端；以及一第二電晶體，具有控制端，第一通路端與第二通路端，該第二電晶體的控制端電性耦接至該第一驅動控制端，其第一通路端電性耦接至該驅動電位輸出端，其第二通路端電性耦接至該特定節點，其中，該特定節點接收該第一工作電位。
  9. 如申請專利範圍第1項所述之移位暫存器，其中該驅動電位決定單元包括：一第一電晶體，具有控制端，第一通路端與第二通路端，該第一電晶體的控制端電性耦接至該第二驅動控制端，其第一通路端接收該第二工作電位，其第二通路端電性耦接至該驅動電位輸出端；以及一第二電晶體，具有控制端，第一通路端與第二通路端，該第二電晶體的控制端電性耦接至該第一驅動控制端，其第一通路端電性耦接至該驅動電位輸出端，其第二通路端電性耦接至該特定節點，其中，該特定節點電性耦接至該輸出端。
  10. 如申請專利範圍第1項所述之移位暫存器，其中該第一驅動單元包括：一第一電晶體，具有控制端，第一通路端與第二通路端，該第一電晶體的控制端電性耦接至該第一驅動控制端，其第一 通路端電性耦接至該輸出端，其第二通路端接收該第一工作電位。
  11. 如申請專利範圍第1項所述之移位暫存器，其中該第二驅動單元包括：一第一電晶體，具有控制端，第一通路端與第二通路端，該第一電晶體的控制端電性耦接至該驅動電位輸出端，其第一通路端接收該第一時脈訊號，其第二通路端電性耦接至該輸出端。
  12. 如申請專利範圍第11項所述之移位暫存器，其中該第二驅動單元更包括：一電容元件，一端電性耦接至該驅動電位輸出端，另一端電性耦接至該輸出端。
  13. 如申請專利範圍第1項所述之移位暫存器，更包括：一第一電晶體，具有控制端，第一通路端與第二通路端，該第一電晶體的控制端電性耦接至該輸出端，其第一通路端電性耦接至該第一驅動控制端，其第二通路端接收該第一工作電位。
  14. 一種使用如申請專利範圍第1項所述之移位暫存器之平面顯示器，包括：一顯示區，被多條閘極線穿越，每一該些閘極線電性耦接至少一像素電路，以控制該像素電路是否從所電性耦接的一資料線接收顯示資料；一第一移位暫存器區，設置於該顯示區與該平面顯示器的邊緣之間，並位於該平面顯示器的一第一側，該第一移位暫存 器區包括多個級連的前述移位暫存器；以及一第二移位暫存器區，設置於該顯示區與該平面顯示器的邊緣之間，並位於該平面顯示器的一第二側，該第二移位暫存器區包括多個級連的前述移位暫存器，其中，該第一移位暫存器區與該第二移位暫存器區交替致能其中之一的該些移位暫存器，且該第一側與該第二側為該平面顯示器的不同側。
  15. 如申請專利範圍第14項所述之平面顯示器，其中該第一時脈訊號、該第二時脈訊號與該第三時脈訊號的工作週期為25%。
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