CN104252829A - 移位缓存器及使用其的平面显示器 - Google Patents

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Abstract

本发明公开了一种移位缓存器及使用其的平面显示器。此移位缓存器接收一工作电位，并藉由所提供的电路而使输出级晶体管的驱动电位较以往为高，进而得以强化移位缓存器的驱动能力。

Description

移位缓存器及使用其的平面显示器
技术领域
本发明是有关于一种移位缓存器及使用其的平面显示器的电路。
背景技术
请参照图1，其为先前技术所使用的移位缓存器的部分电路图。如图所示，N型晶体管100的栅极接收前一级移位缓存器的输出信号SN-1，而启动信号ST则经由N型晶体管100传递至节点A1。然而，因为输出信号SN-1与启动信号ST的电位都约略等同于高工作电位VGH，因此在经过N型晶体管100的传递之后，节点A1的电位将会比原本启动信号ST的电位更低一些，其电位值约略相当于高工作电位VGH减去N型晶体管的临界电位Vth之后的值。
由于节点A1的电位相当于VGH-Vth，而N型晶体管110的栅极电位固定为高工作电位VGH，所以节点A2的电位在此时将会与节点A1同样为VGH-Vth。由于节点A1的电位低于高工作电位VGH，因此频率信号CLK的电位藉由N型晶体管120传递至输出节点而产生输出信号SN时，输出信号SN的电位就会受到限制，并因此而影响了输出信号SN的驱动能力。
此外，当在平面显示器中使用此种移位缓存器来驱动栅极线的时候，还会产生另一个问题。请合并参照图2A与图2B，其中，图2A为现有技术所使用的一种平面显示器的电路方块图，图2B则为对应的部分信号的时序图。如图2A所示，移位缓存器SR(1)、SR(2)、SR(3)与SR(4)依序交错于平面显示器的两侧分别各自驱动一条栅极线，而移位缓存器SR(1)、SR(2)、SR(3)与SR(4)的输出信号S1、S2、S3与S4的波形则如图2B所示一般，分别在时间点t1、t2、t3与t4的时候升起，并分别在时间点t2、t3、t4与t5的时候落下。此外，频率信号XCLK被提供至移位缓存器SR(1)与SR(3)，而频率信号CLK则被提供至移位缓存器SR(2)与SR(4)。
以移位缓存器SR(3)为例，当启动信号ST在时间点t1被传递至移位缓存器SR(3)，移位缓存器SR(3)中的节点A2的电位会同时被拉升至VGH-Vth。然后，移位缓存器SR(3)的节点A2的电位会在时间点t3的时候因为频率信号XCLK的上升而被进一步推升约VGH-VGL的值(VGL为低工作电位)。但是，因为移位缓存器SR(3)本身电路的设计方式存在瑕疵，在时间点t2～t3之间，以及时间点t4～t5之间，节点A2都会处在浮动(floating)状态下。随着节点A2处在浮动状态下，节点A2的电位就会因为漏电流而下降。一旦这个下降的时间过久而导致节点A2的电位偏低，就会使得移位缓存器SR(3)无法正常运作。
发明内容
本发明的实施例提供新的移位缓存器的电路设计构思，并且另外提供使用此类移位缓存器的平面显示器。藉此，将可使移位缓存器以及平面显示器的整体功效得到增进。
本发明的一实施例所提供的移位缓存器包括控制模块与驱动模块两个部分。移位缓存器接收前级输出信号、启动信号、第一频率信号、第二频率信号以及第三频率信号。控制模块包括输入单元、第一控制单元与第二控制单元。输入单元具有一个启动端，并根据前级输出信号以决定是否将启动信号传递至启动端。第一控制单元具有一个第一驱动控制端，且第一控制单元电性耦接至前述的启动端，以根据启动端的电位以及前述的第三频率信号，决定使第一驱动控制端接收第一工作电位或第二工作电位。第二控制单元具有一个第二驱动控制端，且此第二控制单元电性耦接至前述的启动端以及第一驱动控制端，并根据第一驱动控制端的电位以及第二频率信号，决定如何调整从启动端所接收的电位，并将调整后的电位提供至第二驱动控制端。驱动模块包括输出端、驱动电位决定单元、第一驱动单元以及第二驱动单元。驱动电位决定单元具有一个驱动电位输出端，且此驱动电位决定单元电性耦接至前述的第一驱动控制端与第二驱动控制端，并根据第一驱动控制端的电位决定是否导通驱动电位输出端至一个特定节点的电性通路，以及根据第二驱动控制端的电位决定是否导通驱动电位输出端至第二工作电位的电性通路。第一驱动单元电性耦接至前述的第一驱动控制端与驱动模块的输出端，且此第一驱动单元根据第一驱动控制端的电位，决定是否导通驱动模块的输出端至第一工作电位的电性通路。第二驱动单元电性耦接至驱动电位输出端与驱动模块的输出端，且此第二驱动单元根据驱动电位输出端的电位决定是否将第一频率信号传递至驱动模块的输出端。
本发明的另一个实施例提供了一种使用前述移位缓存器的平面显示器。此平面显示器包括显示区、第一移位缓存器区以及第二移位缓存器区。显示区被多条栅极线穿越，每一条栅极线电性耦接至少一个像素电路，以控制像素电路是否从所电性耦接的数据在线接收显示数据。第一移位缓存器区设置于显示区与平面显示器的边缘之间，并位于平面显示器的第一侧。第二移位缓存器区设置于显示区与平面显示器的边缘之间，并位于平面显示器的第二侧。第一移位缓存器区包括多个级连的前述移位缓存器，第二移位缓存器区同样包括多个级连的前述移位缓存器。其中，第一移位缓存器区与第二移位缓存器区交替致能其中之一的移位缓存器，且第一侧与第二侧为平面显示器的不同侧。
本发明因采用新式的移位缓存器，所以可以提高驱动级的驱动能力，同时也可以减少现有技术在某些节点上产生漏电流而导致移位缓存器或平面显示器无法运作的缺陷。
附图说明
图1为现有技术所使用的移位缓存器的部分电路图。
图2A为现有技术所使用的一种平面显示器的电路方块图。
图2B为对应图1与图2A的移位缓存器的部分信号的时序图。
图3为根据本发明一实施例的移位缓存器的电路方块图。
图4为根据本发明一实施例的移位缓存器的电路图。
图5A为根据本发明另一实施例的第一控制单元的电路图。
图5B为根据本发明另一实施例的第一控制单元的电路图。
图6为根据本发明另一实施例的第二控制单元的电路图。
图7A为根据本发明另一实施例的第二驱动单元的电路图。
图7B为根据本发明另一实施例的第二驱动单元的电路图。
图8为根据本发明另一实施例的移位缓存器的电路图。
图9为根据本发明另一实施例的移位缓存器的电路图。
图10为根据本发明一实施例的移位缓存器的操作信号时序图。
图11为根据本发明一实施例的平面显示器的电路方块图。
图12为根据本发明一实施例的平面显示器的操作时序图。
图13为根据本发明一实施例的平面显示器的操作时序图。
图14为根据本发明另一实施例的移位缓存器的电路方块图。
【符号说明】
30、40、90、1400、SR(1)～SR(4)、SR(2557)～SR(2560)、SR(DB)、SR(DU)：移位缓存器
32、1410：控制模块
35、1420、1430、1440：驱动模块
100、110、120、900～922、M1～M16、M3a、M4a、M3b、M4b、M6a、M7a、M7b、M9a、M12a、M13a：N型晶体管
300、300a：输入单元
310、310a、500a、500b：第一控制单元
320、320a、600：第二控制单元
330、330a：驱动电位决定单元
340、340a：第一驱动单元
350、350a、700a、700b：第二驱动单元
401、404、411、414、417、420、423、426、430、433、440、443、450、453、460、470：控制端
402、403、405、406、412、413、415、416、418、419、421、422、424、425、427、428、431、432、434、435、441、442、444、445、451、452、454、455、461、462、471、472：通路端
1100：平面显示器
1120、1130：移位缓存器区
A1、A2：节点
AN：启动端
CLK、XCLK、CK1、CK1_1、CK1_2、CK1_M、CK2、CK3、CK_E、CK_O、CT_E、CT_O、XCK_E、XCK_O、XCT_E、XCT_O：频率信号
D1：资料线
DN：驱动电位输出端
DummyL0、DummyL1、DummyR0、DummyR1、S1～S4、S2557～S2560、SN-1、SN：输出信号
FCN、SCN：驱动控制端
G(1)～G(4)、G(2557)～G(2560)：栅极线
N1：特定节点
P1～P4、P2557～P2560：像素电路
SRO：输出端
D2U、ST、VST、VST_E、VST_O、U2D：启动信号
T1～T5、t1～t5：时间点
VGH、VGL：工作电位
XDONB：更新信号
具体实施方式
请参照图3，其为根据本发明一实施例的移位缓存器的电路方块图。在本实施例中，移位缓存器30包括控制模块32以及驱动模块35。控制模块32包括输入单元300、第一控制单元310以及第二控制单元320。驱动模块35包括驱动电位决定单元330、第一驱动单元340以及第二驱动单元350。以下说明皆以移位缓存器30是移位缓存器组中的第N级移位缓存器为前提，故移位缓存器30的输出信号将被标示为SN，而其前一级的移位缓存器的输出信号则标示为SN-1，其后一级的移位缓存器的输出信号则标示为SN+1。
如图3所示，输入单元300接收前级输出信号SN-1以及提供至移位缓存器30的启动信号VST。输入单元300会根据前级输出信号SN-1所提供的电位，决定是否将启动信号VST的电位传递至输入单元300的启动端AN。第一控制单元310接收工作电位VGL(后亦称第一工作电位，电位值为Vgl)、VGH(后亦称第二工作电位，电位值为Vgh)，以及频率信号CK3(后亦称第三频率信号)，并且电性耦接至启动端AN。第一控制单元310会根据启动端AN以及频率信号CK3所提供的电位，决定将工作电位VGL与VGH中的一者传递至第一控制单元310的驱动控制端FCN(后亦称第一驱动控制端)；或者，从另一个角度来看，第一控制单元310会根据启动端AN以及频率信号CK3的电位，决定驱动控制端FCN究竟是要接收工作电位VGL或者接收工作电位VGH。第二控制单元320接收频率信号CK2(后亦称第二频率信号)，且电性耦接至启动端AN以及驱动控制端FCN。第二控制单元320会根据驱动控制端FCN的电位以及第二频率信号的电位，决定如何调整从启动端AN所接收的电位，并将调整后的电位提供至其驱动控制端SCN(后亦称第二驱动控制端)。
在本实施例的驱动模块35中，驱动电位决定单元330具有一个驱动电位输出端DN。驱动电位决定单元330接收工作电位VGH，并且电性耦接至前述的驱动控制端FCN与驱动控制端SCN。驱动电位决定单元330一方面会根据驱动控制端FCN的电位而决定是否导通驱动电位输出端DN至特定节点N1的电性通路，另一方面则会根据驱动控制端SCN的电位而决定是否导通驱动电位输出端DN至工作电位VGH的电性通路。第一驱动单元340接收工作电位VGL，并且电性耦接至驱动控制端FCN与驱动模块35的输出端SRO。第一驱动单元340会根据驱动控制端FCN的电位而决定是否导通输出端SRO至工作电位VGL的电性通路。第二驱动单元350接收频率信号CK1(后亦称第一频率信号)，并且电性耦接至驱动电位输出端DN与输出端SRO。第二驱动单元350会根据驱动电位输出端DN的电位而决定是否将频率信号CK1的电位传递至输出端SRO。
接下来将藉由举例来提供更为详细的电路图。在此要先说明的是，虽然在以下的实施例中都是以N型晶体管为实施方式，但由于这些N型晶体管在各实施例中是做为开关之用，所以实际上也可以改用其它类型的开关来取代，其并非用以限制本案的实施内容。
请参照图4，其为根据本发明一实施例的移位缓存器的电路图。如图所示，输入单元300a在本实施例中包括了两个N型晶体管M1与M2。N型晶体管M1具有控制端401、通路端402与通路端403，其中控制端401接收前级输出信号SN-1，通路端402接收顺向的启动信号U2D(相当于图3中的启动信号VST的其中之一)，而通路端403则电性耦接至启动端AN。类似的，N型晶体管M2具有控制端404、通路端405与通路端406，其中控制端404接收后级输出信号SN+1，通路端405电性耦接至启动端AN，而通路端406则接收逆向的启动信号D2U(相当于图3中的启动信号VST的其中之一)。
此领域的一般技术人员应知，本实施例中的输入单元300a是为了使移位缓存器40能够同时适用于由上而下(或称顺向)与由下而上(或称逆向)的两种扫瞄方式，所以才会需要同时设计两个N型晶体管M1与M2。换句话说，假若移位缓存器40的使用环境仅存在顺向扫瞄的可能，那么就可省去N型晶体管M2而仅保留N型晶体管M1；相对的，假若移位缓存器40的使用环境仅存在逆向扫瞄的可能，那么就可省去N型晶体管M1而仅保留N型晶体管M2。除此之外，在大部分的场合中，顺向的启动信号U2D可以由前级输出信号SN-1来取代，而逆向的启动信号D2U则可以由后级输出信号SN+1来取代。也就是说，在某些场合里，N型晶体管M1的控制端401可以与通路端402电性耦接在一起以同时接收前级输出信号SN-1，而N型晶体管M2的控制端404也可以与通路端406电性耦接在一起以同时接收后级输出信号SN+1。
请继续参照图4，本实施例中的第一控制单元310a包括了N型晶体管M3、M4与M5。如图所示，N型晶体管M3的控制端411电性耦接至前述的启动端AN，其通路端412电性耦接至驱动控制端FCN，通路端413则接收频率信号CK3；N型晶体管M4的控制端414接收频率信号CK3，其通路端415接收工作电位VGH，通路端416则电性耦接至驱动控制端FCN；N型晶体管M5的控制端417接收重置信号RST，其通路端418接收工作电位VGH，通路端419则电性耦接至驱动控制端FCN。
在第一控制单元310a中，N型晶体管M5被用来重置移位缓存器40的状态。一旦重置信号RST被提升到高电位，N型晶体管M5就会导通。随着N型晶体管M5被导通，驱动控制端FCN就会被拉升到与工作电位VGH相近的电位，并因此使N型晶体管M6、M13、M15与M8一起被导通。随着N型晶体管M6被导通，启动端AN的电位会被下拉到与工作电位VGL相近的电位，因此晶体管M12与M14都会被维持在不导通状态，并使驱动控制端SCN也被下拉到与工作电位VGL相近的电位。随着N型晶体管M13被导通，N型晶体管M13的通路端到N型晶体管M12的通路端428之间的电性通路的电位也会被下拉到与工作电位VGL相近的电位。随着N型晶体管M15被导通，驱动电位输出端DN的电位会被下拉到与工作电位VGL相近的电位，并因此而使晶体管M7与M10被维持在不导通状态。随着N型晶体管M8被导通，输出端SRO的电位也会被下拉到与工作电位VGL相近的电位，并因此使得输出信号SN也被拉到低电位。
因此，只要将重置信号RST拉到高电位，就可以使得移位缓存器40整个被重置为非致能的状态。如此领域的技术人员所知，假设移位缓存器40不需要重置的功能，或者移位缓存器40有其它可进行重置的操作方式，那么在移位缓存器40之中就不需要N型晶体管M5存在。或者，即使需要N型晶体管M5来重置移位缓存器40，也不一定要将N型晶体管M5限制在如图4所示的位置上。
请先参照图5A，其为根据本发明另一实施例的第一控制单元的电路图。在本实施例中，第一控制单元500a包括了N型晶体管M3a与M4a。如图所示，N型晶体管M3a与M4a的电路耦接关系与图4中的N型晶体管M3与M4相同，在此就不再次说明；而与图4所示的第一控制单元310a不同的是，第一控制单元500a中并不具有N型晶体管M5。如先前所述，第一控制单元500a虽然不像图4中的第一控制单元310a一样具有N型晶体管M5，但其正常操作功能并不会受到影响。
请接下来参照图5B，其为根据本发明另一实施例的第一控制单元的电路图。在本实施例中，第一控制单元500b包括了N型晶体管M3b与M4b。如图所示，N型晶体管M3与M4的电路耦接关系与图5A中的N型晶体管M3b与M4b大致相同，最大的差异点在于N型晶体管M3b的通路端是接收工作电位VGL，而非如图5A所示的接收频率信号CK3。虽然有这样的差异，但图5A的第一控制单元500a与图5B的第一控制单元500b仍然具有同样的运作结果。这是因为，当频率信号CK3为高电位的时候，不论启动端AN的电位为高或低，图5A的晶体管M4a与图5B的晶体管M4b都会被导通，而驱动控制端FCN就同样都会被拉升至与工作电位VGH相近的电位。而在频率信号CK3为低电位，且启动端AN为高电位时，图5A的晶体管M4a与图5B的晶体管M4b都不会被导通，反过来图5A的晶体管M3a与图5B的晶体管M3b都会被导通，所以驱动控制端FCN就同样都会被拉低至与工作电位VGL相近的电位(假设频率信号CK3的低电位与工作电位VGL的电位值Vgl相当)。当然，为了电路的安全，一般会避免使启动端AN与频率信号CK3同时为高电位，以免使工作电位VGH到工作电位VGL的电性通路成为短路。
接下来请再参考图4。如图所示，本实施例中的第二控制单元320a包括了N型晶体管M6、M9、M11、M12与M13。N型晶体管M6的控制端420电性耦接至驱动控制端FCN，其通路端421电性耦接至启动端AN，通路端422接收工作电位VGL。N型晶体管M9的控制端423接收工作电位VGH，其通路端424电性耦接至启动端AN，通路单425电性耦接至驱动控制端SCN。N型晶体管M12的控制端426电性耦接至驱动控制端SCN，其通路端427接收频率信号CK2，通路端428则与N型晶体管M13的通路端431电性耦接。除了通路端431之外，N型晶体管M13的控制端430电性耦接到驱动控制端FCN，而通路端432则接收工作电位VGL。最后，N型晶体管M11的控制端433与通路端435一起电性耦接至N型晶体管M12的通路端428，而N型晶体管M11的通路端434则电性耦接至启动端AN。
在第二控制单元320a之中，N型晶体管M11是可以省去不用的。请参照图6，其为根据本发明另一实施例的第二控制单元的电路图。在本实施例中，第二控制单元320a包括N型晶体管M6a、M9a、M12a与M13a，而这些N型晶体管M6a、M9a、M12a与M13a之间的电性耦接关系，与图4所示的N型晶体管M6、M9、M12与M13之间的电性耦接关系完全一致。而缺少图4中的N型晶体管M11也不至于影响第二控制单元320a的正常运作。
请再参照图4。本实施例中的驱动电位决定单元330a包括N型晶体管M14与M15。如图所示，N型晶体管M14的控制端440电性耦接至驱动控制端SCN，其通路端441接收工作电位VGH，通路端442则电性耦接至驱动电位输出端DN。N型晶体管M15的控制端443电性耦接至驱动控制端FCN，其通路端444电性耦接至驱动电位输出端DN，通路端445则电性耦接至节点N1，并进一步透过节点N1接收工作电位VGL。
再者，本实施例中的第一驱动单元340a包括N型晶体管M8，其控制端460电性耦接至驱动控制端FCN，通路端461电性耦接至输出端SRO，通路端462则接收工作电位VGL。本实施例中的第二驱动单元350a包括N型晶体管M7与M10。N型晶体管M7的控制端450电性耦接至驱动电位输出端DN，其通路端451接收频率信号CK1，通路端452则电性耦接至输出端SRO。N型晶体管M10的控制端453电性耦接至驱动电位输出端DN，其通路端454与455一起电性耦接至输出端SRO。N型晶体管M10的连接方式使得本身变成了一个类似于电容的电荷储存元件，因此，实际上可以使用任何适当的电容元件来取代N型晶体管M10。或者，从另一个角度来看，也可以藉由N型晶体管M7的穿馈效应(feed-through effect)来取代N型晶体管M10；也就是说，即使没有N型晶体管M10或者是取代N型晶体管M10的电容元件，第二驱动单元350a也能正常运作。
请参照图7A，其为根据本发明另一实施例的第二驱动单元的电路图。在图7A所示的实施例中，第二驱动单元700a只包括了一个N型晶体管M7a而没有任何电容元件。再请参照图7B，其为根据本发明另一实施例的第二驱动单元的电路图。在图7B所示的实施例中，第二驱动单元700b除了N型晶体管M7b之外还包括了一个电容C1。根据前述的说明，这两个第二驱动单元700a与700b都能达到与图4所示的第二驱动单元350a相同的操作效果，因此分别可以用为替代第二驱动单元350a的选择之一。
请再参照图4。除了上述的电路元件之外，图4所示的移位缓存器40中还包括了一个N型晶体管M16，其控制端470电性耦接至输出端SRO，通路端471电性耦接至驱动控制端FCN，通路端472则接收工作电位VGL。N型晶体管M16的主要作用在于当输出端SRO为高电位时拉低驱动控制端FCN的电位，使得N型晶体管M8能稳固的处于不导通的状态，藉以降低输出端SRO因为漏电流而引起的电位变化。实际上，N型晶体管M16并非为本案所提供的移位缓存器中的必要元件，在实际设计时可视误差容许范围而决定是否将其设置在电路中。
在提出数种可能性的变化方案之后，请参照图8，其为根据本发明另一实施例的移位缓存器的电路图。在本实施例中已经将前述各实施例中提到可以省去的电子元件尽皆省去，以达到元件减量但效果仍在的目的。由于各电子元件之间的连接关系已经在先前的实施例中做过详细的说明，在此就不特别重复叙述。值得一提的是，在图8所示的实施例中使用了更新(refresh)信号XDONB来取代单纯的工作电位VGL。在移位缓存器正常运作的时候，更新信号XDONB的电位会等同于Vgl，但是一旦出现不正常的关机，则更新信号XDONB就会被拉高以便将画面重置。具体的运作将在的后搭配图式进行说明。
接下来请参照图9，其为根据本发明另一实施例的移位缓存器的电路图。在本实施例中，移位缓存器90包括了N型晶体管900、902、904、906、908、910、912、914、916、918、920与922。与图4所示的移位缓存器40相比对，N型晶体管900、902、904、906、908、910、912、914、916、920、922彼此间的电性耦接关系，分别与N型晶体管M1、M2、M3、M4、M6、M9、M12、M13、M14、M7与M8相同，在此就不重复说明。此外，移位缓存器90中的N型晶体管918的功能与移位缓存器40中的N型晶体管M15的功能相当，但电性耦接的方式不同。更具体地说，N型晶体管918的控制端与N型晶体管M15的控制端同样电性耦接至驱动控制端FCN；N型晶体管918与N型晶体管M15的其中一个通路端同样电性耦接至驱动电位输出端DN；然而，N型晶体管M15的另一个通路端所电性耦接的特定节点N1是电性耦接到工作电位VGL(或者是更新信号XDONB)，但N型晶体管918的另一个通路端所电性耦接的特定节点N1则是电性耦接到输出端SRO。这样的改变是为了减少驱动电位输出端DN的电位因为N型晶体管918的漏电流而产生变化的幅度，进一步使移位缓存器90的运作更加稳定。
以下将配合图9与图10说明移位缓存器90的运作方式。请参照图9与图10，其中图10为根据本发明一实施例的移位缓存器的操作信号时序图。如图10所示，频率信号CK1、CK2与CK3的致能时段并不重叠，且从时间点T1开始，各信号的致能时段会依照前级输出信号SN-1、频率信号CK2、频率信号CK1与频率信号CK3的顺序出现。此外，设若将移位缓存器90用在顺向扫瞄的环境下，则启动信号U2D会持续维持在高电位，相对的启动信号D2U会持续维持在低电位。再者，更新信号XDONB在正常状况下会维持在与工作电位VGL相同的电位，或者从另一个角度来看，更新信号XDONB在正常状况下就是被当作工作电位VGL来使用。
当前级输出信号SN-1在时间点T1到T2这一段期间转成高电位，N型晶体管900就会被导通，而启动端AN的电位就会与启动信号U2D的电位相关。由于启动信号U2D在高电位时会等同于工作电位VGH的电位值Vgh，所以启动端AN的电位在时间点T1到T2这一段期间将会被维持在电位值为Vgh-Vth(Vth代表各N型晶体管的临界电压)附近。因为N型晶体管910的控制端电性耦接到工作电位VGH，所以N型晶体管910会一直处在导通的状态。据此，在时间点T1到T2的这一段期间内，驱动控制端SCN的电位会与启动端AN相同被维持在Vgh-Vth的电位值附近。随着启动端AN的电位被提升到高电位的状态，N型晶体管904会成为导通状态；由于此时的频率信号CK3仍为低电位状态，所以N型晶体管906为不导通状态，而驱动控制端FCN也因此会在时间点T1到T2这一段期间被维持在低电位状态。
在时间点T1到T2这一段期间中，由于驱动控制端FCN为低电位，所以N型晶体管908、914、918与922都会维持在不导通的状态。相对的，在时间点T1到T2这一段期间中，由于驱动控制端SCN为高电位，所以N型晶体管912与916都会维持在导通状态。据此，驱动电位输出端DN会因为N型晶体管916的导通而被上拉至电位值为Vgh-2Vth的高电位状态。N型晶体管920将因为驱动电位输出端DN为高电位而导通，并且在时间点T1到T2这一段期间中，将频率信号CK1的电位提供至输出端SRO，并因此使得输出信号SN为低电位。
接下来，在时间点T2到T3的这一段期间中，前级输出信号SN-1、频率信号CK1与频率信号CK3会维持在低电位，而频率信号CK2则会维持在高电位。此时整个移位缓存器90的状态几乎没有改变，但在N型晶体管912处，由于频率信号CK2从低电位跳升到高电位，所以驱动控制端SCN的电位会因为N型晶体管912的穿馈效应而同样被向上大幅度的提升。由于频率信号CK2的低电位通常与工作电位VGL的电位值Vgl相当，而高电位则与工作电位VGH的电位值Vgh相当，因此驱动控制端SCN的电位会从原本的Vgh-2Vth增加约Vgh-Vgl，也就是相当于2Vgh-2Vth-Vgl。由于驱动控制端SCN被提升之后的电位远高于Vgh，因此工作电位VGH经过N型晶体管916被传递到驱动电位输出端DN的时候，能使驱动电位输出端DN的电位与工作电位VGH相当。也就是说，由于驱动控制端SCN的电位被大幅度的提升，所以驱动电位输出端DN的电位也可以因此而从Vgh-2Vth小幅度的上升到Vgh。
接下来，在时间点T3到T4的这一段期间中，频率信号CK2回到低电位状态，而频率信号CK1则被拉到高电位状态。此时由于频率信号CK2从高电位回到低电位，因此驱动控制端SCN的电位会因为N型晶体管912的穿馈效应而从电位值2Vgh-2Vth-Vgl回降到Vgh-2Vth。在此同时，由于频率信号CK1从低电位被拉升到高电位，因此驱动电位输出端DN会因为N型晶体管920的穿馈效应而同样被拉升共Vgh-Vgl的电位值。也就是说，在时间点T3到T4的这一段期间中，驱动电位输出端DN的电位会从Vgh上升到2Vgh-Vgl。据此，频率信号CK1的电位会被传递至输出端SRO，因而使得输出信号SN由低电位转为高电位。
接下来，在时间点T4到T5的这一段期间中，频率信号CK1回降到低电位状态，而频率信号CK3则转为高电位。随着频率信号CK3转为高电位，N型晶体管906会被导通。因此，不论是经由N型晶体管904传递至驱动控制端FCN的频率信号CK3的电位，或者是经由N型晶体管906传递至驱动控制端FCN的工作电位VGH，都会使得驱动控制端FCN的电位被拉升到高电位，并因此进一步导通N型晶体管908、914、918与922。随着N型晶体管908被导通，启动端AN与驱动控制端SCN的电位都会被拉低至工作电位VGL，并因而使N型晶体管904、912与916改为不导通状态。随着N型晶体管918与922被导通，输出端SRO会透过N型晶体管922而接收更新信号XDONB(正常运作时电位为Vgl)，同时也透过N型晶体管920接收频率信号CK1的电位(此时亦为低电位状态)，并因此而使输出信号SN的电位降低为Vgl。类似的，驱动电位输出端DN透过N型晶体管918与922而接收更新信号XDONB，于是驱动电位输出端DN会被拉到低电位，而N型晶体管920就会呈不导通状态。
根据上述，在移位缓存器90进行一次正常运作之后，最后呈导通状态的是N型晶体管908、914、918与920。因此若在显示过程中发生突然的关机事件，可以藉由将更新信号XDONB提至高电位而使输出信号SN变为高电位，藉此释放由输出信号SN所控制的像素中储存的电荷，如此将可使画面被更新为纯色的画面，不会有残留的影像存在画面上。
接下来请参照图11，其为根据本发明一实施例的平面显示器的电路方块图。在本实施例中，平面显示器包括显示区1110以及移位缓存器区1120与1130。显示区1110被栅极线G(1)、G(2)、G(3)、G(4)、…、G(2557)、G(2558)、G(2559)与G(2660)所穿越。此处提到的穿越是指从显示区1110的第一侧的外往显示区1110的内部延伸，并一直延伸到显示区1110的第二侧，但不一定到达第二侧的边缘或穿出显示区1110的第二侧。每一条栅极线G(1)、G(2)、G(3)、G(4)、…、G(2557)、G(2558)、G(2559)与G(2660)分别电性耦接至少一个像素电路，以控制这些像素电路是否从电性耦接的数据线接收显示数据。如栅极线G(1)电性耦接到像素电路P1，藉此控制像素电路P1是否从与像素电路P1电性耦接的数据线D1接收显示数据。类似的，栅极线G(2)电性耦接到像素电路P2，藉此控制像素电路P2是否从与像素电路P2电性耦接的数据线D1接收显示数据。栅极线G(3)电性耦接到像素电路P3、栅极线G(4)电性耦接到像素电路P4、栅极线G(2557)电性耦接到像素电路P2557、栅极线G(2558)电性耦接到像素电路P2558、栅极线G(2559)电性耦接到像素电路P2559，以与门极线G(2560)电性耦接到像素电路P2560，藉此控制像素电路P3、P4、P2557、P2558、P2559与P2560是否从数据线D1接收显示数据。
移位缓存器区1120设置于显示区1110与平面显示器的边缘之间。如图所示，移位缓存器区1120位于平面显示器的左侧，且包含多个级连的移位缓存器SR(DU)、SR(2)、SR(4)、…、SR(2558)、SR(2560)以及SR(DB)。此外，移位缓存器区1120受到信号线XCK_E、CK_E、XCT_E与CT_E的控制而产生对应的输出信号。在本实施例中，信号线XCK_E所提供的信号相当于移位缓存器区1120中的移位缓存器SR(DU)、SR(4)、…、SR(2560)的频率信号CK1，信号线CK_E所提供的信号相当于移位缓存器区1120中的移位缓存器SR(2)、…、SR(2558)、SR(DB)的频率信号CK1。再者，信号线XCT_E所提供的信号相当于移位缓存器区1120中的移位缓存器SR(DU)、SR(4)、…、SR(2560)的频率信号CK2，同时也相当于移位缓存器区1120中的移位缓存器SR(2)、…、SR(2558)、SR(DB)的频率信号CK3；相对的，信号线CT_E所提供的信号相当于移位缓存器区1120中的移位缓存器SR(DU)、SR(4)、…、SR(2560)的频率信号CK3，同时也相当于移位缓存器区1120中的移位缓存器SR(2)、…、SR(2558)、SR(DB)的频率信号CK2。
移位缓存器区1130同样设置于显示区1110与平面显示器的边缘之间。如图所示，移位缓存器区1130位于平面显示器的右侧，且包含多个级连的移位缓存器SR(DU)、SR(1)、SR(3)、…、SR(2557)、SR(2559)以及SR(DB)。此外，移位缓存器区1130受到信号线XCK_O、CK_O、XCT_O与CT_O的控制而产生对应的输出信号。在本实施例中，信号线XCK_O所提供的信号相当于移位缓存器区1130中的移位缓存器SR(DU)、SR(3)、…、SR(2559)的频率信号CK1，信号线CK_O所提供的信号相当于移位缓存器区1130中的移位缓存器SR(1)、…、SR(2557)、SR(DB)的频率信号CK1。再者，信号线XCT_O所提供的信号相当于移位缓存器区1130中的移位缓存器SR(DU)、SR(3)、…、SR(2559)的频率信号CK2，同时也相当于移位缓存器区1130中的移位缓存器SR(1)、…、SR(2557)、SR(DB)的频率信号CK3；相对的，信号线CT_O所提供的信号相当于移位缓存器区1130中的移位缓存器SR(DU)、SR(3)、…、SR(2559)的频率信号CK3，同时也相当于移位缓存器区1130中的移位缓存器SR(1)、…、SR(2557)、SR(DB)的频率信号CK2。
请一并参照图11与图12，其中图12为根据本发明一实施例的平面显示器的操作时序图。其中，S1是移位缓存器SR(1)的输出信号，S2是移位缓存器SR(2)的输出信号，S3移位缓存器是SR(3)的输出信号，S4是移位缓存器SR(4)的输出信号，DummyR0是移位缓存器区1130中的移位缓存器SR(DU)的输出信号，DummyL0则是移位缓存器区1120中的移位缓存器SR(DU)的输出信号。
当进行顺向扫瞄的时候，移位缓存器区1130的启动信号VST_O在时间点T-1到T0的期间被提供至移位缓存器区1130的移位缓存器SR(DU)，并使移位缓存器SR(DU)根据图10所示的操作过程，在时间点T1到T2的期间使其输出信号DummyR0为高电位。输出信号DummyR0的高电位因此在时间点T1到T2的期间被提供至移位缓存器SR(1)，并同样使移位缓存器SR(1)根据图10所示的操作过程，在时间点T3到T4的期间使其输出信号S1为高电位。同样的，输出信号S1的高电位在时间点T3到T4的期间被提供至移位缓存器SR(3)，并同样使移位缓存器SR(3)根据图10所示的操作过程，在时间点T5到T6的期间使其输出信号S3为高电位。在此要注意的是，移位缓存器SR(3)的前一级移位缓存器为移位缓存器SR(1)，而不是移位缓存器SR(2)。
类似的，当进行顺向扫瞄的时候，移位缓存器区1120的启动信号VST_E在时间点T0到T1的期间被提供至移位缓存器区1120的移位缓存器SR(DU)，并使移位缓存器SR(DU)根据图10所示的操作过程，在时间点T2到T3的期间使其输出信号DummyL0为高电位。输出信号DummyL0的高电位因此在时间点T2到T3的期间被提供至移位缓存器SR(2)，并同样使移位缓存器SR(2)根据图10所示的操作过程，在时间点T4到T5的期间使其输出信号S2为高电位。同样的，输出信号S2的高电位在时间点T4到T5的期间被提供至移位缓存器SR(4)，并同样使移位缓存器SR(4)根据图10所示的操作过程，在时间点T6开始使其输出信号S4为高电位。在此要注意的是，移位缓存器SR(4)的前一级移位缓存器为移位缓存器SR(2)，而不是移位缓存器SR(3)。
于是，根据上述的操作时序，移位缓存器区1130与移位缓存器区1120中的移位缓存器会被交替致能。更详细地说，首先是移位缓存器区1130中的移位缓存器SR(DU)被致能，其表现就是输出信号DummyR0被拉升至高电位；接下来是移位缓存器区1120中的移位缓存器SR(DU)被致能，其表现就是输出信号DummyL0被拉升至高电位。再接下来的致能顺序则分别是移位缓存器区1130中的移位缓存器SR(1)、移位缓存器区1120中的移位缓存器SR(2)、移位缓存器区1130中的移位缓存器SR(3)与移位缓存器区1120中的移位缓存器SR(4)，一直到最终以移位缓存器区1120中的移位缓存器SR(DB)致能为止。而其对应的表现就是输出信号S1、S2、S3与S4被依序拉升至高电位，进而使得栅极线G(1)、G(2)、G(3)与G(4)被依序由上而下致能，达成顺向扫瞄的目的。
接下来请同时参照图11与图13，其中图13为根据本发明一实施例的平面显示器的操作时序图。与图12相对的，图13所示者是逆向扫瞄时的操作时序。由于是逆向扫瞄，因此会从移位缓存器区1120中的移位缓存器开始致能，然后再致能移位缓存器区1130中的移位缓存器。如图所示，首先是提供给移位缓存器区1120的启动信号VST_E在时间点T-1到T0的这一段期间被致能，接下来才是提供给移位缓存器区1130的启动信号VST_O在时间点T0到T1的这一段期间被致能。由于是逆向扫瞄，因此启动信号VST_E会被提供至移位缓存器区1120中的移位缓存器SR(DB)，而启动信号VST_O则会被提供至移位缓存器区1130中的移位缓存器SR(DB)。接下来的状况与图12所示的类似，只是改为由左下角开始使移位缓存器区1120与1130中的移位缓存器被交替致能。
于是，当逆向扫瞄的时候，首先是移位缓存器区1120中的移位缓存器SR(DB)的输出信号DummyL1被致能，接下来则是移位缓存器区1130中的移位缓存器SR(DB)的输出信号DummyR1被致能。再接下来的致能顺序则分别是移位缓存器区1120中的移位缓存器SR(2560)、移位缓存器区1130中的移位缓存器SR(2559)、移位缓存器区1120中的移位缓存器SR(2558)与移位缓存器区1130中的移位缓存器SR(2557)，一直到最终以移位缓存器区1130中的移位缓存器SR(DU)致能为止。而其对应的表现就是输出信号S2560、S2559、S2558与S2557被依序拉升至高电位，进而使得栅极线G(2560)、G(2559)、G(2558)与G(2557)被依序由下而上致能，最终达成逆向扫瞄的目的。
除了上述的方式之外，本案所提供的移位缓存器也可以以一个控制模块对应多个驱动模块的方式来使用。请参照图14，其为根据本发明另一实施例的移位缓存器的电路方块图。如图所示，一个移位缓存器1400可以包含一个控制模块1410以及多个驱动模块1420、1430、…、1440。每一个驱动模块1420、1430及1440分别电性耦接至驱动控制节端FCN与SCN，并分别接收频率信号CK1_1、CK1_2、…、CK1_M，并输出对应的输出信号SN_11、SN_12、…、SN_1M。
控制模块1410与每一个驱动模块1420、1430及1440可以使用前述的任一个实施例以及其变形为实体。于是，移位缓存器1400可以在频率信号CK2与CK3的脉波之间，也就是如图10所示的频率信号CK1的脉波所在期间：时间点T3至T4之间，分别提供对应的频率信号CK1_1、CK1_2乃至于CK1_M到驱动模块1420、1430及1440。随着应用的方式不同，这些频率信号CK1_1、CK1_2、…、CK1_M可以是完全不重叠或部分重叠，假若真有需要，甚至频率信号CK1_1、CK1_2、…、CK1_M也可以完全重叠在一起。这将使得移位缓存器1400在设计与使用上更有弹性。
根据上述，本案的实施例所提供的移位缓存器可以加高驱动电位输出端DN的电位，进而得以强化移位缓存器的驱动能力。由于驱动电位输出端DN的电位与临界电位Vth无关，因此即使制程飘移而造成临界电位Vth变大，也不会影响到移位缓存器的驱动能力；换言之，本案提供的移位缓存器具有较大的临界电位制程飘移容忍范围。而独特的电路设计，也可以消减在现有技术中节点处于浮动状态的时间，所以可以增加对于漏电流的容忍度，也不会产生直流电流。而且本案的实施例所提供的电路不需要使用电阻，因此还可以缩减电路布局所需要的体积。

Claims (15)

1.一种移位缓存器，接收一前级输出信号、一启动信号、一第一频率信号、一第二频率信号以及一第三频率信号，其特征在于，该移位缓存器包括：
一控制模块，包括：
一输入单元，具有一启动端，该输入单元根据该前级输出信号以决定是否将该启动信号传递至该启动端；
一第一控制单元，具有一第一驱动控制端，该第一控制单元电性耦接至该启动端，并根据该启动端的电位以及该第三频率信号，决定该第一驱动控制端接收一第一工作电位或一第二工作电位；以及
一第二控制单元，具有一第二驱动控制端，该第二控制单元电性耦接至该启动端以及该第一驱动控制端，并根据该第一驱动控制端的电位以及该第二频率信号决定如何调整从该启动端所接收的电位，并将调整后的电位提供至该第二驱动控制端；以及
一驱动模块，包括：
一输出端；
一驱动电位决定单元，具有一驱动电位输出端，该驱动电位决定单元电性耦接至该第一驱动控制端与该第二驱动控制端，并根据该第一驱动控制端的电位决定是否导通该驱动电位输出端至一特定节点的电性通路，根据该第二驱动控制端的电位决定是否导通该驱动电位输出端至该第二工作电位的电性通路；
一第一驱动单元，电性耦接至该第一驱动控制端与该输出端，该第一驱动单元根据该第一驱动控制端的电位，决定是否导通该输出端至该第一工作电位的电性通路；以及
一第二驱动单元，电性耦接至该驱动电位输出端与该输出端，该第二驱动单元根据该驱动电位输出端的电位决定是否将该第一频率信号传递至该输出端。
2.如权利要求1所述的移位缓存器，其特征在于，一个该控制模块的该第一驱动控制端与该第二驱动控制端，对应电性耦接至多个该驱动模块。
3.如权利要求2所述的移位缓存器，其特征在于，每一该些驱动模块的该第一频率信号的致能时段彼此不重叠。
4.如权利要求1所述的移位缓存器，其特征在于，该第一控制单元包括：
一第一晶体管，具有控制端，第一通路端与第二通路端，该第一晶体管的控制端接收该第三频率信号，其第一通路端接收该第二工作电位，其第二通路端电性耦接至该第一驱动控制端；以及
一第二晶体管，具有控制端，第一通路端与第二通路端，该第二晶体管的控制端电性耦接至该启动端，其第一通路端电性耦接至该第一驱动控制端，其第二通路端电性耦接至该第三频率信号。
5.如权利要求4所述的移位缓存器，其特征在于，该第一控制单元更包括：
一第三晶体管，具有控制端，第一通路端与第二通路端，该第三晶体管的控制端接收一重置信号，其第一通路端接收该第二工作电位，其第二通路端电性耦接至该第一驱动控制端。
6.如权利要求1所述的移位缓存器，其特征在于，该第二控制单元包括：
一第一晶体管，具有控制端，第一通路端与第二通路端，该第一晶体管的控制端电性耦接至该第一驱动控制端，其第一通路端电性耦接至该启动端，其第二通路端电性耦接至该第一工作电位；
一第二晶体管，具有控制端，第一通路端与第二通路端，该第二晶体管的控制端接收该第二工作电位，其第一通路端电性耦接至该启动端，其第二通路端电性耦接至该第二驱动控制端；
一第三晶体管，具有控制端，第一通路端与第二通路端，该第三晶体管的控制端电性耦接至该第二驱动控制端，其第一通路端电性耦接至该第二频率信号；以及
一第四晶体管，具有控制端，第一通路端与第二通路端，该第四晶体管的控制端电性耦接至该第一驱动控制端，其第一通路端电性耦接至该第三晶体管的第二通路端，其第二通路端电性耦接至该第一工作电位。
7.如权利要求6所述的移位缓存器，其特征在于，该第二控制单元更包括：
一第五晶体管，具有控制端，第一通路端与第二通路端，该第五晶体管的控制端与其第一通路端接电性耦接至该第三晶体管的第二通路端，该第五晶体管的第二通路端电性耦接至该启动端。
8.如权利要求1所述的移位缓存器，其特征在于，该驱动电位决定单元包括：
一第一晶体管，具有控制端，第一通路端与第二通路端，该第一晶体管的控制端电性耦接至该第二驱动控制端，其第一通路端接收该第二工作电位，其第二通路端电性耦接至该驱动电位输出端；以及
一第二晶体管，具有控制端，第一通路端与第二通路端，该第二晶体管的控制端电性耦接至该第一驱动控制端，其第一通路端电性耦接至该驱动电位输出端，其第二通路端电性耦接至该特定节点，
其中，该特定节点接收该第一工作电位。
9.如权利要求1所述的移位缓存器，其特征在于，该驱动电位决定单元包括：
一第一晶体管，具有控制端，第一通路端与第二通路端，该第一晶体管的控制端电性耦接至该第二驱动控制端，其第一通路端接收该第二工作电位，其第二通路端电性耦接至该驱动电位输出端；以及
一第二晶体管，具有控制端，第一通路端与第二通路端，该第二晶体管的控制端电性耦接至该第一驱动控制端，其第一通路端电性耦接至该驱动电位输出端，其第二通路端电性耦接至该特定节点，
其中，该特定节点电性耦接至该输出端。
10.如权利要求1所述的移位缓存器，其特征在于，该第一驱动单元包括：
一第一晶体管，具有控制端，第一通路端与第二通路端，该第一晶体管的控制端电性耦接至该第一驱动控制端，其第一通路端电性耦接至该输出端，其第二通路端接收该第一工作电位。
11.如权利要求1所述的移位缓存器，其特征在于，该第二驱动单元包括：
一第一晶体管，具有控制端，第一通路端与第二通路端，该第一晶体管的控制端电性耦接至该驱动电位输出端，其第一通路端接收该第一频率信号，其第二通路端电性耦接至该输出端。
12.如权利要求11所述的移位缓存器，其特征在于，该第二驱动单元更包括：
一电容元件，一端电性耦接至该驱动电位输出端，另一端电性耦接至该输出端。
13.如权利要求1所述的移位缓存器，其特征在于，其特征在于，更包括：
一第一晶体管，具有控制端，第一通路端与第二通路端，该第一晶体管的控制端电性耦接至该输出端，其第一通路端电性耦接至该第一驱动控制端，其第二通路端接收该第一工作电位。
14.一种使用如权利要求1所述的移位缓存器的平面显示器，其特征在于，包括：
一显示区，被多条栅极线穿越，每一该些栅极线电性耦接至少一像素电路，以控制该像素电路是否从所电性耦接的一数据线接收显示数据；
一第一移位缓存器区，设置于该显示区与该平面显示器的边缘之间，并位于该平面显示器的一第一侧，该第一移位缓存器区包括多个级连的前述移位缓存器；以及
一第二移位缓存器区，设置于该显示区与该平面显示器的边缘之间，并位于该平面显示器的一第二侧，该第二移位缓存器区包括多个级连的前述移位缓存器，
其中，该第一移位缓存器区与该第二移位缓存器区交替致能其中之一的该些移位缓存器，且该第一侧与该第二侧为该平面显示器的不同侧。
15.如权利要求14所述的平面显示器，其特征在于，该第一频率信号、该第二频率信号与该第三频率信号的工作周期为25％。
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