CN103915067A - 一种移位寄存单元、显示面板及显示装置 - Google Patents
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Abstract
本发明实施例提供了一种移位寄存单元、显示面板及显示装置，用以解决现有的移位寄存单元的结构可能会导致该移位寄存单元的输出不正常的问题。该以为寄存单元包括：驱动模块、输出模块、第一晶体管和第二晶体管；通过将移位寄存单元中的第一晶体管的第二极与该移位寄存单元的输出端相连，使得即使第二晶体管的沟道宽度远小于理论设计值时，也不会导致该移位寄存单元的输出不正常。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存单元、显示面板及显示装置。
背景技术
液晶显示器(liquid crystal display，LCD)或有机发光二极管（OrganicLight-Emitting Diode,OLED）具有低辐射、体积小及低耗能等优点，已逐渐在部分应用中取代传统的阴极射线管显示器(Cathode Ray Tube display，CRT)，因而被广泛地应用在笔记本电脑、个人数字助理(Personal Digital Assistant，PDA)、平面电视，或移动电话等信息产品上。传统液晶显示器的方式是利用外部驱动芯片来驱动面板上的芯片以显示图像，但为了减少元件数目并降低制造成本，近年来逐渐发展成将驱动电路结构直接制作于显示面板上，例如采用将栅极驱动电路(gate driver)整合于液晶面板(Gate On Array，GOA)的技术。
现有的移位寄存单元的典型结构如图1所示，其中，VGL为低电压信号，晶体管T0、晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5和晶体管T6均为非晶硅晶体管，即均为n型晶体管。若V1为高电平信号，V2为低电平信号，当前一级移位寄存单元输出高电平信号时，即OUT（n-1）为高电平信号，时钟阻碍信号CLKB为低电平信号，晶体管T0开启，P点为高电平信号，晶体管T3和晶体管T4均开启，该移位寄存单元输出低电平信号，即OUT（n）为低电平信号；当时钟阻碍信号CLKB为高电平信号时，Q点的电位在时钟阻碍信号CLKB变为高电平信号时迅速升高，之后又由于晶体管T3的开启，Q点的电位又会由高电位变为低电位，因此，Q点的电位会有一个在前述电位迅速升高之后，又被迅速被下拉至VGL的过程，此时，由于晶体管T2在Q点的作用下会开启，而晶体管T2的开启会对P点的电位进一步产生下拉作用，进而影响OUT（n）的输出电压，当晶体管T3的沟道宽度与理论设计值接近时，例如当晶体管T3的沟道宽度为理论设计值340μm时，如图2所示，Q点的电位会被迅速的拉低至VGL（图2中虚线椭圆内的部分），晶体管T2开启时间很短，不会对P点的电位造成影响。此时，虽然OUT（n-1）不再是高电平信号，但是由于电容C2的存储作用，P点依然保持高电位，晶体管T4保持开启，因此，该移位寄存单元输出高电平信号，即OUT（n）为高电平信号，由于电容C2的自举作用，P点的电位再次升高，使得晶体管T4的驱动能力较强，从而保证了OUT（n）能够快速地由低电平变为高电平。
而当晶体管T3的沟道宽度与理论设计值相差较远时，例如当晶体管T3的沟道宽度为20μm，而理论设计值为340μm时，如图3所示，由于受晶体管T3的沟道宽度的限制，晶体管T3的放电能力有限，导致Q点的电位被拉低的时间比起图2中Q点被下拉的时间已大大加长（图3中实线椭圆内的部分），从而延长了晶体管T2的开启时间，这会使得P点的电位无法再次升高（图3中虚线椭圆内的部分），导致P点的电位不够高，由于P点的电位即为晶体管T4的栅极的电位，因此，这会导致晶体管T4的驱动能力比较差，从而导致在时钟阻碍信号CLKB由低电平信号变为高电平信号时，该移位寄存单元输出的信号从低电平变为高电平的时间比较长，即OUT（n）的信号输出会不正常（图3中实线圆内的部分）。
综上，当采用现有的移位寄存单元的结构时，移位寄存单元中的晶体管均为非晶硅晶体管，若晶体管T3的沟道宽度远小于理论设计值时，会导致晶体管T2的开启时间延长，这可能会导致P点的电位无法再次升高，从而导致了该移位寄存单元的输出信号不正常。
发明内容
本发明实施例提供了一种移位寄存单元、显示面板及显示装置，用以解决在现有的移位寄存单元中的晶体管均为非晶硅晶体管，且晶体管T3的沟道宽度远小于理论设计值时，会导致晶体管T2的开启时间延长，这可能会导致该移位寄存单元的输出信号不正常的问题。
基于上述问题，本发明实施例提供的一种移位寄存单元，包括驱动模块、输出模块、第一晶体管和第二晶体管；
所述驱动模块的第一端口接收正向选择信号，所述驱动模块的第二端口接收第一电平信号，所述驱动模块的第三端口接收反向选择信号，驱动模块的第四端口接收第二电平信号，所述驱动模块的第五端口接收低电压信号，所述驱动模块的第六端口分别连接所述第一晶体管的栅极和所述第二晶体管的第一极，所述驱动模块的第七端口连接所述输出模块的第三端口，所述驱动模块的第八端口连接所述第一晶体管的第一级、所述第二晶体管的栅极和所述输出模块的第一端口，其连接点为上拉结点，所述驱动模块的第九端口接收时钟阻碍信号，所述驱动模块的第十端口接收时钟信号，所述第一晶体管的第二极连接所述输出模块的第三端口，所述第二晶体管的第二极接收所述低电压信号，所述输出模块的第二端口接收所述时钟阻碍信号，所述输出模块的第三端口作为所述移位寄存单元的输出端；
所述驱动模块，用于在所述正向选择信号为高电平信号且所述时钟阻碍信号为低电平信号时，通过自身的第八端口输出所述第一电平信号；并在所述反向选择信号为高电平信号且所述时钟阻碍信号为低电平信号时，通过自身的第八端口输出所述第二电平信号；并在所述时钟信号为高电平信号时，通过自身的第七端口输出所述低电压信号；以及通过自身的第六端口输出所述时钟阻碍信号；以及在所述第二晶体管的第一极的信号为高电平信号时，通过自身的第七端口输出所述低电压信号；
所述输出模块，用于在所述上拉结点的电位为高电位时，通过自身的第三端口输出钟阻碍信号；并在所述上拉结点的电位为低电位时，不再输出所述时钟阻碍信号；
所述第一晶体管，用于在所述第二晶体管的第一极的信号为高电平信号时，将所述上拉结点与所述移位寄存单元的输出端接通，并在所述第二晶体管的第一极的电平为低电平时，将所述上拉结点与所述移位寄存单元的输出端断开；
所述第二晶体管，用于在所述上拉结点的电位为高电位时，控制自身的第一极的信号为所述低电压信号；并在所述上拉结点的电位为低电位时关断。
本发明实施例还提供一种显示面板，包括本发明实施例提供的移位寄存单元。
本发明实施例还提供一种显示装置，包括本发明实施例提供的显示面板。
本发明实施例的有益效果包括：
本发明实施例提供了一种移位寄存单元、显示面板及显示装置，由于驱动模块会通过自身的第六端口输出时钟阻碍信号，因此，当上拉结点的信号，即第二晶体管的栅极的信号为高电平信号且时钟阻碍信号由低电平信号变为高电平信号时，如图4所示，与驱动模块的第六端口相连的第二晶体管的第一极的电位首先迅速变为高电位，之后又由于第二晶体管的开启，第二晶体管的第一极的电平又会由高电位变为低电位（图4中实线椭圆内的部分）；因此，第二晶体管的第一极的电平会有一个迅速升高，然后又被迅速下拉至低电位的过程，此时，与第二晶体管的第一极相连的第一晶体管的栅极的电平会有一个迅速升高，然后又被迅速下拉至低电位的过程，即第一晶体管会有一个开启然后关断的过程，而由于第一晶体管的第一极连接上拉结点，第一晶体管的第二极连接该移位寄存单元的输出端，因此，虽然第一晶体管的开启会导致上拉结点与该移位寄存单元的输出端相连，但是，当上拉结点的信号为高电平信号且时钟阻碍信号为高电平信号时，该移位寄存单元的输出端输出高电平信号，因此，即使第一晶体管的开启也不会对上拉结点的高电位产生下拉作用（图4中虚线椭圆内的部分），避免了由于上拉结点的电位无法再次升高导致的该移位寄存单元输出不正常（图4中实线圆内的部分）的问题。
附图说明
图1为现有技术中的移位寄存单元的结构示意图；
图2为采用现有技术中的移位寄存单元时，若晶体管T3的沟道宽度等于理论设计值，移位寄存单元接收和输出的信号的时序图；
图3为采用现有技术中的移位寄存单元时，若晶体管T3的沟道宽度远小于理论设计值，移位寄存单元接收和输出的信号的时序图；
图4为采用本发明实施例提供的移位寄存单元时，若晶体管T3的沟道宽度远小于理论设计值，移位寄存单元接收和输出的信号的时序图；
图5为本发明实施例提供的移位寄存单元的结构之一的示意图；
图6为本发明实施例提供的移位寄存单元的结构之二的示意图；
图7为本发明实施例提供的移位寄存单元的结构之三的示意图；
图8为本发明实施例提供的移位寄存单元的结构之四的示意图；
图9为本发明实施例提供的移位寄存单元的结构之五的示意图；
图10为本发明实施例提供的移位寄存单元的结构之六的示意图；
图11为本发明实施例提供的移位寄存单元的结构之七的示意图；
图12为本发明实施例提供的移位寄存单元的结构之八的示意图；
图13为本发明实施例提供的移位寄存单元正向扫描时的工作时序图；
图14为本发明实施例提供的移位寄存单元反向扫描时的工作时序图。
具体实施方式
本发明实施例提供了一种移位寄存单元、显示面板及显示装置，通过将移位寄存单元中的第一晶体管的第二极与该移位寄存单元的输出端相连，使得即使第二晶体管的沟道宽度远小于理论设计值时，也不会导致该移位寄存单元的输出不正常。
下面结合说明书附图，对本发明实施例提供的一种移位寄存单元、显示面板和显示装置的具体实施方式进行说明。
本发明实施例提供的一种移位寄存单元，如图5所示，包括驱动模块21、输出模块22、第一晶体管M1和第二晶体管M2；
驱动模块21的第一端口1接收正向选择信号CHOF，驱动模块21的第二端口2接收第一电平信号V1，驱动模块21的第三端口3接收反向选择信号CHOB，驱动模块21的第四端口4接收第二电平信号V2，驱动模块21的第五端口5接收低电压信号VGL，驱动模块21的第六端口6分别连接第一晶体管M1的栅极和第二晶体管M2的第一极，驱动模块21的第七端口7连接输出模块22的第三端口3，驱动模块21的第八端口8连接第一晶体管M1的第一级、第二晶体管M2的栅极和输出模块22的第一端口1，其连接点为上拉结点PU，驱动模块21的第九端口9接收时钟阻碍信号CLKB，驱动模块21的第十端口10接收时钟信号CLK，第一晶体管M1的第二极连接输出模块22的第三端口3，第二晶体管M2的第二极接收低电压信号VGL，输出模块22的第二端口2接收时钟阻碍信号CLKB，输出模块22的第三端口3作为所述移位寄存单元的输出端OUTPUT；
驱动模块21，用于在正向选择信号CHOF为高电平信号且时钟阻碍信号CLKB为低电平信号时，通过自身的第八端口8输出第一电平信号V1，即使得上拉结点PU的信号为第一电平信号；并在反向选择信号CHOB为高电平信号且时钟阻碍信号CLKB为低电平信号时，通过自身的第八端口8输出第二电平信号V2，即使得上拉结点PU的信号为第二电平信号；并在时钟信号CLK为高电平信号时，将自身的第五端口5与自身的第七端口7接通，从而将从自身的第五端口5接收到的低电压信号VGL通过自身的第七端口7输出；以及将通过自身的第九端口9接收到的时钟阻碍信号CLKB通过自身的第六端口6输出；以及在第二晶体管M2的第一极的信号为高电平信号时，将自身的第五端口5与自身的第七端口7接通，从而将从自身的第五端口5接收到的低电压信号VGL通过自身的第七端口7输出；
输出模块22，用于在上拉结点PU的电位为高电位时，将自身的第二端口2与自身的第三端口3接通，从而将通过自身的第二端口2接收到的时钟阻碍信号CLKB通过自身的第三端口3输出；并在上拉结点PU的电位为低电位时，将自身的第二端口2与自身的第三端口3断开，从而不再将通过自身的第二端口2接收到的时钟阻碍信号CLKB通过自身的第三端口3输出；
第一晶体管M1，用于在第二晶体管M2的第一极的信号为高电平信号时开启，将上拉结点PU与该移位寄存单元的输出端OUTPUT接通，并在第二晶体管M2的第一极的电平为低电平时关断，将上拉结点PU与该移位寄存单元的输出端OUTPUT断开；
第二晶体管M2，用于在上拉结点PU的电位为高电位时开启，控制自身的第一极的信号为低电压信号VGL；并在上拉结点PU的电位为低电位时关断。
进一步地，结合图5、图6，本发明实施例提供的移位寄存单元中的驱动模块包括第一驱动单元211、第二驱动单元212和第三驱动单元213；
第一驱动单元211的第一端口1为驱动模块21的第一端口1，第一驱动单元211的第二端口2为驱动模块21的第二端口2，第一驱动单元211的第三端口3和第二驱动单元212的第三端口3均为驱动模块21的第八端口8，第二驱动单元212的第一端口1为驱动模块21的第三端口3，第二驱动单元212的第二端口2为驱动模块21的第四端口4，第三驱动单元213的第一端口1为驱动模块21的第九端口9，第三驱动单元213的第二端口2为驱动模块21的第十端口10，第三驱动单213元的第三端口3为驱动模块21的第七端口7，第三驱动单元213的第四端口4为驱动模块21的第五端口5，第三驱动单元213的第五端口5为驱动模块21的第六端口6；
第一驱动单元211，用于在正向选择信号CHOF为高电平信号时，将通过自身的第二端口2接收到的第一电平信号V1通过自身的第三端口输出；
第二驱动单元212，用于在反向选择信号CHOB为高电平信号时，将通过自身的第二端口2接收到的第二电平信号V2通过自身的第三端口输出；
第三驱动单元213，用于在时钟信号CLK为高电平信号时，将自身的第四端口4与自身的第三端口3接通，从而将从自身的第四端口4接收到的低电压信号VGL通过自身的第三端口3输出；并将通过自身的第一端口1接收到的时钟阻碍信号CLKB通过自身的第五端口5输出；以及在第二晶体管M2的第一极的信号为高电平信号时，将自身的第四端口4与自身的第三端口3接通，从而将从自身的第四端口4接收到的低电压信号VGL通过自身的第三端口3输出。
进一步地，结合图6、图7，本发明实施例提供的移位寄存单元中的第一驱动单元包括第三晶体管M3；第三晶体管M3的栅极为第一驱动单元211的第一端口1，第三晶体管M3的第一极为第一驱动单元211的第二端口2，第三晶体管M3的第二极为第一驱动单元211的第三端口3；第三晶体管M3用于，在正向选择信号CHOF为高电平信号时开启，使得上拉结点PU的信号为第一电平信号V1，并在正向选择信号CHOF为低电平信号时关断。
进一步地，如图6、图7所示，本发明实施例提供的移位寄存单元中的第二驱动单元212包括第四晶体管M4；第四晶体管M4的栅极为第二驱动单元212的第一端口1，第四晶体管M4的第一极为第二驱动单元212的第二端口2，第四晶体管M4的第二极为第二驱动单元212的第三端口3；第四晶体管M4用于，在反向选择信号CHOB为高电平信号时开启，使得上拉结点PU的信号为第二电平信号V2，并在反向选择信号CHOB为低电平信号时关断。
进一步地，如图6、图7所示，本发明实施例提供的移位寄存单元中的第三驱动单元包括第一电容C1、第五晶体管M5和第六晶体管M6；
第一电容C1的一端为第三驱动单元213的第一端口1，第一电容C1的另一端和第五晶体管M5的栅极均为第三驱动单元213的第五端口5，第五晶体管M5的第一极和第六晶体管M6的第一极均为第三驱动单元213的第三端口3，第五晶体管M5的第二极和第六晶体管M6的第二极均为第三驱动单元213的第四端口4，第六晶体管M6的栅极为第三驱动单元213的第二端口2；
第一电容C1用于，将接收到的时钟阻碍信号CLKB耦合到第二晶体管M2的第一极；
第五晶体管M5用于，在第二晶体管M2的第一极的电平为高电平时开启，从而控制该移位寄存单元的输出端OUTPUT输出低电压信号VGL，并在第二晶体管M2的第一极的电平为低电平时关断；
第六晶体管M6用于，在时钟信号CLK为高电平信号时开启，从而控制该移位寄存单元的输出端OUTPUT输出低电压信号VGL，并在时钟信号CLK为低电平信号时关断。
进一步地，结合图7、图8，本发明实施例提供的移位寄存单元中输出模块包括第二电容C2和第七晶体管M7；第二电容C2的一端和第七晶体管M7的栅极均为输出模块22的第一端口1，第二电容C2的另一端和第七晶体管M7的第二极均为输出模块22的第三端口3，第七晶体管M7的第一极为输出模块22的第二端口2；第二电容C2用于存储上拉结点PU的电压信号；第七晶体管M7用于，在上拉结点PU的电位为高电位时开启，从而将接收到的时钟阻碍信号CLKB输出，并在上拉结点PU的电位为低电位时关断，不再将接收到的时钟阻碍信号CLKB输出。
进一步地，如图9所示，本发明实施例提供的移位寄存单元还可以包括第一复位模块23，第一复位模块23的第一端口1接收复位信号RST，第一复位模块23的第二端口2连接第二晶体管M2的第一极；第一复位模块23用于，在复位信号RST为高电平信号时，将通过自身的第一端口1接收到的复位信号RST通过自身的第二端口2输出。
当在本发明实施例提供的移位寄存单元中增加第一复位模块后，可以在每一帧开始之前，将复位信号RST置为高电平信号一段时间，使得第一复位模块的第二端口输出高电平信号，也就是说，使得第一晶体管M1的栅极的信号和第五晶体管M5的栅极的信号均为高电平信号，从而使第一晶体管M1和第五晶体管M5均开启，第五晶体管M5的开启使得该移位寄存单元的输出端OUTPUT的信号为低电压信号VGL，第一晶体管M1的开启使得上拉结点PU与该移位寄存单元的输出端OUTPUT接通，即使得上拉结点PU的信号为低电压信号VGL，这样，就可以在每一帧开始之前将上拉结点PU的电平置为低电平，将该移位寄存单元连接的栅极线的电平置为低电平，避免该移位寄存单元在输出前一帧信号时可能残留在上拉结点和该移位寄存单元连接的栅极线的信号没有被清空，而对后一帧信号产生影响；如果在开机时将复位信号置位高电平信号一段时间，可以避免出现开机花屏的问题。
进一步地，如图9、图10所示，本发明实施例提供的移位寄存单元中的第一复位模块包括第八晶体管M8，第八晶体管M8的栅极和第八晶体管M8的第一极均为第一复位模块23的第一端口1，第八晶体管M8的第二极为第一复位模块23的第二端口2；第八晶体管M8用于，在复位信号RST为高电平信号时开启，并在复位信号RST为低电平信号时关断。
进一步地，如图11所示，本发明实施例提供的移位寄存单元还可以包括第二复位模块24，第二复位模块24的第一端口1连接上拉结点PU、第二复位模块24的第二端口2接收低电压信号VGL，第二复位模块24的第三端口3连接移位寄存单元的输出端OUTPUT，第二复位模块24的第四端口4接收复位信号RST；第二复位模块24用于，在复位信号RST为高电平信号时，将自身的第一端口1和自身的第二端口2接通，并将自身的第三端口3和自身的第二端口2接通，使得自身的第一端口1和第三端口3均输出低电压信号VGL。
进一步地，如图11、图12所示，本发明实施例提供的移位寄存单元中的第二复位模块包括第九晶体管M9和第十晶体管M10；第九晶体管M9的栅极和第十晶体管M10的栅极均为第二复位模块24的第四端口4，第九晶体管M9的第一极为第二复位模块24的第一端口1，第九晶体管M9的第二极和第十晶体管M10的第二极均为第二复位模块24的第二端口2，第十晶体管M10的第一极为第二复位模块24的第三端口3；第九晶体管M9用于，在复位信号RST为高电平信号时开启，使得上拉结点PU的信号为低电压信号VGL，并在复位信号RST为低电平信号时关断；第十晶体管M10用于，在复位信号RST为高电平信号时开启，使得该移位寄存单元的输出端OUTPUT的信号为低电压信号VGL，并在复位信号RST为低电平信号时关断。
当在本发明实施例提供的移位寄存单元中增加第二复位模块后，可以在每一帧开始之前，将复位信号置为高电平信号一段时间，使得第二复位模块的第一端口和第三端口均输出低电压信号VGL，也就是说，使得上拉结点PU的电平为低电平，并使得该移位寄存单元的输出端OUTPUT的电平为低电平，这样，就可以在每一帧开始之前将上拉结点PU的电平置为低电平，将该移位寄存单元连接的栅极线的电平置为低电平，避免该移位寄存单元在输出前一帧信号时可能残留在上拉结点和该移位寄存单元连接的栅极线的信号没有被清空，而对后一帧信号产生影响；如果在开机时将复位信号置位高电平信号一段时间，可以避免出现开机花屏的问题。
对于液晶显示领域的晶体管来说，漏极和源极没有明确的区别，因此本发明实施例中所提到的晶体管的第一极可以为晶体管的源极（或漏极），晶体管的第二极可以为晶体管的漏极（或源极）。如果晶体管的源极为第一极，那么该晶体管的漏极为第二极；如果晶体管的漏极为第一极，那么晶体管的源极为第二极。
当本发明实施例提供的移位寄存单元所组成的移位寄存器正向扫描时，每个移位寄存单元接收到的第一电平信号为高电平信号，每个移位寄存单元接收到的第二电平信号为低电平信号；除第一级移位寄存单元之外，每个移位寄存单元接收到的正向选择信号CHOF为其前一级移位寄存单元输出的信号，第一级移位寄存单元接收第一冗余移位寄存单元输出的信号作为其正向选择信号CHOF，而第一冗余移位寄存单元接收到的正向选择信号CHOF为初始触发信号STV；除了最后一级移位寄存单元之外，每个移位寄存单元接收到的反向选择信号CHOB为后一级移位寄存单元输出的信号，最后一级移位寄存单元接收第二冗余移位寄存单元输出的信号作为其反向选择信号CHOB。
当本发明实施例提供的移位寄存单元所组成的移位寄存器反向扫描时，每个移位寄存单元接收到的第一电平信号为低电平信号，每个移位寄存单元接收到的第二电平信号为高电平信号；除最后一级移位寄存单元之外，每个移位寄存单元接收到的反向选择信号CHOB为其后一级移位寄存单元输出的信号，最后一级移位寄存单元接收第二冗余移位寄存单元输出的信号作为其反向选择信号CHOB，第二冗余移位寄存单元接收到的反向选择信号为初始触发信号STV；除了第一级移位寄存单元之外，每个移位寄存单元接收到的正向选择信号CHOF为其前一级移位寄存单元输出的信号，第一级移位寄存单元接收第一冗余移位寄存单元输出的信号作为其正向选择信号CHOF。
为了进一步说明本发明实施例提供的移位寄存单元，下面结合图13和图14所示的时序图说明本发明实施例提供的移位寄存单元的工作原理，其中，图13为正向扫描时移位寄存单元的工作时序图，图14为反向扫描时移位寄存单元的工作时序图。
如图13所示，正向扫描时，第一电平信号V1为高电平信号，第二电平信号V2为低电平信号，本发明实施例提供的移位寄存单元的工作时序可以分为6个阶段。
复位阶段：复位信号RST为高电平信号，即图10所示的移位寄存单元中第一晶体管M1的栅极的信号和第五晶体管M5的栅极的信号均为高电平信号，这使得第一晶体管M1和第五晶体管M5均开启，第五晶体管M5的开启使得该移位寄存单元的输出端OUTPUT的信号为低电压信号VGL，第一晶体管M1的开启使得上拉结点PU与该移位寄存单元的输出端OUTPUT接通，即使得上拉结点PU的信号为低电压信号VGL；同理，复位信号RST为高电平信号，即图12所示的移位寄存单元中第九晶体管M9和第十晶体管M10均开启，第九晶体管M9的开启使得上拉结点PU的电平为低电平，第十晶体管M10的开启使得该移位寄存单元的输出端OUTPUT的电平为低电平。
第1阶段：时钟信号CLK为高电平信号，时钟阻碍信号CLKB为低电平信号，正向选择信号CHOF为高电平信号，反向选择信号CHOB为低电平信号。此时，参照图8，第三晶体管M3的栅极接收到的正向选择信号CHOF为高电平信号，第三晶体管M3开启，上拉结点PU的信号为第一电平信号V1，即为高电平信号，第二电容C2存储该高电平信号，第七晶体管M7开启，使得该移位寄存单元开始将接收到的时钟阻碍信号CLKB输出，而由于此时时钟阻碍信号CLKB为低电平信号，也就是说，此时该移位寄存单元输出低电平信号；此时，第四晶体管M4的栅极接收到的反向选择信号CHOB为低电平信号，第四晶体管M4关断；由于时钟信号CLK为高电平信号，第六晶体管M6开启，使得该移位寄存单元的输出端的信号为低电压信号；由于上拉结点PU为高电平信号，第二晶体管M2开启，因此，第一晶体管M1的栅极的信号和第五晶体管M5的栅极的信号均为低电压信号，第一晶体管M1和第五晶体管M5均关断。
第2阶段：时钟信号CLK为低电平信号，时钟阻碍信号CLKB为高电平信号，正向选择信号CHOF为低电平信号，反向选择信号CHOB为低电平信号。此时，第三晶体管M3的栅极接收到的正向选择信号CHOF为低电平信号，第三晶体管M3关断，但由于第二电容C2的存储作用，上拉结点PU的信号维持高电平信号，第七晶体管保持M7开启，使得该移位寄存单元开始将接收到的时钟阻碍信号CLKB输出，而由于此时时钟阻碍信号CLKB为高电平信号，也就是说，此时该移位寄存单元输出高电平信号；此时，第四晶体管M4的栅极接收到的反向选择信号CHOB为低电平信号，第四晶体管M4关断；由于时钟信号CLK为低电平信号，第六晶体管M6关断；由于时钟阻碍信号CLKB为高电平信号，因此，第二晶体管M2的第一极的信号为高电平信号，同时由于上拉结点PU为高电平信号，第二晶体管M2开启，因此，第二晶体管M2的第一极的信号迅速变为低电平信号，也就是说，第一晶体管M1的栅极的信号和第五晶体管M5的栅极的信号存在一个由高电平信号迅速变为低电压信号的过程，第一晶体管M1和第五晶体管M5均会先开启然后迅速关断，虽然，第五晶体管M5的开启会导致该移位寄存单元的输出端与提供低电压信号VGL的端口接通，但是，由于第五晶体管M5的沟道宽度的限制，使得第五晶体管M5对该移位寄存单元的输出端连接的栅极线的高电平的下拉作用很小，也就是说，第五晶体管M5的开启不会对该移位寄存单元输出的信号造成影响，该移位寄存单元的输出端OUTPUT依然输出高电平信号，而第一晶体管M1的开启，会使得上拉结点PU与该移位寄存单元的输出端OUTPUT相连，而由于该移位寄存单元的输出端OUTPUT输出高电平信号，因此，可以避免对上拉结点PU的电位的下拉。同时由于自举作用，即第二电容C2连接移位寄存单元的输出端OUTPUT的一端由第1阶段的低电平变为第二阶段的高电平，因此，连接于第二电容C2的另一端的上拉结点PU的电位会进一步上升。
第3阶段：时钟信号CLK为高电平信号，时钟阻碍信号CLKB为低电平信号，正向选择信号CHOF为低电平信号，反向选择信号CHOB为高电平信号。此时，第三晶体管M3的栅极接收到的正向选择信号CHOF为低电平信号，第三晶体管M3关断，而第四晶体管M4的栅极接收到的反向选择信号CHOB为高电平信号，第四晶体管M4开启，上拉结点PU的信号为第二电平信号V2，即为低电平信号，第二电容C2存储该低电平信号，第七晶体管M7关断，使得该移位寄存单元不再将接收到的时钟阻碍信号CLKB输出；由于时钟信号CLK为高电平信号，第六晶体管M6开启，使得该移位寄存单元的输出端OUTPUT的信号为低电压信号；由于上拉结点PU的信号为低电平信号，第二晶体管M2关断，同时由于时钟阻碍信号CLKB为低电平信号，因此，第一晶体管M1的栅极的信号和第五晶体管M5的栅极的信号均为低电平信号，第一晶体管M1和第五晶体管M5均关断。
第4阶段：时钟信号CLK为低电平信号，时钟阻碍信号CLKB为高电平信号，正向选择信号CHOF为低电平信号，反向选择信号CHOB为低电平信号。此时，第三晶体管M3的栅极接收到的正向选择信号CHOF为低电平信号，第三晶体管M3关断，第四晶体管M4的栅极接收到的反向选择信号CHOB为低电平信号，第四晶体管M4关断，由于第二电容C2的存储作用，上拉结点PU的信号依然为低电平信号，第七晶体管M7关断，使得该移位寄存单元不再将接收到的时钟阻碍信号CLKB输出；由于时钟信号CLK为低电平信号，第六晶体管M6关断；由于上拉结点PU的信号为低电平信号，第二晶体管M2关断，同时由于时钟阻碍信号CLKB为高电平信号，因此，第一晶体管M1的栅极的信号和第五晶体管M5的栅极的信号均为高电平信号，第一晶体管M1和第五晶体管M5均开启，第五晶体管M5的开启，使得该移位寄存单元的输出端OUTPUT的信号为低电压信号，第一晶体管M1的开启，使得上拉结点PU与该移位寄存单元的输出端OUTPUT相连，从而使上拉结点PU的信号为低电压信号。
第5阶段：时钟信号CLK为高电平信号，时钟阻碍信号CLKB为低电平信号，正向选择信号CHOF为低电平信号，反向选择信号CHOB为低电平信号。此时，第三晶体管M3的栅极接收到的正向选择信号CHOF为低电平信号，第三晶体管M3关断，第四晶体管M4的栅极接收到的反向选择信号CHOB为低电平信号，第四晶体管M4关断，由于第二电容C2的存储作用，上拉结点PU的信号依然为低电平信号，第七晶体管M7关断，使得该移位寄存单元不再将接收到的时钟阻碍信号CLKB输出；由于时钟信号CLK为高电平信号，第六晶体管M6开启，使得该移位寄存单元的输出端OUTPUT的信号为低电压信号；由于上拉结点PU的信号为低电平信号，第二晶体管M2关断，同时由于时钟阻碍信号CLKB为低电平信号，因此，第一晶体管M1的栅极的信号和第五晶体管M5的栅极的信号均为低电平信号，第一晶体管M1和第五晶体管M5均关断。
之后，依次重复第4阶段和第5阶段，直至本发明实施例提供的移位寄存器接收到的正向选择信号CHOF为高电平信号时再重新执行第1阶段至第5阶段；或者直到本发明实施例提供的移位寄存单元接收到复位信号RST为高电平信号时执行复位阶段。其中，第1阶段和第2阶段为该移位寄存单元的工作时间，即该移位寄存单元的输出端连接的栅极线被选中的时间，而第3阶段、第4阶段、第5阶段以及复位阶段为该移位寄存单元的非工作时间，即该移位寄存单元的输出端连接的栅极线未被选中的时间。
如图14所示，反向扫描时，第一电平信号V1为低电平信号，第二电平信号V2为高电平信号，本发明实施例提供的移位寄存单元的工作时序可以分为6个阶段。
复位阶段：复位信号RST为高电平信号，即图10所示的移位寄存单元中第一晶体管M1的栅极的信号和第五晶体管M5的栅极的信号均为高电平信号，这使得第一晶体管M1和第五晶体管M5均开启，第五晶体管M5的开启使得该移位寄存单元的输出端OUTPUT的信号为低电压信号VGL，第一晶体管M1的开启使得上拉结点PU与该移位寄存单元的输出端OUTPUT接通，即使得上拉结点PU的信号为低电压信号VGL；同理，复位信号RST为高电平信号，即图12所示的移位寄存单元中第九晶体管M9和第十晶体管M10均开启，第九晶体管M9的开启使得上拉结点PU的电平为低电平，第十晶体管M10的开启使得该移位寄存单元的输出端OUTPUT的电平为低电平。
第1阶段：时钟信号CLK为高电平信号，时钟阻碍信号CLKB为低电平信号，反向选择信号CHOB为高电平信号，正向选择信号CHOF为低电平信号。此时，仍参见图8，第四晶体管M4的栅极接收到的反向选择信号CHOB为高电平信号，第四晶体管M4开启，上拉结点PU的信号为第二电平信号V2，即为高电平信号，第二电容C2存储该高电平信号，第七晶体管M7开启，使得该移位寄存单元开始将接收到的时钟阻碍信号CLKB输出，而由于此时时钟阻碍信号CLKB为低电平信号，也就是说，此时该移位寄存单元输出低电平信号；此时，第三晶体管M3的栅极接收到的正向选择信号CHOF为低电平信号，第三晶体管M3关断；由于时钟信号CLK为高电平信号，第六晶体管M6开启，使得该移位寄存单元的输出端的信号为低电压信号；由于上拉结点PU为高电平信号，第二晶体管M2开启，因此，第一晶体管M1的栅极的信号和第五晶体管M5的栅极的信号均为低电压信号，第一晶体管M1和第五晶体管M5均关断。
第2阶段：时钟信号CLK为低电平信号，时钟阻碍信号CLKB为高电平信号，正向选择信号CHOF为低电平信号，反向选择信号CHOB为低电平信号。此时，第四晶体管M4的栅极接收到的反向选择信号CHOB为低电平信号，第四晶体管M4关断，但由于第二电容C2的存储作用，上拉结点PU的信号维持高电平信号，第七晶体管保持M7开启，使得该移位寄存单元开始将接收到的时钟阻碍信号CLKB输出，而由于此时时钟阻碍信号CLKB为高电平信号，也就是说，此时该移位寄存单元输出高电平信号；此时，第三晶体管M3的栅极接收到的正向选择信号CHOF为低电平信号，第三晶体管M3关断；由于时钟信号CLK为低电平信号，第六晶体管M6关断；由于时钟阻碍信号CLKB为高电平信号，因此，第二晶体管M2的第一极的信号为高电平信号，同时由于上拉结点PU为高电平信号，第二晶体管M2开启，因此，第二晶体管M2的第一极的信号迅速变为低电平信号，也就是说，第一晶体管M1的栅极的信号和第五晶体管M5的栅极的信号存在一个由高电平信号迅速变为低电压信号的过程，第一晶体管M1和第五晶体管M5均会先开启然后迅速关断，虽然，第五晶体管M5的开启会导致该移位寄存单元的输出端与提供低电压信号VGL的端口接通，但是，由于第五晶体管M5的沟道宽度的限制，使得第五晶体管M5对该移位寄存单元的输出端连接的栅极线的高电位的下拉作用很小，也就是说，第五晶体管M5的开启不会对该移位寄存单元输出的信号造成影响，该移位寄存单元的输出端OUTPUT依然输出高电平信号，而第一晶体管M1的开启，会使得上拉结点PU与该移位寄存单元的输出端OUTPUT相连，而由于该移位寄存单元的输出端OUTPUT输出高电平信号，因此，可以避免对上拉结点PU的电位的下拉，同时由于自举作用，即第二电容C2连接移位寄存单元的输出端OUTPUT的一端由第1阶段的低电平变为第二阶段的高电平，因此，上拉结点PU的电位会进一步上升。
第3阶段：时钟信号CLK为高电平信号，时钟阻碍信号CLKB为低电平信号，正向选择信号CHOF为高电平信号，反向选择信号CHOB为低电平信号。此时，第三晶体管M3的栅极接收到的正向选择信号CHOF为高电平信号，第三晶体管M3开启，而第四晶体管M4的栅极接收到的反向选择信号CHOB为低电平信号，第四晶体管M4关断，上拉结点PU的信号为第一电平信号V1，即为低电平信号，第二电容C2存储该低电平信号，第七晶体管M7关断，使得该移位寄存单元不再将接收到的时钟阻碍信号CLKB输出；由于时钟信号CLK为高电平信号，第六晶体管M6开启，使得该移位寄存单元的输出端OUTPUT的信号为低电压信号；由于上拉结点PU的信号为低电平信号，第二晶体管M2关断，同时由于时钟阻碍信号CLKB为低电平信号，因此，第一晶体管M1的栅极的信号和第五晶体管M5的栅极的信号均为低电平信号，第一晶体管M1和第五晶体管M5均关断。
第4阶段：时钟信号CLK为低电平信号，时钟阻碍信号CLKB为高电平信号，正向选择信号CHOF为低电平信号，反向选择信号CHOB为低电平信号。此时，第三晶体管M3的栅极接收到的正向选择信号CHOF为低电平信号，第三晶体管M3关断，第四晶体管M4的栅极接收到的反向选择信号CHOB为低电平信号，第四晶体管M4关断，由于第二电容C2的存储作用，上拉结点PU的信号依然为低电平信号，第七晶体管M7关断，使得该移位寄存单元不再将接收到的时钟阻碍信号CLKB输出；由于时钟信号CLK为低电平信号，第六晶体管M6关断；由于上拉结点PU的信号为低电平信号，第二晶体管M2关断，同时由于时钟阻碍信号CLKB为高电平信号，因此，第一晶体管M1的栅极的信号和第五晶体管M5的栅极的信号均为高电平信号，第一晶体管M1和第五晶体管M5均开启，第五晶体管M5的开启，使得该移位寄存单元的输出端OUTPUT的信号为低电压信号，第一晶体管M1的开启，使得上拉结点PU与该移位寄存单元的输出端OUTPUT相连，从而使上拉结点PU的信号为低电压信号。
第5阶段：时钟信号CLK为高电平信号，时钟阻碍信号CLKB为低电平信号，正向选择信号CHOF为低电平信号，反向选择信号CHOB为低电平信号。此时，第三晶体管M3的栅极接收到的正向选择信号CHOF为低电平信号，第三晶体管M3关断，第四晶体管M4的栅极接收到的反向选择信号CHOB为低电平信号，第四晶体管M4关断，由于第二电容C2的存储作用，上拉结点PU的信号依然为低电平信号，第七晶体管M7关断，使得该移位寄存单元不再将接收到的时钟阻碍信号CLKB输出；由于时钟信号CLK为高电平信号，第六晶体管M6开启，使得该移位寄存单元的输出端OUTPUT的信号为低电压信号；由于上拉结点PU的信号为低电平信号，第二晶体管M2关断，同时由于时钟阻碍信号CLKB为低电平信号，因此，第一晶体管M1的栅极的信号和第五晶体管M5的栅极的信号均为低电平信号，第一晶体管M1和第五晶体管M5均关断。
之后，依次重复第4阶段和第5阶段，直至本发明实施例提供的移位寄存器接收到的正向选择信号CHOF为高电平信号时再重新执行第1阶段至第5阶段；或者直到本发明实施例提供的移位寄存单元接收到复位信号RST为高电平信号时执行复位阶段。其中，第1阶段和第2阶段为该移位寄存单元的工作时间，即该移位寄存单元的输出端连接的栅极线被选中的时间，而第3阶段、第4阶段、第5阶段以及复位阶段为该移位寄存单元的非工作时间，即该移位寄存单元的输出端连接的栅极线未被选中的时间。
本发明实施例还提供一种显示面板，包括本发明以上任意一种实施例提供的移位寄存单元。
本发明实施例还提供一种显示装置，包括本发明实施例提供的任意一种显示面板。
上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (12)
1.一种移位寄存单元，其特征在于，包括驱动模块、输出模块、第一晶体管和第二晶体管；
所述驱动模块的第一端口接收正向选择信号，所述驱动模块的第二端口接收第一电平信号，所述驱动模块的第三端口接收反向选择信号，驱动模块的第四端口接收第二电平信号，所述驱动模块的第五端口接收低电压信号，所述驱动模块的第六端口分别连接所述第一晶体管的栅极和所述第二晶体管的第一极，所述驱动模块的第七端口连接所述输出模块的第三端口，所述驱动模块的第八端口连接所述第一晶体管的第一级、所述第二晶体管的栅极和所述输出模块的第一端口，其连接点为上拉结点，所述驱动模块的第九端口接收时钟阻碍信号，所述驱动模块的第十端口接收时钟信号，所述第一晶体管的第二极连接所述输出模块的第三端口，所述第二晶体管的第二极接收所述低电压信号，所述输出模块的第二端口接收所述时钟阻碍信号，所述输出模块的第三端口作为所述移位寄存单元的输出端；
所述驱动模块，用于在所述正向选择信号为高电平信号且所述时钟阻碍信号为低电平信号时，通过自身的第八端口输出所述第一电平信号；并在所述反向选择信号为高电平信号且所述时钟阻碍信号为低电平信号时，通过自身的第八端口输出所述第二电平信号；并在所述时钟信号为高电平信号时，通过自身的第七端口输出所述低电压信号；以及通过自身的第六端口输出所述时钟阻碍信号；以及在所述第二晶体管的第一极的信号为高电平信号时，通过自身的第七端口输出所述低电压信号；
所述输出模块，用于在所述上拉结点的电位为高电位时，通过自身的第三端口输出钟阻碍信号；并在所述上拉结点的电位为低电位时，不再输出所述时钟阻碍信号；
所述第一晶体管，用于在所述第二晶体管的第一极的信号为高电平信号时，将所述上拉结点与所述移位寄存单元的输出端接通，并在所述第二晶体管的第一极的电平为低电平时，将所述上拉结点与所述移位寄存单元的输出端断开；
所述第二晶体管，用于在所述上拉结点的电位为高电位时，控制自身的第一极的信号为所述低电压信号；并在所述上拉结点的电位为低电位时关断。
2.如权利要求1所述的所述移位寄存单元，其特征在于，所述驱动模块包括第一驱动单元、第二驱动单元和第三驱动单元；
所述第一驱动单元的第一端口为所述驱动模块的第一端口，所述第一驱动单元的第二端口为所述驱动模块的第二端口，所述第一驱动单元的第三端口和所述第二驱动单元的第三端口均为所述驱动模块的第八端口，所述第二驱动单元的第一端口为所述驱动模块的第三端口，所述第二驱动单元的第二端口为所述驱动模块的第四端口，所述第三驱动单元的第一端口为所述驱动模块的第九端口，所述第三驱动单元的第二端口为所述驱动模块的第十端口，所述第三驱动单元的第三端口为所述驱动模块的第七端口，所述第三驱动单元的第四端口为所述驱动模块的第五端口，所述第三驱动单元的第五端口为所述驱动模块的第六端口；
所述第一驱动单元，用于在所述正向选择信号为高电平信号时，通过自身的第三端口输出所述第一电平信号；
所述第二驱动单元，用于在所述反向选择信号为高电平信号时，通过自身的第三端口输出所述第二电平信号；
所述第三驱动单元，用于在所述时钟信号为高电平信号时，通过自身的第三端口输出所述低电压信号；并通过自身的第五端口输出所述时钟阻碍信号；以及在所述第二晶体管的第一极的信号为高电平信号时，通过自身的第三端口输出所述低电压信号。
3.如权利要求2所述的移位寄存单元，其特征在于，所述第一驱动单元包括第三晶体管；
所述第三晶体管的栅极为所述第一驱动单元的第一端口，所述第三晶体管的第一极为所述第一驱动单元的第二端口，所述第三晶体管的第二极为所述第一驱动单元的第三端口；
所述第三晶体管用于，在所述正向选择信号为高电平信号时开启，并在所述正向选择信号为低电平信号时关断。
4.如权利要求2所述的移位寄存单元，其特征在于，所述第二驱动单元包括第四晶体管；
所述第四晶体管的栅极为所述第二驱动单元的第一端口，所述第四晶体管的第一极为所述第二驱动单元的第二端口，所述第四晶体管的第二极为所述第二驱动单元的第三端口；
所述第四晶体管用于，在所述反向选择信号为高电平信号时开启，并在所述反向选择信号为低电平信号时关断。
5.如权利要求2所述的移位寄存单元，其特征在于，所述第三驱动单元包括第一电容、第五晶体管和第六晶体管；
所述第一电容的一端为所述第三驱动单元的第一端口，所述第一电容的另一端和所述第五晶体管的栅极均为所述第三驱动单元的第五端口，所述第五晶体管的第一极和所述第六晶体管的第一极均为所述第三驱动单元的第三端口，所述第五晶体管的第二极和所述第六晶体管的第二极均为所述第三驱动单元的第四端口，所述第六晶体管的栅极为所述第三驱动单元的第二端口；
所述第一电容用于，将所述时钟阻碍信号耦合到所述第二晶体管的第一极；
所述第五晶体管用于，在所述第二晶体管的第一极的电平为高电平时开启，并在所述第二晶体管的第一极的电平为低电平时关断；
所述第六晶体管用于，在所述时钟信号为高电平信号时开启，并在所述时钟信号为低电平信号时关断。
6.如权利要求1所述的移位寄存单元，其特征在于，所述输出模块包括第二电容和第七晶体管；
所述第二电容的一端和所述第七晶体管的栅极均为所述输出模块的第一端口，所述第二电容的另一端和所述第七晶体管的第二极均为所述输出模块的第三端口，所述第七晶体管的第一极为所述输出模块的第二端口；
所述第二电容用于存储所述上拉结点的信号；
所述第七晶体管用于，在所述上拉结点的电位为高电位时开启，并在所述上拉结点的电位为低电位时关断。
7.如权利要求1所述的移位寄存单元，其特征在于，所述移位寄存单元还包括第一复位模块，所述第一复位模块的第一端口接收复位信号，所述第一复位模块的第二端口连接所述第二晶体管的第一极；
所述第一复位模块用于，在复位信号为高电平信号时，通过自身的第二端口输出高电平信号。
8.如权利要求7所述的移位寄存单元，其特征在于，所述第一复位模块包括第八晶体管，所述第八晶体管的栅极和所述第八晶体管的第一极均为所述第一复位模块的第一端口，所述第八晶体管的第二极为所述第一复位模块的第二端口；
所述第八晶体管用于，在所述复位信号为高电平信号时开启，并在所述复位信号为低电平信号时关断。
9.如权利要求1所述的移位寄存单元，其特征在于，所述移位寄存单元还包括第二复位模块，所述第二复位模块的第一端口连接所述上拉结点、所述第二复位模块的第二端口接收所述低电压信号，所述第二复位模块的第三端口连接所述移位寄存单元的输出端，所述第二复位模块的第四端口接收复位信号；
所述第二复位模块用于，在所述复位信号为高电平信号时，分别通过自身的第一端口和第三端口输出所述低电压信号。
10.如权利要求9所述的移位寄存单元，其特征在于，所述第二复位模块包括第九晶体管和第十晶体管；
所述第九晶体管的栅极和所述第十晶体管的栅极均为所述第二复位模块的第四端口，所述第九晶体管的第一极为所述第二复位模块的第一端口，所述第九晶体管的第二极和所述第十晶体管的第二极均为所述第二复位模块的第二端口，所述第十晶体管的第一极为所述第二复位模块的第三端口；
所述第九晶体管用于，在所述复位信号为高电平信号时开启，并在所述复位信号为低电平信号时关断；
所述第十晶体管用于，在所述复位信号为高电平信号时开启，并在所述复位信号为低电平信号时关断。
11.一种显示面板，其特征在于，包括如权利要求1-10任一项所述的移位寄存单元。
12.一种显示装置，其特征在于，包括如权利要求11所述的显示面板。
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