CN102184699A - 重置电路 - Google Patents

Abstract

本发明公开了一种重置电路，适用于调整移位缓存器的输出端的电位，其包括重置电路驱动模块以及重置模块。其中，重置电路驱动模块接收致能信号并提供此致能信号至重置电路驱动模块的输出端；重置模块电性耦接至移位缓存器的输出端以及重置电路驱动模块的输出端，重置电路驱动模块的输出端的电位控制重置模块是否导通位于移位缓存器的输出端至第一预设电位之间的电性通路。

Description

重置电路

技术领域

本发明是有关于显示技术领域，且特别是有关于一种适于调整移位缓存器的输出端的电位的重置电路的结构。

背景技术

按，随着科技的发展，平面显示器(例如，液晶显示器)因具有高画质、体积小、重量轻及应用范围广等优点，而被广泛地应用于移动电话、笔记型计算机、桌上型显示装置以及电视等各种消费性电子产品中，并已经逐渐地取代传统的阴极射线管显示器而成为显示器的主流。

目前为降低平面显示器的成本，故发展出阵列上栅极驱动电路(Gate-on-Array，GOA)与半源驱动电路(Half-source Driving，HSD)技术。通常，阵列上栅极驱动电路包括相互串接的多个移位缓存器以依序输出多个栅极驱动脉冲，图1为相互串接的多个移位缓存器中的单级移位缓存器SR(n)。具体地，移位缓存器SR(n)包括晶体管T11、T12及T21与下拉电路100。其中，晶体管T12的漏/源极接收频率信号CK(n-1)，晶体管T12的栅极接收控制信号Q(n-1)以决定是否允许频率信号CK(n-1)传递至晶体管T12的源/漏极；晶体管T11的漏/源极与栅极皆电性耦接至晶体管T12的源/漏极以将频率信号CK(n-1)传递至Q节点；晶体管T21的栅极电性耦接至Q节点以藉由Q节点处的控制信号Q(n)来决定晶体管T21是否导通，晶体管T21的漏/源极接收另一频率信号CK(n)，且晶体管T21的源/漏极作为移位缓存器SR(n)的输出端以根据所接收到的频率信号CK(n)输出栅极驱动脉冲G(n)；在此，Q(n-1)为上一级移位缓存器的Q节点处的控制信号。下拉电路100电性耦接至Q节点与栅极关闭信号准位VSS之间，并电性耦接至晶体管T21的源/漏极以在特定时段将栅极驱动脉冲G(n)拉至栅极关闭信号准位VSS。

图2为相关于图1所示移位缓存器SR(n)的多个信号的时序图，下面将结合图1及图2说明移位缓存器SR(n)的工作原理：当移位缓存器SR(n)的栅极驱动脉冲G(n)输出时，下拉电路100中的晶体管T31、T32、T41及T42截止；当移位缓存器SR(n)的栅极驱动脉冲G(n)关闭时，使用控制信号Q(n)的t时段使得栅极驱动脉冲G(n)释放至栅极关闭信号准位VSS。

然而，当下拉电路100中的晶体管T41与T42的制程变异过大时，会导致控制信号Q(n)在时段t提早漏电至栅极关闭信号准位VSS而非如图2中时段t的虚线所示，则栅极驱动脉冲G(n)无法正常关闭进而导致栅极驱动脉冲G(n)会有拖曳现象(如图2中时段t内G(n)的波形)，当拖曳过长时，则会导致画面内像素数据的错充，造成画面显示异常。

发明内容

本发明的目的是提供一种重置电路，以改善栅极驱动脉冲拖曳现象。

本发明一实施例提出的重置电路，适用于调整移位缓存器的输出端的电位。本实施例中的重置电路包括重置电路驱动模块以及重置模块；其中，重置电路驱动模块接收致能信号并提供此致能信号至重置电路驱动模块的输出端；重置模块电性耦接至移位缓存器的输出端以及重置电路驱动模块的输出端，重置电路驱动模块的输出端的电位控制重置模块是否导通位于移位缓存器的输出端至第一预设电位之间的电性通路。

在本发明的一实施例中，上述的重置电路用以重置相互串接的多个移位缓存器中的某个移位缓存器，且重置电路驱动模块包括第一晶体管，此第一晶体管包括控制端、第一通路端以及第二通路端；控制端电性耦接至重置控制信号以使重置控制信号藉由控制端控制第一晶体管是否导通，第一通路端接收上述的致能信号，第二通路端电性耦接至移位缓存器的输出端。

进一步地，当重置电路所重置的移位缓存器为上述的相互串接的多个移位缓存器中的奇数级的移位缓存器，且重置控制信号为此奇数级的移位缓存器的下一个奇数级的移位缓存器中用以控制所接收的相对应的频率信号是否被提供至此下一个奇数级的移位缓存器的输出端的信号。此时，重置模块可包括第二晶体管；此第二晶体管的控制端电性耦接至第一晶体管的第二通路端，使第一晶体管的第二通路端上的电位藉由第二晶体管的控制端而控制是否导通第二晶体管；第二晶体管的第一通路端电性耦接至奇数级的移位缓存器的输出端；第二晶体管的第二通路端电性耦接至第一预设电位。

又或者，当重置电路所重置的移位缓存器为上述的相互串接的多个移位缓存器中的偶数级的移位缓存器，重置控制信号为此偶数级的移位缓存器的下一级的移位缓存器的输出端所提供的信号。此时，重置模块可包括第二晶体管；在此，第二晶体管的控制端电性耦接至第一晶体管的第二通路端，使第一晶体管的第二通路端的电位藉由第二晶体管的控制端而控制是否导通第二晶体管；第二晶体管的第一通路端电性耦接至此偶数级的移位缓存器的输出端；第二晶体管的第二通路端电性耦接至第一预设电位；其中，此偶数级的移位缓存器根据前一级的移位缓存器的输出信号而决定是否将频率信号导通至此偶数级的移位缓存器的输出端，且第一预设电位为此频率信号被传输到此偶数级的移位缓存器时的电位。

在本发明的一实施例中，上述的重置电路更包括停止重置模块，电性耦接至移位缓存器的输出端以及重置电路驱动模块的输出端，此停止重置模块根据移位缓存器的输出端的电位而决定是否导通重置电路驱动模块的输出端至第二预设电位之间的电性通路。在此，重置电路驱动模块可包括第一晶体管与第二晶体管；第一晶体管包括控制端、第一通路端与第二通路端，第一晶体管的控制端与第一通路端接收上述的致能信号；第二晶体管包括控制端、第一通路端与第二通路端，第二晶体管的控制端电性耦接至第一晶体管的第二通路端，第二晶体管的第一通路端接收上述的致能信号，且第二晶体管的第二通路端作为重置电路驱动模块的输出端。

再者，停止重置模块可包括晶体管；晶体管的控制端电性耦接至移位缓存器的输出端，以使移位缓存器的输出端的电位藉由控制端而控制是否导通此晶体管；第一通路端电性耦接至重置电路驱动模块的输出端；第二通路端电性耦接至第二预设电位。此外，重置模块可包括晶体管；此晶体管的控制端电性耦接至重置电路驱动模块的输出端，使重置电路驱动模块的输出端的电位藉由此晶体管的控制端而控制是否导通此晶体管；第一通路端电性耦接至移位缓存器的输出端；第二通路端电性耦接至第一预设电位。在此，第一预设电位可设置为等于第二预设电位；移位缓存器根据前一级的移位缓存器的输出信号而决定是否将频率信号导通至此移位缓存器的输出端，且第一预设电位为此频率信号被传输到移位缓存器时的电位。

本发明再一实施例提出的一种重置电路，适用于调整移位缓存器的输出端的电位。本实实例中，重置电路包括重置电路驱动模块以及重置模块；其中，重置电路驱动模块根据重置控制信号而控制是否提供致能信号至重置电路驱动模块的输出端；重置模块电性耦接至移位缓存器的输出端以及重置电路驱动模块的输出端，重置电路驱动模块的输出端的电位控制重置模块是否导通位于移位缓存器的输出端至第一预设电位之间的电性通路。再者，重置电路用以重置相互串接的多个移位缓存器中的一个移位缓存器，当重置电路所重置的移位缓存器为上述的相互串接的多个移位缓存器中的奇数级的移位缓存器时所使用的重置控制信号与当重置电路所重置的移位缓存器为上述的相互串接的多个移位缓存器中的偶数级的移位缓存器时所使用的重置控制信号不同。进一步的，当重置电路所重置的为奇数级的移位缓存器时，重置控制信号可为此奇数级的移位缓存器的下一个奇数级的移位缓存器中用以控制所接收的相对应的频率信号是否被提供至此下一个奇数级的移位缓存器的输出端的信号；当重置电路所重置的为偶数级的移位缓存器时，重置控制信号可为此偶数级的移位缓存器的下一级的移位缓存器的输出端所提供的信号。

概述之，本发明实施例藉由增设专门的重置电路来调整移位缓存器的输出端的电位(例如在特定时段关闭移位缓存器的输出)，藉此强化移位缓存器的功能，使得移位缓存器即使存在制程变异时其输出的栅极驱动脉冲能够正常关闭，不会有拖曳现象产生。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明

图1为相互串接的多个移位缓存器中的单级移位缓存器的电路结构示意图；

图2为相关于图1所示移位缓存器的多个信号的时序图；

图3A为本发明第一实施例提出的重置电路的结构示意图；

图3B为本发明第一实施例提出的重置电路的另一结构示意图；

图4为相关于图3A所示奇数级的移位缓存器与重置电路的多个信号的时序图；

图5A为本发明第二实施例提出的重置电路的结构示意图；

图5B为本发明第二实施例提出的重置电路的另一结构示意图；

图6为相关于图5A所示偶数级的移位缓存器与重置电路的多个信号的时序图；

图7为本发明第三实施例提出的相邻两个移位缓存器的重置电路的结构示意图；

图8A为本发明第四实施例提出的相邻两个移位缓存器的重置电路的结构示意图；

图8B为本发明第四实施例提出的相邻两个移位缓存器的重置电路的另一结构示意图；

图9为相关于图8A所示相邻两个移位缓存器与各自的重置电路的多个信号的时序图。

其中，附图标记：

SR(n)、SR(n+1)：移位缓存器

Q(n-1)、Q(n)：控制信号

CK(n-1)、CK(n)、CK(n+1)：频率信号

G(n)：栅极驱动脉冲

Q(n+2)、G(n+1)、G(n+2)：重置控制信号

VSS：栅极关闭信号准位

Q：节点

t：时段

T11、T12、T21、T31、T32、T41、T42、T61、T62、T71、T72、T73、T75：晶体管

100：下拉电路

10、30、50a、50b、70a、70b：重置电路

11、31、71：重置电路驱动模块

13、33、73：重置模块

75：停止重置模块

O(n)、E(n)：致能信号

具体实施方式

请参阅图3A，其为本发明第一实施例提出的重置电路的结构示意图。如图3A所示，重置电路10电性耦接至移位缓存器SR(n)的输出端(用于输出栅极驱动脉冲G(n))，用于调整移位缓存器SR(n)的输出端的电位；图3A中的移位缓存器SR(n)可以与图1中的移位缓存器SR(n)具有相同的电路结构，但本发明并不以此为限；此外需要说明的是，图3A中将重置电路10绘制于移位缓存器SR(n)之外仅为便于区别本发明与先前技术的差异，并非用来限定移位缓存器SR(n)是否包含重置电路10。

承上述，本实施例采用相互串接的多个移位缓存器中的单个奇数级的移位缓存器SR(n)作为举例进行说明，奇数级的移位缓存器SR(n)接收频率信号CK(n-1)及CK(n)与控制信号Q(n-1)(亦即上一级的移位缓存器的Q节点处的信号)并根据控制信号Q(n-1)而决定是否将频率信号CK(n)导通至其输出端以输出栅极驱动脉冲G(n)，而重置电路10电性耦接至奇数级的移位缓存器SR(n)的输出端。本实施例中，重置电路10包括重置电路驱动模块11及重置模块13。

具体地，重置电路驱动模块11接收致能信号O(n)并提供致能信号O(n)至重置电路驱动模块11的输出端；在此，重置电路驱动模块11包括晶体管T62，晶体管T62的栅极(控制端)电性耦接至重置控制信号Q(n+2)以使重置控制信号Q(n+2)藉由栅极控制晶体管T62是否导通，晶体管T62的漏/源极(第一通路端)接收致能信号O(n)，晶体管T62的源/漏极(第二通路端)作为重置电路驱动模块11的输出端；在此，重置控制信号Q(n+2)为奇数级的移位缓存器SR(n)的下一个奇数级的移位缓存器SR(n+2)(图中未示出)中用来控制该下一个奇数级的移位缓存器SR(n+2)的输出端的信号，亦即该下一个奇数级的移位缓存器SR(n+2)的Q节点处的信号。

重置模块13电性耦接至奇数级的移位缓存器SR(n)的输出端以及重置电路驱动模块11的输出端，以藉由重置电路驱动模块11的输出端的电位控制重置模块13是否导通位于奇数级的移位缓存器SR(n)的输出端至栅极关闭信号准位VSS之间的电性通路。重置模块13包括晶体管T61，晶体管T61的栅极(控制端)电性耦接至晶体管T62的源/漏极，使晶体管T62的源/漏极上的电位藉由晶体管T61的栅极而控制是否导通晶体管T61；晶体管T61的漏/源极(第一通路端)电性耦接至奇数级的移位缓存器SR(n)的输出端；晶体管T61的源/漏极(第二通路端)电性耦接至栅极关闭信号准位VSS(第一预设电位)。在此需要说明的是，晶体管T61的源/漏极并不限于电性耦接至栅极关闭信号准位VSS，亦可如图3B所示电性耦接至频率信号CK(n)，同样可获得栅极关闭信号准位。

图4为相关于图3A所示奇数级的移位缓存器SR(n)与重置电路10的多个信号的时序图，下面将结合图3A与图4说明本发明实施例的重置电路10的工作过程。具体地，当频率信号CK(n)和控制信号Q(n)皆为高准位时，频率信号CK(n)将被传递至奇数级的移位缓存器SR(n)的输出端作为栅极驱动脉冲G(n)，且控制信号Q(n)于此时更进一步被上拉；在频率信号CK(n)的下降缘之后，控制信号Q(n)的准位(参见图4中Q(n)的时段t)也会相应的被下拉，由于此时重置控制信号Q(n+2)为高准位，重置电路驱动模块11中的晶体管T62导通，致能信号O(n)的高准位被传输至重置模块13中的晶体管T61的栅极以使晶体管T61导通，奇数级的移位缓存器SR(n)的输出端的电位被快速下拉至栅极关闭信号准位VSS；因此即使奇数级的移位缓存器SR(n)由于制程变异造成控制信号Q(n)的准位提早漏电至栅极关闭信号准位VSS，栅极驱动脉冲G(n)由于重置电路10的重置作用仍可正常释放至栅极关闭信号准位VSS，不会出现拖曳现象。在此，于移位缓存器SR(n)应用于显示器的情形下，致能信号O(n)的时序可由显示器的时序控制器(Timing Controller)控制，在奇数级的移位缓存器SR(n)所接收的频率信号CK(n)的下降缘输出为高准位；并且，致能信号O(n)的高准位的时间可程序化调整，不限定在CK(n)的下降缘之后才可以输出。

请参阅图5A，为本发明第二实施例提出的重置电路的结构示意图。如图5A所示，重置电路30电性耦接至移位缓存器SR(n+1)的输出端，用于调整移位缓存器SR(n+1)的输出端的电位；图5A中的移位缓存器SR(n+1)可以与图1中的移位缓存器SR(n)具有相同的电路结构，但本发明并不以此为限；此外需要说明的是，图5A中将重置电路30绘制于移位缓存器SR(n+1)之外仅为便于区别本发明与先前技术的差异，并非用来限定移位缓存器SR(n+1)是否包含重置电路30。

承上述，本实施例采用相互串接的多个移位缓存器中的单个偶数级的移位缓存器SR(n+1)作为举例进行说明，偶数级的移位缓存器SR(n+1)接收频率信号CK(n)及CK(n+1)与控制信号Q(n)并根据控制信号Q(n)决定是否将频率信号CK(n+1)导通至其输出端以输出栅极驱动脉冲G(n+1)，而重置电路30电性耦接至偶数级的移位缓存器SR(n+1)的输出端。本实施例中，重置电路30包括重置电路驱动模块31及重置模块33。

具体地，重置电路驱动模块31接收致能信号E(n)并提供致能信号E(n)至重置电路驱动模块31的输出端；在此，重置电路驱动模块31包括晶体管T62，晶体管T62的栅极(控制端)电性耦接至重置控制信号G(n+2)以使重置控制信号G(n+2)藉由栅极控制晶体管T62是否导通，晶体管T62的漏/源极(第一通路端)接收致能信号E(n)，晶体管T62的源/漏极(第二通路端)作为重置电路驱动模块31的输出端；在此，重置控制信号G(n+2)为偶数级的移位缓存器SR(n+1)的下一级的移位缓存器的输出端输出的栅极驱动脉冲。

重置模块33电性耦接至偶数级的移位缓存器SR(n+1)的输出端以及重置电路驱动模块31的输出端，以藉由重置电路驱动模块31的输出端的电位控制重置模块33是否导通位于偶数级的移位缓存器SR(n+1)的输出端至栅极关闭信号准位VSS之间的电性通路。重置模块33包括晶体管T61，晶体管T61的栅极(控制端)电性耦接至晶体管T62的源/漏极，使晶体管T62的源/漏极上的电位藉由晶体管T61的栅极而控制是否导通晶体管T61；晶体管T61的漏/源极(第一通路端)电性耦接至偶数级的移位缓存器SR(n+1)的输出端；晶体管T61的源/漏极(第二通路端)电性耦接至栅极关闭信号准位VSS(第一预设电位)。在此需要说明的是，晶体管T61的源/漏极并不限于电性耦接至栅极关闭信号准位VSS，亦可如图5B所示电性耦接至频率信号CK(n+1)，同样可获得栅极关闭信号准位。

图6为相关于图5A所示偶数级的移位缓存器SR(n+1)与重置电路30的多个信号的时序图，下面将结合图5A与图6说明本发明实施例的重置电路30的工作过程。具体地，当频率信号CK(n+1)和控制信号Q(n+1)皆为高准位时，频率信号CK(n+1)将被传递至偶数级的移位缓存器SR(n+1)的输出端作为栅极驱动脉冲G(n+1)，且此时控制信号Q(n+1)进一步被上拉；在频率信号CK(n+1)的下降缘之后，控制信号Q(n+1)的准位(参见图6中Q(n+1)的时段t)也会相应地被下拉，由于此时重置控制信号G(n+2)为高准位，重置电路驱动模块31中的晶体管T62导通，致能信号E(n)的高准位被传输至重置模块33中的晶体管T61的栅极以使晶体管T61导通，偶数级的移位缓存器SR(n+1)的输出端的电位被快速下拉至栅极关闭信号准位VSS；因此即使偶数级的移位缓存器SR(n+1)由于制程变异造成控制信号Q(n+1)的准位提早漏电至栅极关闭信号准位VSS，栅极驱动脉冲G(n+1)由于重置电路30的重置作用仍可正常释放至栅极关闭信号准位VSS，不会出现拖曳现象。在此，于移位缓存器SR(n+1)应用于显示器的情形下，致能信号E(n)的时序可由显示器的时序控制器控制，在偶数级的移位缓存器SR(n+1)所接收的频率信号CK(n+1)的下降缘输出为高准位；并且，致能信号E(n)的高准位的时间可程序化调整，不限定在CK(n+1)的下降缘之后才可以输出。

请参阅图7，其为本发明第三实施例提出的相邻两个移位缓存器的重置电路的结构示意图。于图7中，其以奇数级的移位缓存器SR(n)与相邻的偶数级的移位缓存器SR(n+1)作为举例进行说明；其中，奇数级的移位缓存器SR(n)接收频率信号CK(n-1)及CK(n)与控制信号Q(n-1)并根据控制信号Q(n-1)而决定是否将频率信号CK(n)导通至其输出端以产生栅极驱动脉冲G(n)，而电性耦接至奇数级的移位缓存器SR(n)的输出端的重置电路50a与图3A所示的重置电路10相同，皆采用各自的下一个奇数级的移位缓存器的Q节点处的控制信号作为重置控制信号，故其电路结构在此不再赘述。偶数级的移位缓存器SR(n+1)接收频率信号CK(n)及CK(n+1)与控制信号Q(n)并根据控制信号Q(n)而决定是否将频率信号CK(n+1)导通至其输出端以产生栅极驱动脉冲G(n+1)，而电性耦接至偶数级的移位缓存器SR(n+1)的输出端的重置电路50b与图5A所示的重置电路30相同，皆采用各自的下一级的移位缓存器输出的栅极驱动脉冲作为重置控制信号，故其电路结构在此不再赘述。简言之，于第三实施例中，奇数级的移位缓存器SR(n)的重置电路50a所使用的重置控制信号Q(n+2)与偶数级的移位缓存器SR(n+1)的重置电路50b所使用的重置控制信号G(n+2)不同，一者使用Q节点处的控制信号作为重置控制信号，另一者使用栅极驱动脉冲作为重置控制信号。

请参阅图8A，其为本发明第四实施例提出的相邻两个移位缓存器的重置电路的结构示意图。于图8A中，其以奇数级的移位缓存器SR(n)与相邻的偶数级的移位缓存器SR(n+1)作为举例进行说明，而移位缓存器SR(n)及SR(n+1)可与图1所示的移位缓存器SR(n)具有相同的电路结构，但本发明并不以此为限；其中，奇数级的移位缓存器SR(n)接收频率信号CK(n-1)及CK(n)与控制信号Q(n-1)并根据控制信号Q(n-1)而决定是否将频率信号CK(n)导通至其输出端以产生栅极驱动脉冲G(n)，而电性耦接至奇数级的移位缓存器SR(n)的输出端的重置电路70a包括重置电路驱动模块71、重置模块73与停止重置模块75。此外需要说明的是，图8A中将重置电路70a绘制于奇数级的移位缓存器SR(n)之外仅为便于区别本发明与现有技术的差异，并非用来限定重置电路70a是否包含于奇数级的移位缓存器SR(n)。

具体地，重置电路70a中的重置电路驱动模块71接收致能信号Q(n)并提供致能信号Q(n)至重置电路驱动模块71的输出端；在此，重置电路驱动模块71包括晶体管T71及T72，晶体管T72的栅极(控制端)与漏/源极(第一通路端)接收致能信号O(n)，晶体管T71的栅极(控制端)电性耦接至晶体管T72的源/漏极(第二通路端)，晶体管T71的漏/源极(第一通路端)接收致能信号O(n)，且晶体管T71的源/漏极(第二通路端)作为重置电路驱动模块71的输出端。

重置电路70a中的重置模块73电性耦接至奇数级的移位缓存器SR(n)的输出端以及重置电路驱动模块71的输出端，以藉由重置电路驱动模块71的输出端的电位控制重置模块73是否导通位于奇数级的移位缓存器SR(n)的输出端至栅极关闭信号准位VSS之间的电性通路。重置模块73包括晶体管T75，晶体管T75的栅极(控制端)电性耦接至晶体管T71的源/漏极，使晶体管T71的源/漏极上的电位藉由晶体管T75的栅极而控制是否导通晶体管T75；晶体管T75的漏/源极(第一通路端)电性耦接至奇数级的移位缓存器SR(n)的输出端；晶体管T75的源/漏极(第二通路端)电性耦接至栅极关闭信号准位VSS(第一预设电位)。在此需要说明的是，晶体管T75的源/漏极并不限于电性耦接至栅极关闭信号准位VSS，亦可如图8B所示电性耦接至频率信号CK(n)，同样可获得栅极关闭信号准位。

重置电路70a中的停止重置模块75电性耦接至奇数级的移位缓存器SR(n)的输出端以及重置电路驱动模块71的输出端，其根据奇数级的移位缓存器SR(n)的输出端的电位而决定是否导通重置电路驱动模块71的输出端至栅极关闭信号准位VSS之间的电性通路。具体地，停止重置模块75包括晶体管T73，晶体管T73的栅极(控制端)电性耦接至奇数级的移位缓存器SR(n)的输出端，以使奇数级的移位缓存器SR(n)的输出端的电位藉由栅极而控制是否导通晶体管T73；晶体管T73的漏/源极(第一通路端)电性耦接至重置电路驱动模块71的输出端，晶体管T73的源/漏极(第二通路端)电性耦接至栅极关闭信号准位VSS(第二预设电位)。

此外，图8A中的偶数级的移位缓存器SR(n+1)接收频率信号CK(n)及CK(n+1)与控制信号Q(n)并根据控制信号Q(n)而决定是否将频率信号CK(n+1)导通至其输出端以产生栅极驱动脉冲G(n+1)，而电性耦接至偶数级的移位缓存器SR(n+1)的输出端的重置电路70b与重置电路70a具有相同的电路结构，皆包括重置电路驱动模块71、重置模块73与停止重置模块75，不同之处仅在于：重置电路70a使用致能信号O(n)，而重置电路70b使用致能信号E(n)。此外需要说明的是，图8A中将重置电路70b绘制于偶数级的移位缓存器SR(n+1)之外仅为便于区别本发明与现有技术的差异，并非用来限定偶数级的移位缓存器SR(n+1)是否包含重置电路70b。

图9为相关于图8A所示移位缓存器SR(n)及SR(n+1)与各自的重置电路70a及70b的多个信号的时序图，下面将结合图8A与图9说明本发明实施例的重置电路70a及70b的工作过程。具体地，当频率信号CK(n)为高准位时，其将被传递至奇数级的移位缓存器SR(n)的输出端作为栅极驱动脉冲G(n)且控制信号Q(n)进一步被上拉，此时由于栅极驱动脉冲G(n)为高准位而使停止重置模块75中的晶体管T73导通，进而使重置模块73中的晶体管T75截止而达成停止重置的目的；在频率信号CK(n)的下降缘之后，控制信号Q(n)的准位(参见图9中Q(n)的t时段)也会相应的被下拉，由于致能信号O(n)为高准位，重置电路驱动模块71中的晶体管T71及T72皆导通，致能信号O(n)的高准位被传输至重置模块73中的晶体管T75的栅极以使晶体管T75导通，奇数级的移位缓存器SR(n)的输出端的电位被快速下拉至栅极关闭信号准位VSS，而此时停止重置模块75中的晶体管T73截止；因此即使奇数级的移位缓存器SR(n)由于制程变异造成控制信号Q(n)的准位提早漏电至栅极关闭信号准位VSS，栅极驱动脉冲G(n)由于重置电路70a的重置作用仍可正常释放至栅极关闭信号准位VSS，不会出现拖曳现象。对于偶数级的移位缓存器SR(n+1)的重置电路70b与重置电路70a的工作过程相类似，故不再赘述。

另外，于本发明第四实施例中，当移位缓存器SR(n)及SR(n+1)应用于显示器的情形下，致能信号O(n)及E(n)的时序可由显示器的时序控制器控制，在各自的移位缓存器SR(n)及SR(n+1)所接收的频率信号CK(n)或CK(n+1)的下降缘输出为高准位；并且，致能信号O(n)及E(n)的高准位的时间可程序化调整，不限定在相对应的CK(n)或CK(n+1)的下降缘之后才可以输出。

综上所述，本发明实施例藉由增设专门的重置电路来调整移位缓存器的输出端的电位(例如特定时段关闭移位缓存器的输出)，藉此强化移位缓存器的功能，使得移位缓存器即使存在制程变异时其输出的栅极驱动脉冲能够正常关闭，不会有拖曳现象产生。

虽然本发明已以较佳实施例公开如上，但其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与修改，因此本发明的保护范围当视后附的权利要求保护范围所界定者为准。

Claims (15)

1.一种重置电路，适用于调整一移位缓存器的输出端的电位，其特征在于，该重置电路包括：

一重置电路驱动模块，接收一致能信号并提供该致能信号至该重置电路驱动模块的输出端；以及

一重置模块，电性耦接至该移位缓存器的输出端以及该重置电路驱动模块的输出端，该重置电路驱动模块的输出端的电位控制该重置模块是否导通位于该移位缓存器的输出端至一第一预设电位之间的电性通路。

2.如权利要求1所述的重置电路，其特征在于，用以重置相互串接的多个移位缓存器中的一个移位缓存器，且该重置电路驱动模块包括：

一第一晶体管，包括：

一控制端，电性耦接至一重置控制信号以使该重置控制信号藉由该控制端控制该第一晶体管是否导通；

一第一通路端，接收该致能信号；以及

一第二通路端，电性耦接至该移位缓存器的输出端。

3.如权利要求2所述的重置电路，其特征在于，该重置电路所重置的该移位缓存器为相互串接的该些移位缓存器中的一奇数级的移位缓存器，且该重置控制信号为该奇数级的移位缓存器的下一个奇数级的移位缓存器中用以控制所接收的相对应的频率信号是否被提供至该下一个奇数级的移位缓存器的输出端的信号。

4.如权利要求3所述的重置电路，其特征在于，该重置模块包括：

一第二晶体管，包括：

一控制端，电性耦接至该第一晶体管的该第二通路端，使该第一晶体管的该第二通路端上的电位藉由该第二晶体管的该控制端而控制是否导通该第二晶体管；

一第一通路端，电性耦接至该奇数级的移位缓存器的输出端；以及

一第二通路端，电性耦接至该第一预设电位。

5.如权利要求2所述的重置电路，其特征在于，该重置电路所重置的该移位缓存器为相互串接的该些移位缓存器中的一偶数级的移位缓存器，且该重置控制信号为该偶数级的移位缓存器的下一级的移位缓存器的输出端所提供的信号。

6.如权利要求5所述的重置电路，其特征在于，该重置模块包括：

一第二晶体管，包括：

一控制端，电性耦接至该第一晶体管的该第二通路端，使该第一晶体管的该第二通路端上的电位藉由该第二晶体管的该控制端而控制是否导通该第二晶体管；

一第一通路端，电性耦接至该偶数级的移位缓存器的输出端；以及

一第二通路端，电性耦接至该第一预设电位，

其中，该偶数级的移位缓存器根据前一级的移位缓存器的输出信号而决定是否将一频率信号导通至该偶数级的移位缓存器的输出端，且该第一预设电位为该频率信号被传输到该偶数级的移位缓存器时的电位。

7.如权利要求1所述的重置电路，其特征在于，还包括：

一停止重置模块，电性耦接至该移位缓存器的输出端以及该重置电路驱动模块的输出端，该停止重置模块根据该移位缓存器的输出端的电位而决定是否导通该重置电路驱动模块的输出端至一第二预设电位之间的电性通路。

8.如权利要求7所述的重置电路，其特征在于，该重置电路驱动模块包括：

一第一晶体管，包括控制端、第一通路端与第二通路端，该第一晶体管的控制端与第一通路端接收该致能信号；以及

一第二晶体管，包括控制端、第一通路端与第二通路端，该第二晶体管的控制端电性耦接至该第一晶体管的第二通路端，该第二晶体管的第一通路端接收该致能信号，且该第二晶体管的第二通路端做为该重置电路驱动模块的输出端。

9.如权利要求7所述的重置电路，其特征在于，该停止重置模块包括：

一晶体管，包括：

一控制端，电性耦接至该移位缓存器的输出端，以使该移位缓存器的输出端的电位藉由该控制端而控制是否导通该晶体管；

一第一通路端，电性耦接至该重置电路驱动模块的输出端；以及

一第二通路端，电性耦接至该第二预设电位。

10.如权利要求7所述的重置电路，其特征在于，该重置模块包括：

一晶体管，包括：

一控制端，电性耦接至重置电路驱动模块的输出端，使该重置电路驱动模块的输出端的电位藉由该晶体管的该控制端而控制是否导通该晶体管；

一第一通路端，电性耦接至该移位缓存器的输出端；以及

一第二通路端，电性耦接至该第一预设电位。

11.如权利要求10所述的重置电路，其特征在于，该第一预设电位等同于该第二预设电位。

12.如权利要求10所述的重置电路，其特征在于，该移位缓存器根据一前级输出信号而决定是否将一频率信号导通至该移位缓存器的输出端，且该第一预设电位为该频率信号被传输到该移位缓存器时的电位。

13.一种重置电路，适用于调整一移位缓存器的输出端的电位，其特征在于，该重置电路包括：

一重置电路驱动模块，根据一重置控制信号而控制是否提供一致能信号至该重置电路驱动模块的输出端；以及

一重置模块，电性耦接至该移位缓存器的输出端以及该重置电路驱动模块的输出端，该重置电路驱动模块的输出端的电位控制该重置模块是否导通位于该移位缓存器的输出端至一第一预设电位之间的电性通路，

其中，该重置电路用以重置相互串接的多个移位缓存器中的一个移位缓存器，

其中，当该重置电路所重置的该移位缓存器为相互串接的该些移位缓存器中的一奇数级的移位缓存器时所使用的重置控制信号与当该重置电路所重置的该移位缓存器为相互串接的该些移位缓存器中的一偶数级的移位缓存器时所使用的重置控制信号不同。

14.如权利要求13所述的重置电路，其特征在于，当该重置电路所重置的为该奇数级的移位缓存器时，该重置控制信号为该奇数级的移位缓存器的下一个奇数级的移位缓存器中用以控制所接收的相对应的频率信号是否被提供至该下一个奇数级的移位缓存器的输出端的信号。

15.如权利要求13所述的重置电路，其特征在于，当该重置电路所重置的为该偶数级的移位缓存器时，该重置控制信号为该偶数级的移位缓存器的下一级的移位缓存器的输出端所提供的信号。

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