CN101752006B - 移位缓存器 - Google Patents

Abstract

本发明公开了一种移位缓存器包括控制电路、上拉电路以及下拉电路。其中，控制电路于其被致能期间依据启始信号产生控制信号；上拉电路于其被控制信号致能期间依据频率信号产生栅极脉冲信号且包括双栅极晶体管，双栅极晶体管的第一栅极因电性耦接关系而接收控制信号，双栅极晶体管的第二栅极因电性耦接关系而接收预设电压，双栅极晶体管的第一源/漏极作为栅极脉冲信号的输出端，双栅极晶体管的第二源/漏极因电性耦接关系而接收频率信号；下拉电路于上拉电路未被致能期间将双栅极晶体管的第一栅极的电位与门极脉冲信号的输出端的电位下拉至电源电位。

Description

移位缓存器

技术领域

本发明是有关于显示技术领域，且特别是有关于一种移位缓存器，适于应用于主动式矩阵显示器的栅极驱动电路。

背景技术

功能先进的显示器在消费性电子产品中扮演重要角色，其中主动式矩阵液晶显示器作为具有高分辨率的彩色屏幕已被广泛应用各种电子装置如行动电话、个人数字助理(PDA)、数字相机、计算机屏幕或笔记型计算机屏幕。而移位缓存器作为液晶显示器的栅极驱动电路中的重要电子元件，其用以驱动液晶显示面板中的多条栅极线，因此移位缓存器的电路设计对液晶显示面板的效能(例如功耗)具有决定性的影响。

现有的矩阵上栅极(GOA)型栅极驱动电路包括多个级联耦接的移位缓存器，用以产生栅极脉冲信号以依序驱动各条栅极线；而每一移位缓存器中的上拉电路都是采用单栅极晶体管(single gate transistor)来输出栅极脉冲信号。

为满足日益增加的高分辨率需求，有必要增加单栅极晶体管的尺寸来增大其导通电流以达成高分辨率所需的较大的驱动能力；然而，较大尺寸的单栅极晶体管势必造成较大的功耗。

发明内容

本发明所要解决的技术问题在于，提供一种移位缓存器，以克服先前技术中存在的问题。

为达到上述目的，本发明提出的一种移位缓存器，包括控制电路、上拉电路以及下拉电路。其中，控制电路于其被致能期间依据启始信号产生控制信号。上拉电路包括一个双栅极晶体管，且此上拉电路于其被控制信号致能期间依据频率信号产生栅极脉冲信号。前述双栅极晶体管的第一栅极因电性耦接关系而接收控制信号，双栅极晶体管的第二栅极因电性耦接关系而接收预设电压，双栅极晶体管的第一源/漏极作为栅极脉冲信号的输出端，双栅极晶体管的第二源/漏极因电性耦接关系而接收频率信号；下拉电路于上拉电路未被致能期间将双栅极晶体管的第一栅极的电位与门极脉冲信号的输出端的电位下拉至电源电位。

在本发明的一实施例中，上述的移位缓存器更包括重置电路。此重置电路用以重置双栅极晶体管的第一栅极的电位与栅极脉冲信号的输出端的电位。

在本发明的一实施例中，上述的控制电路包括第一晶体管及第二晶体管；其中。第一晶体管的栅极因电性耦接关系而接收致能信号，第一晶体管的第一源/漏极电性耦接至第二晶体管的栅极，第一晶体管的第二源/漏极因电性耦接关系而接收与上述频率信号互为反相的另一频率信号，第二晶体管的第一源/漏极作为控制信号的输出端，第二晶体管的第二源/漏极因电性耦接关系而接收上述的启始信号。又或者，上述的控制电路包括单个晶体管，且此晶体管的第一源/漏极作为控制信号的输出端，晶体管的栅极与第二源/漏极电性相接以接收上述的启始信号。

在本发明的一实施例中，上述的双栅极晶体管的第二栅极与第一栅极相连接。

在本发明的一实施例中，上述的双栅极晶体管的第二栅极与第一栅极相互独立而不相连接。

在本发明的一实施例中，上述的双栅极晶体管的第二栅极电性耦接至直流电压。

在本发明的一实施例中，上述的双栅极晶体管的第二栅极电性耦接至变化的电压。

在本发明的一实施例中，上述的双栅极晶体管的第二栅极电性耦接至上述的栅极脉冲信号的输出端。

在本发明的一实施例中，上述的上拉电路还包括电容，其电性耦接于双栅极晶体管的第一栅极与双栅极晶体管的第一源/漏极之间。

本发明实施例在上拉电路中采用双栅极晶体管，而双栅极晶体管相对于单栅极晶体管而言，在相同的尺寸条件下具有相对较大的导通电流；因此双栅极晶体管可具有较小的尺寸而能达成低功耗的功效。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1为本发明一实施例的移位缓存器的电路结构框图；

图2为本发明另一实施例的移位缓存器中的控制电路的电路结构图；

图3为与图1所示的移位缓存器相关的多个信号的时序图；

图4为本发明再一实施例的移位缓存器的电路结构框图；

图5为本发明又一实施例的移位缓存器的电路结构框图。

【主要元件符号说明】

10：移位缓存器

11：控制电路

13：上拉电路

15：下拉电路

17：重置电路

Q(N-1)：致能信号

ST、ST(N-1)：启始信号

Q：节点

XCK、CK：频率信号

VSS：电源电压

T1b、T1、T3、T4：晶体管

T2：双栅极晶体管

DC：直流电压

Cs：电容

G_B：底部栅极

G_T：顶部栅极

Gate(N)：栅极脉冲信号

具体实施方式

参见图1，其为根据本发明实施例提出的一种移位缓存器10，而耦接多级的移位缓存器可以形成一栅极驱动电路(未绘示)，例如矩阵上栅极驱动电路(Gate Driver On Array，GOA)。此外，移位缓存器10可为这些级联耦接的移位缓存器中的任意一级。

如图1所示，其为移位缓存器10的电路结构框图。具体地，移位缓存器10包括控制电路11、上拉电路13、下拉电路15以及重置电路17。

对于移位缓存器10的控制电路11的电路配置，一方面，当移位缓存器10作为多个级联耦接的移位缓存器中除第一级移位缓存器之外的任意移位缓存器时，其的控制电路11可采用如图1所示的电路配置；具体地，控制电路11包括以级联方式电性相接的晶体管T1b与晶体管T1；晶体管T1b的栅极因电性耦接关系而接收致能信号Q(N-1)(N为正整数且大于1)，晶体管T1b的源/漏极电性耦接至晶体管T1的栅极，晶体管T1b的漏/源极因电性耦接关系而接收频率信号XCK；晶体管T1的源/漏极电性耦接至节点Q，晶体管T1的漏/源极因电性耦接关系而接收启始信号ST(N-1)。当晶体管T1因致能信号Q(N-1)透过控制晶体管T1b而被致能时，晶体管T1将依据启始信号ST(N-1)产生控制信号至节点Q处。在此，启始信号ST(N-1)及致能信号Q(N-1)皆由前一级移位缓存器产生，并且于本实施例中，启始信号ST(N-1)来自于前一级移位缓存器的节点Q处，而致能信号Q(N-1)为前一级移位缓存器产生的栅极脉冲信号。

另一方面，当移位缓存器10作为多个级联耦接的移位缓存器中的第一级移位缓存器时，移位缓存器的控制电路11可采用如图2所示的电路配置；具体地，控制电路11仅包括采用二极管连接方式的晶体管T1，晶体管T1的源/漏极电性耦接至节点Q，晶体管T1的漏/源极因电性耦接关系而接收启始信号ST，晶体管T1的栅极与其的漏/源极电性相接；在此，启始信号ST通常是由外部电路产生而非来自移位缓存器。当晶体管T1因启始信号ST而被致能时，晶体管T1将依据启始信号ST产生控制信号至节点Q处。承上述，上拉电路13包括双栅极晶体管T2以及电容Cs；双栅极晶体管T2的底部栅极G_B电性耦接至节点Q以接收控制电路11产生的控制信号，双栅极晶体管T2的顶部栅极G_T与底部栅极G_B相连接而得预设电压，双栅极晶体管T2的漏/源极因电性耦接关系而接收频率信号CK，双栅极晶体管T2的源/漏极作为栅极脉冲信号Gate(N)的输出端；电容Cs电性耦接至双栅极晶体管T2的底部栅极G_B与源/漏极之间，其中电容Cs可为寄生电容亦可为一额外形成的电容。当上拉电路13被节点Q处的控制信号致能后，双栅极晶体管T2导通而依据频率信号CK来产生栅极脉冲信号Gate(N)；在此，频率信号CK与上述的频率信号XCK互为反相。

下拉电路15电性耦接于节点Q与电源电压VSS之间且与双栅极晶体管T2的源/漏极相电性耦接，于上拉电路13未被致能期间，下拉电路15将节点Q处的电位(亦即双栅极晶体管T2的底部栅极G_B的电位)与双栅极晶体管T2的源/漏极的电位下拉至电源电压VSS。

重置电路17电性耦接至节点Q与双栅极晶体管T2的源极，在其被启始信号ST致能后重置节点Q处的电位与双栅极晶体管T2的源/漏极的电位。具体地，重置电路17包括晶体管T3及晶体管T4；晶体管T3的栅极与晶体管T4的栅极相电性耦接并接收启始信号ST，晶体管T3的源/漏极电性耦接至电源电压VSS，晶体管T3的漏/源极电性耦接至节点Q，晶体管T4的源/漏极电性耦接至预设电位例如频率信号CK、频率信号XCK、电源电位VSS或接地电位GND，晶体管T4的漏/源极电性耦接至双栅极晶体管T2的源/漏极。在此需要说明的是，当移位缓存器10作为多个级联耦接的移位缓存器中的第一级移位缓存器时，则无需设置重置电路17；当移位缓存器10作为多个级联耦接的移位缓存器中除第一级移位缓存器之外的任意移位缓存器时，则可根据实际需要决定是否设置重置电路17。

下面将结合图1及图3简要说明移位缓存器10的动作过程。具体地，如图3所示，当启始信号ST(N-1)为高电位时，频率信号XCK为高电位并藉由控制电路11中处于导通状态的晶体管T1b传递至晶体管T1的栅极以使晶体管T1导通，处于导通状态的晶体管T1将启始信号ST(N-1)传递至节点Q，从而节点Q处的电位为高电位(亦即控制信号为高电位)；此时，节点Q处的高电位对上拉电路13中的电容Cs进行充电以使双栅极晶体管T2导通。接下来，频率信号XCK为低电位，频率信号CK为高电位，此时双栅极晶体管T2的源/漏极电位被上拉至频率信号CK的高电位以输出栅极脉冲信号Gate(N)，而节点Q处因电容Cs两端电压连续的特性而增加相同的电荷量。

于上述实施例中，由于双栅极晶体管T2的顶部栅极G_T与底部栅极G_B相连接，虽然双栅极晶体管T2能保持较高的导通电流，然其副作用则是同样具有较高的截止电流以致于漏电流较大。

于另一实施例中，如图4所示，双栅极晶体管T2的顶部栅极G_T与底部栅极G_B相互独立而不相连接，例如将顶部栅极G_T变更为电性耦接至直流电压DC；此种技术方案虽可减小双栅极晶体管T2的截止电流，但其一定程度上会降低双栅极晶体管T2的导通电流。另外，对于控制电路11的电路设计，其不限于图4所示的电路配置，还可采用图2所示的电路配置或者其它合适的电路配置。

于其它实施例中，如图5所示，将双栅极晶体管T2的顶部栅极G_T变更为电性耦接至双栅极晶体管T2的源/漏极(亦即栅极脉冲信号Gate(N)的输出端)，以致于双栅极晶体管T2的顶部栅极G_T电性耦接至变化的电压；从而当移位缓存器10输出栅极脉冲信号Gate(N)时，双栅极晶体管T2的顶部栅极G_T则被提供一较高的电位，使得双栅极晶体管T2具有较高的导通电流；当移位缓存器10的输出为低电位时，双栅极晶体管T2的顶部栅极G_T则被提供一负电位，可以使得双栅极晶体管T2具有较低的截止电流。另外，对于控制电路11的电路设计，其不限于图5所示的电路配置，还可采用图2所示的电路配置或者其它合适的电路配置。

综上所述，本发明实施例在上拉电路中采用双栅极晶体管，而双栅极晶体管相对于单栅极晶体管而言，在相同的尺寸条件下具有相对较大的导通电流；因此双栅极晶体管可具有较小的尺寸而能达成低功耗的功效。进一步地，藉由变换双栅极晶体管的顶部栅极的电连接关系，则可使移位缓存器具有不同的效能，使用者则可根据实际应用的需求选择合适的技术方案。

此外，本领域技术人员还可对本发明上述实施例提出的移位缓存器的电路结构作适当变更，例如适当变更控制电路的电路设计、上拉电路的电路设计，是否设置重置电路，根据移位缓存器于多个级联耦接的移位缓存器中所处的位置适当交换频率信号CK与XCK的电连接关系，及/或将各个晶体管的源极与漏极的电连接关系互换等等。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (7)

1.一种移位缓存器，其特征在于，包括：

一控制电路，于其被致能期间依据一启始信号产生一控制信号；

一上拉电路，于其被该控制信号致能期间依据一频率信号产生一栅极脉冲信号，其中该上拉电路包括一双栅极晶体管，该双栅极晶体管的一第一栅极因电性耦接关系而接收该控制信号，该双栅极晶体管的一第二栅极因电性耦接关系而接收一预设电压，该双栅极晶体管的第一源/漏极作为该栅极脉冲信号的输出端，该双栅极晶体管的第二源/漏极因电性耦接关系而接收该频率信号，该双栅极晶体管的该第二栅极电性耦接至该双栅极晶体管的该第一源/漏极，以使该双栅极晶体管的第二栅极电性耦接至一变化的电压；以及

一下拉电路，于该上拉电路未被致能期间将该双栅极晶体管的该第一栅极的电位及该栅极脉冲信号的该输出端的电位下拉至一电源电位。

2.如权利要求1所述的移位缓存器，其特征在于，还包括一重置电路，用以重置该双栅极晶体管的该第一栅极的电位与该栅极脉冲信号的该输出端的电位。

3.如权利要求1所述的移位缓存器，其特征在于，该控制电路包括一第一晶体管及一第二晶体管，该第一晶体管的栅极因电性耦接关系而接收一致能信号，该第一晶体管的第一源/漏极电性耦接至该第二晶体管的栅极，该第一晶体管的第二源/漏极因电性耦接关系而接收一与该频率信号互为反相的另一频率信号，该第二晶体管的第一源/漏极作为该控制信号的输出端，该第二晶体管的第二源/漏极因电性耦接关系而接收该启始信号。

4.如权利要求1所述的移位缓存器，其特征在于，该控制电路包括一晶体管，该晶体管的第一源/漏极作为该控制信号的输出端，该第二晶体管的第二源/漏极与栅极电性相接而接收该启始信号。

5.如权利要求1所述的移位缓存器，其特征在于，该双栅极晶体管的该第二栅极与该第一栅极相互独立而不相连接。

6.如权利要求1所述的移位缓存器，其特征在于，该双栅极晶体管的该第二栅极电性耦接至该栅极脉冲信号的该输出端。

7.如权利要求1所述的移位缓存器，其特征在于，该上拉电路还包括一电容，该电容电性耦接于该第一栅极与该第一源/漏极之间。

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