CN203325406U - 移位寄存器单元、移位寄存器电路及显示装置 - Google Patents

Abstract

本实用新型的实施例提供一种移位寄存器单元、移位寄存器电路及显示装置，涉及显示器制造领域，能够在一个移位寄存器单元实现两条栅线信号的输出，便于产品的电路集成设计，同时有利于实现产品的窄边框化。该移位寄存器单元包括：第一输入模块、第二输入模块、第一栅线驱动信号模块、第二栅线驱动信号模块、下拉模块和复位模块。本实用新型的实施例应用于显示器制造。

Description

移位寄存器单元、移位寄存器电路及显示装置

技术领域

本实用新型涉及显示器制造领域，尤其涉及一种移位寄存器单元、移位寄存器电路及显示装置。

背景技术

近些年来显示器的发展呈现出了高集成度，低成本的发展趋势。其中一项非常重要的技术就是GOA(Gate Driver on Array，阵列基板行驱动)的技术量产化的实现。利用GOA技术将栅极开关电路集成在显示面板的阵列基板上，从而可以省掉栅极驱动集成电路部分，以从材料成本和制作工艺两方面降低产品成本。这种利用GOA技术集成在阵列基板上的栅极开关电路也称为GOA电路或移位寄存器电路。

其中，移位寄存器电路包括若干个移位寄存器单元，每一移位寄存器单元对应一条栅线，具体的每一移位寄存器单元的输出端连接一条栅线；且一移位寄存器单元的输出端连接下一移位寄存器单元的输入端。实用新型人发现传统的移位寄存器电路中每个移位寄存器单元只对应为一行像素的栅线提供信号输入，此时需要GOA单元电路的数量与显示区域栅线的数量一致，因此分辨率越来越高时，需要的GOA单元电路的数量也越来越多，因此不利于产品的集成设计，尤其不利于窄边框产品的实现。

实用新型内容

本实用新型的实施例提供一种移位寄存器单元、移位寄存器电路及显示装置，能够在一个移位寄存器单元实现两条栅线信号的输出，便于产品的电路集成设计，同时有利于实现产品的窄边框化。

为达到上述目的，本实用新型的实施例采用如下技术方案：

一方面，提供一种移位寄存器单元，包括：第一输入模块、第二输入模块、第一栅线驱动信号模块、第二栅线驱动信号模块、下拉模块和复位模块；

所述第一输入模块连接输入端和第一节点，用于向所述第一节点输入第一电压；

所述第一栅线驱动信号模块连接第一时钟信号端、第一输出端和所述第一节点，用于存储所述第一电压，并在所述第一电压和所述第一时钟信号端的时钟信号控制下通过所述第一输出端输出第一栅线驱动信号；

所述第二输入模块连接第二节点和所述第一输出端，用于在所述第一栅线驱动信号的作用下向所述第二节点输出第二电压；

所述第二栅线驱动信号模块连接第三节点、第二输出端、第二时钟信号端和所述第二节点，用于在所述第二电压和所述第二时钟信号端的时钟信号控制下通过所述第二输出端输出第二栅线驱动信号，并在所述第三节点输出第三电压；

所述下拉模块连接参考电压端和所述第一节点、第二节点、第三节点、第一输出端、第二输出端，用于在所述第一输出端输出第一栅线驱动信号时将所述第三节点和第二输出端的电压拉至所述参考电压端的电压；在所述第二输出端输出第二栅线驱动信号时将所述第一节点和所述第一输出端的电压拉至所述参考电压端的电压；

所述复位模块连复位端和所述第二节点、第二输出端和参考电压端，用于在所述复位端的信号控制下，将所述第二节点和所述第二输出端的电压拉至所述参考电压端的电压。

可选的，所述下拉模块包括第一下拉单元、第二下拉单元和复位单元；

所述第一下拉单元，连接所述第一节点、第三节点、第二输出端和所述参考电压端，用于在所述第一电压的控制下，将所述第二输出端和所述第三节点的电压拉至所述参考电压端的电压；

所述第二下拉单元，连接所述第一节点、所述第三节点、第一输出端和所述参考电压端，用于在所述第三电压的控制下将所述第一节点和所述第一输出端的电压拉至所述参考电压端的电压；

复位单元，连接所述第一节点、第一输出端、第二输出端和所述参考电压端，用于在所述第二输出端的第二栅线驱动信号控制下，将所述第一节点和所述第一输出端的电压拉至所述参考电压端的电压。

可选的，所述下拉模块还包括：

第一输出控制单元，连接所述第二节点、所述第一输出端和参考电压端，用于在所述第二节点的电压达到第二电压时，在所述第二电压的控制下将所述第一输出端的电压拉至所述参考电压端的电压。

可选的，所述第一输入模块包括：

第一开关晶体管，所述第一开关晶体管的源极和栅极连接所述输入端，所述第一开关晶体管的漏极连接所述第一节点。

可选的，所述第一栅线驱动信号模块包括：第二开关晶体管和第一电容；

所述第一电容的第一极连接所述第二开关晶体管的栅极和所述第一节点，所述第一电容的第二极连接所述第二开关晶体管的漏极，所述第二开关晶体管的源极连接所述第一时钟信号端；所述第一开关晶体管的漏极连接所述第一输出端。

可选的，所述第二输入模块包括：第三开关晶体管，所述第三开关晶体管的源极和栅极连接所述第一输出端，所述第三开关晶体管的漏极连接所述第二节点。

可选的，所述第二栅线驱动信号模块包括：第四开关晶体管和第二电容；

所述第四开关晶体管的源极连接所述第二时钟信号端，所述第四开关晶体管的栅极连接所述第二节点，所述第四开关晶体管的漏极连接所述第二输出端；

所述第二电容的第一极连接所述第二节点，所述第二电容的第二极连接所述第二输出端，所述第二输出端连接所述第三节点。

可选的，所述第二栅线驱动信号模块包括：第四开关晶体管、第八开关晶体管和第二电容；

所述第四开关晶体管的源极连接所述第二时钟信号端，所述第四开关晶体管的栅极连接所述第二节点，所述第四开关晶体管的漏极连接所述第二输出端；

所述第八开关晶体管的栅极连接所述第二输出端，所述第八开关晶体管的源极连接所述第二时钟信号端，所述第八开关晶体管的漏极连接所述第三节点；

所述第二电容的第一极连接所述第二节点，所述第二电容的第二极连接所述第二输出端。

可选的，所述第二输出端连接所述第三节点。

可选的，所述复位模块包括：第十三开关晶体管和第十四开关晶体管；

所述第十三开关晶体管的栅极连接所述复位端，所述第十三开关晶体管的源极连接所述第二节点，所述第十三开关晶体管的漏极连接所述参考电压端；

所述第十四开关晶体管的栅极连接所述复位端，所述第十四开关晶体管的源极连接所述第二输出端，所述第十四开关晶体管的漏极连接所述参考电压端。

可选的，所述第一下拉单元包括：第七开关晶体管；

所述第七开关晶体管的栅极连接所述第一节点，所述第七开关晶体管的源极连接所述第三节点，所述第七开关晶体管的漏极连接所述参考电压端。

可选的，所述第一下拉单元还包括：第六开关晶体管，

所述第六开关晶体管的栅极连接所述第一节点，所述第六开关晶体管的源极连接所述第二输出端，所述第六开关晶体管的漏极连接所述参考电压端；

可选的，所述第二下拉单元包括：

第九开关晶体管和第十开关晶体管，其中，

所述第九开关晶体管的栅极连接所述第三节点，所述第九开关晶体管的源极连接所述第一节点，所述第九开关晶体管的漏极连接所述参考电压端；

所述第十开关晶体管的栅极连接所述第三节点，所述第十开关晶体管的源极连接所述第一输出端，所述第十开关晶体管的漏极连接所述参考电压端。

可选的，所述复位单元包括：

第十一开关晶体管和第十二开关晶体管；

所述第十一开关晶体管的栅极连接所述第二输出端，所述第十一开关晶体管的源极连接所述第一节点，所述第十一开关晶体管的漏极连接所述参考电压端；

所述第十二开关晶体管的栅极连接所述第二输出端，所述第十二开关晶体管的源极连接所述第一输出端，所述第十二开关晶体管的漏极连接所述参考电压端。

可选的，所述第一输出控制单元包括：第五开关晶体管；

所述第五开关晶体管的栅极连接所述第二节点，所述第五开关晶体管的源极连接所述第一输出端，所述第五开关晶体管的漏极连接所述参考电压端。

一方面，提供一种移位寄存器电路，包括串联的多个移位寄存器单元，所述移位寄存器单元为上述任一所述的移位寄存器单元；

除第一个移位寄存器单元和最后一个移位寄存器单元外，每个移位寄存器单元的输入端连接相邻的上一移位寄存器单元的第二输出端，每个移位寄存器单元的第一输出端连接相邻的上一移位寄存器单元的复位端，每个移位寄存器单元的第二输出端连接相邻的下一移位寄存器单元的输入端，每个移位寄存器单元的复位端连接相邻的下一移位寄存器单元的第一输出端。

一方面，提供一种显示装置，包括上述的移位寄存器电路。

本实用新型的实施例提供的移位寄存器单元及其驱动方法、移位寄存器电路及显示装置，通过采用双栅线驱动信号模块能够在一个移位寄存器单元实现两条栅线信号的输出，便于产品的电路集成设计，同时有利于实现产品的窄边框化。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。

图1为本实用新型的实施例提供的一种移位寄存器电路的电路结构示意图；

图2为本实用新型的实施例提供的一种移位寄存器单元的结构示意图；

图3为本实用新型的实施例提供的一种下拉模块的结构示意图；

图4为本实用新型的实施例提供的另一种下拉模块的结构示意图；

图5为本实用新型的实施例提供的一种移位寄存器单元的电路结构示意图；

图6为本实用新型的实施例提供的另一种移位寄存器单元的电路结构示意图；

图7为本实用新型的实施例提供的又一种移位寄存器单元的电路结构示意图；

图8为本实用新型的实施例提供的再一种移位寄存器单元的电路结构示意图；

图9为本实用新型的实施例提供的一种移位寄存器单元的驱动时序信号示意图；

图10为本实用新型的另一实施例提供的一种移位寄存器单元的驱动时序信号示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。

本实用新型所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是没有区别的。在本实用新型实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外本实用新型实施例所采用的晶体管均为P或N型晶体管，P型晶体管在栅极为低电平时导通，N型晶体管为在栅极为高电平时导通。

本实用新型实施例提供的一种移位移位寄存器电路，包括串联的多个移位寄存器单元，每个移位寄存器单元包括第一输出端和第二输出端，第一输出端和第二输出端均连接一条栅线，除第一个移位寄存器单元和最后一个移位寄存器单元外，每个移位寄存器单元的输入端连接相邻的上一移位寄存器单元的第二输出端，每个移位寄存器单元的第一输出端连接相邻的上一移位寄存器单元的复位端，每个移位寄存器单元的第二输出端连接相邻的下一移位寄存器单元的输入端，每个移位寄存器单元的复位端连接相邻的下一移位寄存器单元的第一输出端；此外，第一个移位寄存器单元的输入端接收帧起始信号(STV)，第一个移位寄存器单元的第一输出端连接一条栅线，第一个移位寄存器单元的第二输出端连接第二个移位寄存器单元的输入端；最后一个移位寄存器单元的输入端连接其相邻的上一移位寄存器单元的第二输出端，最后一个移位寄存器单元的第一输出端连接其相邻的上一移位寄存器单元的复位端，最后一个移位寄存器单元的复位端闲置或者连接自身的复位端，或者可以连接冗余移位寄存器单元的输出端。

冗余移位寄存器单元，主要是指在最后一个移位寄存器单元增加至少一的移位寄存器单元，但该增加的移位寄存器单元的输出端均不连接栅线进行栅极信号输出，只对最后一个移位寄存器单元起到复位作用，因此该冗余移位寄存器单元可以与本申请的移位寄存器单元结构相同或不同。

具体的，如图1所示移位寄存器电路，包括若干个串联的移位寄存器单元，其中移位寄存器单元SR1的第一输出端OUTPUT1连接一条栅线OG1；移位寄存器单元SR1的第二输出端OUTPUT2连接一条栅线OG2，同时连接移位寄存器单元SR2的输入端INPUT2；移位寄存器单元SR2的第一输出端OUTPUT3连接移位寄存器单元SR1的复位端RESET1，并连接一条栅线OG3；移位寄存器单元SR2的第二输出端OUTPUT4连接下一移位寄存器单元的的输入端，并连接一条栅线OG4；移位寄存器单元SRn的第一输出端OUTPUT2n-1连接上一移位寄存器单元的复位端RESETn-1，并连接一条栅线OG2n-1，移位寄存器单元SRn的第二输出端OUTPUT2n连接一条栅线OG2n，其他的移位寄存器单元依照此方法连接。

每个移位寄存器单元均包括一个第一时钟信号端CLK1、一个第二时钟信号端CLK2，及参考电压端VGL，其中第一时钟信号端CLK1连接系统第一时钟信号CLOCK1、第二时钟信号端CLK2连接系统第二时钟信号CLOCK2、参考电压端VGL连接公共电压VGL。其中，参照图9或10所示的信号时序图(包括输入端信号、第一时钟信号、第二时钟信号、第一输出端信号、第二输出端信号、复位信号)，系统时钟信号CLOCK1、CLOCK2的高电平或低电平占空比均为1∶2(即CLOCK1和CLOCK2的占空比为50％)，即：CLOCK1的低电平信号结束后CLOCK2的低电平信号开始，CLOCK2的所述低电平信号结束后CLOCK1的下一个低电平时钟信号开始，以后如此循环，高电平信号的输出同理，不再赘述。在本实施例中，第一个移位寄存器单元为SR1，则GOA单元SR1的输入信号INPUT1为一个激活脉冲信号，可选的如帧起始信号STV，系统第一时钟信号CLOCK1在STV信号结束后开始输出。

图2为本实用新型实施例提供的上述移位寄存器电路中任一GOA单元的结构示意图，包括：第一输入模块11、第二输入模块12、第一栅线驱动信号模块13、第二栅线驱动信号模块14、下拉模块15和复位模块16；

第一输入模块11连接输入端INPUT和第一节点PU1，用于向第一节点PU1输入第一电压V1；

第一栅线驱动信号模块13连接第一时钟信号端CLK1、第一输出端OUTPUT1和第一节点PU1，用于存储第一电压V1，并在第一电压V1和第一时钟信号端CLK1的时钟信号控制下通过第一输出端OUTPUT1输出第一栅线驱动信号；

第二输入模块12连接第二节点PU2和第一输出端OUTPUT1，用于在第一栅线驱动信号的作用下向第二节点PU2输出第二电压V2；

第二栅线驱动信号模块14连接第三节点PD、第二输出端OUTPUT2、第二时钟信号端CLK2和第二节点PU2，用于在第二电压V2和第二时钟信号端CLK2的时钟信号控制下通过第二输出端OUTPUT2输出第二栅线驱动信号，并在第三节点PD输出第三电压V3；

下拉模块15连接参考电压端VGL和第一节点PU1、第三节点PD、第一输出端OUTPUT1、第二输出端OUTPUT2，用于在第一输出端OUPUT1输出第一栅线驱动信号时将第三节点PD和第二输出端OUTPUT2的电压拉至参考电压端VGL的电压；在第二输出端OUTPUT2输出第二栅线驱动信号时将第一节点PU1和第一输出端OUTPUT1的电压拉至参考电压端VGL的电压；

复位模块16连接复位端TESET和第二节点PU2、第二输出端OUTPUT2和参考电压端VGL，用于在复位端OUTPUT的信号控制下，将第二节点PU2和第二输出端OUTPUT2的电压拉至参考电压端VGL的电压。

可选的参照图3所示，下拉模块15包括第一下拉单元151、第二下拉单元152和复位单元153；

第一下拉单元151，连接第一节点PU1、第三节点PD、第二输出端OUTPUT2和参考电压端VGL，用于在第一电压V1的控制下，将第二输出端OUTPUT2和第三节点PD的电压拉至参考电压端VGL的电压。

第二下拉单元152，连接第一节点PU1、第三节点PD、第一输出端OUTPUT1和参考电压端VGL，用于在第三电压V3的控制下将第一节点PU1和第一输出端OUTPUT1的电压拉至参考电压端VGL的电压。

复位单元153，连接第一节点PU1、第一输出端OUPUT1、第二输出端OUTPUT2和参考电压端VGL，用于在第二输出端OUTPUT2的第二栅线驱动信号控制下，将第一节点PU1和第一输出端OUTPUT1的电压拉至参考电压端VGL的电压。

进一步的参照图4所示，下拉模块15还包括：

第一输出控制单元154，连接第二节点PU2、第一输出端OUTPUT1和参考电压端VGL，用于在第二节点PU2的电压达到第二电压V2时，在第二电压V2的控制下将第一输出端OUTPUT1的电压拉至参考电压端VGL的电压。

本实用新型的实施例提供的移位寄存器单元，通过采用双栅线驱动信号模块能够在一个移位寄存器单元实现两条栅线信号的输出，便于产品的电路集成设计，同时有利于实现产品的窄边框化。

参照图5所示，本实用新型的另一实施例提供一种移位寄存器单元的电路结构示意图，包括：第一输入模块、第二输入模块、第一栅线驱动信号模块、第二栅线驱动信号模块、下拉模块和复位模块；其中：

第一输入模块包括：第一开关晶体管T1，第一开关晶体管T1的源极和栅极连接输入端INPUT，第一开关晶体管T1的漏极连接第一节点PU1。

第一栅线驱动信号模块包括：第二开关晶体管T2和第一电容C1；第一电容C1的第一极连接第二开关晶体管T2的栅极和第一节点PU1，第一电容C1的第二极连接第二开关晶体管T2的漏极，第二开关晶体管T2的源极连接第一时钟信号端CLK1；第一开关晶体管T2的漏极连接第一输出端OUTPUT1。

第二输入模块包括：第三开关晶体管T3，第三开关晶体管T3的源极和栅极连接第一输出端OUTPUT1，第三开关晶体管T3的漏极连接第二节点PU2。

第二栅线驱动信号模块包括：第四开关晶体管T4和第二电容C2；第四开关晶体管T4的源极连接第二时钟信号端CLK2，第四开关晶体管T4的栅极连接第二节点PU2，第四开关晶体管T4的漏极连接第二输出端OUTPUT2；第二电容C2的第一极连接第二节点PU2，第二电容C2的第二极连接第二输出端OUTPUT2，第二输出端OUTPUT2连接第三节点PD。

下拉模块包括第一下拉单元、第二下拉单元和复位单元，其中：

第一下拉单元包括：第七开关晶体管T7；第七开关晶体管T7的栅极连接第一节点PU1，第七开关晶体管T7的源极连接第二输出端OUTPUT2，第七开关晶体管T7的漏极连接参考电压端VGL。

第二下拉单元包括：第九开关晶体管T9和第十开关晶体管T10，其中，第九开关晶体管T9的栅极连接第二输出端OUTPUT2，第九开关晶体管T9的源极连接第一节点PU1，第九开关晶体管T9的漏极连接参考电压端VGL；第十开关晶体管T10的栅极连接第二输出端OUTPUT2，第十开关晶体管T10的源极连接第一输出端OUTPUT1，第十开关晶体管T10的漏极连接参考电压端VGL。

复位单元包括：第十一开关晶体管T11和第十二开关晶体管T12；第十一开关晶体管T11的栅极连接第二输出端OUTPUT2，第十一开关晶体管T11的源极连接第一节点PU1，第十一开关晶体管T11的漏极连接参考电压端VGL；第十二开关晶体管T12的栅极连接第二输出端OUTPUT2，第十二开关晶体管T12的源极连接第一输出端OUTPUT1，第十二开关晶体管T12的漏极连接参考电压端VGL。

复位模块包括：第十三开关晶体管T13和第十四开关晶体管T14；第十三开关晶体管T13的栅极连接复位端RESET，第十三开关晶体管T13的源极连接第二节点PU2，第十三开关晶体管T13的漏极连接参考电压端VGL；第十四开关晶体管T14的栅极连接复位端RESET，第十四开关晶体管T14的源极连接第二输出端OUTPUT2，第十四开关晶体管T14的漏极连接参考电压端。

参照图6所示在图5的基础上进一步可选的，下拉模块还包括：

第一输出控制单元包括：第五开关晶体管T5；第五开关晶体管T5的栅极连接第二节点PU2，第五开关晶体管T5的源极连接第一输出端OUTPUT1，第五开关晶体管T5的漏极连接参考电压端VGL。

可选的，第一下拉单元还包括：第六开关晶体管T6，第六开关晶体管T6的栅极连接第一节点PU1，第六开关晶体管T6的源极连接第二输出端OUTPUT2，第六开关晶体管T6的漏极连接参考电压端VGL。

进一步可选的，参照图7所示，第二栅线驱动信号模块包括：第四开关晶体管T4、第八开关晶体管T8和第二电容C2；

第四开关晶体管T4的源极连接第二时钟信号端CLK2，第四开关晶体管T4的栅极连接第二节点PU2，第四开关晶体管的漏极连接第二输出端OUTPUT2；第八开关晶体管T8的栅极连接第二输出端OUTPUT2，第八开关晶体管T8的源极连接第二时钟信号端CLK2，第八开关晶体管T8的漏极连接第三节点PD；第二电容C2的第一极连接第二节点PU2，第二电容C2的第二极连接第二输出端OUTPUT2。

或者可选的，参照图8所示，在图7所示的电路结构的基础上，第二输出端OUTPUT2连接第三节点PD。

本实用新型的实施例提供的GOA单元，通过采用双栅线驱动信号模块能够在一个移位寄存器单元实现两条栅线信号的输出，便于产品的电路集成设计，同时有利于实现产品的窄边框化。

本实用新型的实施例还提供了一种移位寄存器单元的驱动方法，参照图2对应的移位寄存器单元结构示意图、图9所示的时序状态图，包括：

第一阶段，第一输入模块通过输入端向第一节点输入第一电压，直至所述第一节点的电位达到所述第一电压，通过第一栅线驱动信号模块将所述第一电压存储，并保持所述第一节点的电位为第一电压；

第二阶段，所述第一电压控制所述第一栅线驱动信号模块通过第一输出端将第一时钟信号端的信号作为第一栅线驱动信号输出，所述第一电压控制下拉模块将第三节点和第二输出端的电压拉至参考电压端的电压，第二输入模块将所述第一栅线驱动信号的作用下向第二节点输入第二电压，直至所述第二节点的电位达到所述第二电压，通过第二栅线驱动信号模块将所述第二电压存储，并保持所述第二节点的电位为第二电压；

第三阶段，所述第二电压控制所述第二栅线驱动信号模块通过第二输出端将第二时钟信号端的信号作为第二栅线驱动信号输出，所述第二栅线驱动信号控制第三节点输出第三电压，所述第三节点控制所述下拉模块将所述第一节点和第一输出端的电压拉至所述参考电压端的电压，所述第二栅线驱动信号控制所述下拉模块将所述第一节点和第一输出端的电压拉至所述参考电压端的电压；

第四阶段，复位模块通过所述复位端接收复位信号将所述第二节点和所述第二输出端的电压拉至所述参考电压端的电压。

可选的，所述下拉模块包括第一下拉单元、第二下拉单元和复位单元时；

第二阶段还包括：所述第一电压控制所述第一下拉模块将第三节点和第二输出端的电压拉至参考电压端的电压；

第三阶段还包括：所述第三节点控制所述第二下拉单元将所述第一节点和第一输出端的电压拉至所述参考电压端的电压，

所述第二栅线驱动信号控制所述复位单元将所述第一节点和第一输出端的电压拉至所述参考电压端的电压。

可选的，所述所述下拉模块还包括：第一输出控制单元时，

所述第三阶段：所述第二电压控制所述第一输出控制单元将所述第一输出端的电压拉至所述参考电压端的电压。

可选的，所述移位寄存器单元的第一输入模块包括：第一开关晶体管时；

所述第一阶段还包括：所述第一开关晶体管导通。

可选的，所述移位寄存器单元的第一栅线驱动信号模块包括：第二开关晶体管和第一电容时；

所述第一阶段还包括：所述第一电压对所述第一电容充电，直至所述第一节点电压升至所述第一电压，所述第一电容存储所述第一电压，所述第二开关晶体管导通；

所述第二阶段还包括：所述第二开关晶体管导通。

可选的，所述移位寄存器单元的第二输入模块包括：第三开关晶体管时；

所述第二阶段还包括：所述第三开关晶体管导通。

可选的，所述移位寄存器单元的第二栅线驱动信号模块包括：第四开关晶体管和第二电容时；

所述第二阶段还包括：所述第二电压对所述第二电容充电，直至所述第二节点电压升至所述第二电压，所述第二电容存储所述第二电压，所述第四开关晶体管导通；

所述第三阶段还包括：所述第四开关晶体管导通。

可选的，所述移位寄存器单元的第二栅线驱动信号模块包括：第四开关晶体管、第八开关晶体管和第二电容时；

所述第二阶段还包括：所述第二电压对所述第二电容充电，直至所述第二节点电压升至所述第二电压，所述第二电容存储所述第二电压，所述第四开关晶体管导通；

所述第三阶段还包括：所述第四开关晶体管导通、第八开关晶体管导通。

可选的，所述移位寄存器单元的复位模块包括：第十三开关晶体管和第十四开关晶体管；

所述第四阶段包括：所述第十三开关晶体管和第十四开关晶体管导通。

可选的，所述移位寄存器单元的第一下拉单元包括：第七开关晶体管时，

所述第二阶段还包括：第七开关晶体管导通。

可选的，所述移位寄存器单元的第一下拉单元还包括：第六开关晶体管时，

所述第二阶段还包括：第六开关晶体管导通。

可选的，所述移位寄存器单元的第二下拉单元包括：第九开关晶体管和第十开关晶体管时；

所述第三阶段还包括：所述第九开关晶体管导通，所述第十开关晶体管导通。

可选的，所述移位寄存器单元的复位单元包括：第十一开关晶体管和第十二开关晶体管时；

所述第三阶段还包括：所述第十一开关晶体管和第十二开关晶体管导通。

可选的，所述移位寄存器单元的第一输出控制单元包括：第五开关晶体管时；

所述第三阶段还包括：所述第五开关晶体管导通。

具体的，以所有晶体管采用N型晶体管为例进行说明，即栅极电压为高电平时对应的开关晶体管处于导通状态，此时第一输出端和第二输出端输出的栅线驱动信号均为高电平，而参考电压端可以采用低电平或者直接接地的形式为电路提供下拉电压，参照图5所提供的移位寄存器单元的电路结构示意图及图6所示的驱动时序信号示意图，包括以下步骤：

第一阶段，第一开关晶体管T1导通，第二开关晶体管T2导通，第一输入模块将输入端的第一电压V1发送至第一节点PU1，并在第一栅线驱动信号模块通过第一电容C1存储第一电压V1，保持第一节点PU1的电位为第一电压V1；在该第一阶段中根据电容充电的原理可知，由于第一电容C1的存在，第一节点PU1的电压需要在第一电容C1充电完毕才会保持在第一电压V1。

第二阶段，第一电压V1控制第一栅线驱动信号模块，将第二开关晶体管T2导通，并通过第一输出端OUTPT1将第一时钟信号端CLK1的信号作为第一栅线驱动信号输出；第一电压V1控制第一下拉单元，将第七开关晶体管T7导通，并通过第七开关晶体管T7将第三节点PD的电压拉至参考电压端的电压；第一栅线驱动信号导通第三开关晶体管T3，第二输入模块将第一栅线驱动信号输入至第二节点PU2并在第二栅线驱动信号模块通过第二电容C2存储，保持第二节点PU2的电压为第二电压V2；同理在该第二阶段中根据电容充电的原理可知，由于第二电容C1的存在，第二节点PU2的电压需要在第二电容C1充电完毕才会保持在第二电压V2。

第三阶段，第二电压V2控制第四开关晶体管T4导通，第二栅线驱动信号模块通过第二输出端OUTPUT2将第二时钟信号端CLK2的信号作为第二栅线驱动信号输出。

此时由于第二输出端OUTPUT2和第三节点PD直接相连，第二栅线驱动信号直接用作第三节点的第三电压V3，第三节点控制第二下拉单元的第九开关晶体管T9导通将第一节点PU1的电压拉至参考电压端的电压；第三节点控制第二下拉单元的第十开关晶体管T10导通将第一输出端OUTPUT1的电压拉至参考电压端的电压；第二栅线驱动信号控制第十一开关晶体管T11和第十二开关晶体管T12导通，复位单元通过第十一开关晶体管T11将第一节点PU1的电压拉至参考电压端的电压，复位单元通过第十二开关晶体管T12将第一输出端OUTPUT1的电压拉至参考电压端的电压。

第四阶段，复位模块通过复位端RESET接收复位信号将第十三开关晶体管T13和第十四开关晶体管T14导通，并通过第十三开关晶体管T13将第二节点PU2的电压拉至参考电压端的电压，通过第十四开关晶体管T14将第二输出端OUTPUT2的电压拉至参考电压端的电压。

可选的，参照图6所示的移位寄存器单元电路结构示意图，在图5的基础上还包括，第六开关晶体管T6和第五开关晶体管T5，此时，

在第二阶段，第一电压V1控制第一下拉模块通过第六开关晶体管T6将第二输出端OUTPUT2的电压拉至参考电压端的电压，可以避免第二输出端OUTPUT2造成多输出，并且此时，由于第二时钟信号端的电平为低电平，参考电压端的电压也为低电平，因此第四开关晶体管T4和第六开关晶体管T6构成反相器结构，可以对第二输出端OUTPUT2的电压形成双下拉结构，良好的避免OUTPUT2多输出，此外第四开关晶体管T4在第三阶段还用作提供第二栅线驱动信号。

在第三阶段，第二电压V2控制第五开关晶体管T5导通，第一输出控制单元通过第五开关晶体管T5将第一输出端OUTPUT1的电压拉至参考电压端的电压；这里T5在第三阶段导通在第二阶段不导通的原因在于第二阶段第二电压V2对第二电容C2进行充电，因此第二阶段第二节点PU2有一个电压上升的过程，即可以认为在第二阶段结束之后PU2的电压上升至第二电压V2，此时才能满足T5的导通条件。

进一步可选的，参照图7所示，第二栅线驱动信号模块包括：第四开关晶体管T4、第八开关晶体管T8和第二电容C2；

则在第三阶段，第二栅线驱动信号控制第八开关晶体管T8导通，

第二时钟信号端CLK2的信号为第三节点PD提供第三电压V3，第三节点PD通过第三电压V3控制第二下拉单元的第九开关晶体管T9导通将第一节点PU1的电压拉至参考电压端的电压；第三节点PD通过第三电压V3控制第二下拉单元的第十开关晶体管T10导通将第一输出端OUTPUT1的电压拉至参考电压端的电压。

或者，参照图8所示，第二输出模块包括：第四开关晶体管T4、第八开关晶体管T8和第二电容C2；并且在图7的基础上，第二输出端OUTPUT2和第三节点PD直接连接；

则在第三阶段，第二栅线驱动信号控制第八开关晶体管T8导通，

第二时钟信号端CLK2的信号和第二栅线驱动信号共同为第三节点PD提供第三电压V3，第三节点PD通过第三电压V3控制第二下拉单元的第九开关晶体管T9导通将第一节点PU1的电压拉至参考电压端的电压；第三节点PD通过第三电压V3控制第二下拉单元的第十开关晶体管T10导通将第一输出端OUTPUT1的电压拉至参考电压端的电压。

可以想到的是，以上是基于开关晶体管的导通状态进行描述，当然在开关晶体管的类型固定时，其栅极的控制电压是确定，因此未对时序图中的所反映出的输入或输出的信号的电平的高低进行描述，这是本领域技术人员可以轻易想到的，此外以上由于是采用N型晶体管，基于N型晶体管栅极高电平导通的特性，为了电路布图设计方便，参考电压端的公共电压可采用接地电压或低电平；当然在采用P型晶体管设计时，参考电压端可采用接地电压或高电平。

本实用新型实施例也可以所采用P型晶体管实现，通过调整输入的信号时序即可。当然所有的晶体管采用P型晶体管时，亦可实现本实用新型的实施例所提供的移位寄存器单元的驱动方法，只是此时需要采用如图10所示的信号时序，具体的结合上述的实施例可知这只是信号高低电平的转换，这里不再赘述。

本实用新型实施例还提供了一种阵列基板，在该阵列基板上形成有移位寄存器电路；且移位寄存器电路为上述任一实施例所提供的移位寄存器电路。

本实用新型实施例还提供了一种显示装置，具体的，该显示装置包括上述阵列基板，在该阵列基板上形成有移位寄存器电路；且移位寄存器电路为上述任一实施例所提供的移位寄存器电路。

例如：该显示装置为液晶显示装置时，包括：显示区域，具有用于显示图像的多个像素；移位寄存器电路，用于将扫描信号送至显示区域；以及，数据驱动电路，用于将数据信号送至显示区域。其中移位寄存器电路为上述任一所述的移位寄存器电路。另外，显示装置还可以为液晶显示面板，有机电致发光器、电子纸、手机、电视、数码相框等任何具有显示功能的显示设备。

本实用新型的实施例提供的阵列基板及显示装置，通过采用双栅线驱动信号模块能够在一个移位寄存器单元实现两条栅线信号的输出，便于产品的电路集成设计，同时有利于实现产品的窄边框化。

以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应所述以权利要求的保护范围为准。

Claims (17)

1.一种移位寄存器单元，其特征在于，包括：第一输入模块、第二输入模块、第一栅线驱动信号模块、第二栅线驱动信号模块、下拉模块和复位模块；

所述第一输入模块连接输入端和第一节点，用于向所述第一节点输入第一电压；

所述第一栅线驱动信号模块连接第一时钟信号端、第一输出端和所述第一节点，用于存储所述第一电压，并在所述第一电压和所述第一时钟信号端的时钟信号控制下通过所述第一输出端输出第一栅线驱动信号；

所述第二输入模块连接第二节点和所述第一输出端，用于在所述第一栅线驱动信号的作用下向所述第二节点输出第二电压；

所述第二栅线驱动信号模块连接第三节点、第二输出端、第二时钟信号端和所述第二节点，用于在所述第二电压和所述第二时钟信号端的时钟信号控制下通过所述第二输出端输出第二栅线驱动信号，并在所述第三节点输出第三电压；

所述下拉模块连接参考电压端和所述第一节点、第三节点、第一输出端、第二输出端，用于在所述第一输出端输出第一栅线驱动信号时将所述第三节点和第二输出端的电压拉至所述参考电压端的电压；在所述第二输出端输出第二栅线驱动信号时将所述第一节点和所述第一输出端的电压拉至所述参考电压端的电压；

所述复位模块连接复位端和所述第二节点、第二输出端和参考电压端，用于在所述复位端的信号控制下，将所述第二节点和所述第二输出端的电压拉至所述参考电压端的电压。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉模块包括第一下拉单元、第二下拉单元和复位单元；

所述第一下拉单元，连接所述第一节点、第三节点、第二输出端和所述参考电压端，用于在所述第一电压的控制下，将所述第二输出端和所述第三节点的电压拉至所述参考电压端的电压；

所述第二下拉单元，连接所述第一节点、所述第三节点、第一输出端和所述参考电压端，用于在所述第三电压的控制下将所述第一节点和所述第一输出端的电压拉至所述参考电压端的电压；

复位单元，连接所述第一节点、第一输出端、第二输出端和所述参考电压端，用于在所述第二输出端的第二栅线驱动信号控制下，将所述第一节点和所述第一输出端的电压拉至所述参考电压端的电压。

3.根据权利要求2所述的移位寄存器单元，其特征在于，所述下拉模块还包括：

第一输出控制单元，连接所述第二节点、所述第一输出端和参考电压端，用于在所述第二节点的电压达到第二电压时，在所述第二电压的控制下将所述第一输出端的电压拉至所述参考电压端的电压。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输入模块包括：

第一开关晶体管，所述第一开关晶体管的源极和栅极连接所述输入端，所述第一开关晶体管的漏极连接所述第一节点。

5.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一栅线驱动信号模块包括：第二开关晶体管和第一电容；

所述第一电容的第一极连接所述第二开关晶体管的栅极和所述第一节点，所述第一电容的第二极连接所述第二开关晶体管的漏极，所述第二开关晶体管的源极连接所述第一时钟信号端；所述第一开关晶体管的漏极连接所述第一输出端。

6.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二输入模块包括：第三开关晶体管，所述第三开关晶体管的源极和栅极连接所述第一输出端，所述第三开关晶体管的漏极连接所述第二节点。

7.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二栅线驱动信号模块包括：第四开关晶体管和第二电容；

所述第四开关晶体管的源极连接所述第二时钟信号端，所述第四开关晶体管的栅极连接所述第二节点，所述第四开关晶体管的漏极连接所述第二输出端；

所述第二电容的第一极连接所述第二节点，所述第二电容的第二极连接所述第二输出端，所述第二输出端连接所述第三节点。

8.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二栅线驱动信号模块包括：第四开关晶体管、第八开关晶体管和第二电容；

所述第四开关晶体管的源极连接所述第二时钟信号端，所述第四开关晶体管的栅极连接所述第二节点，所述第四开关晶体管的漏极连接所述第二输出端；

所述第八开关晶体管的栅极连接所述第二输出端，所述第八开关晶体管的源极连接所述第二时钟信号端，所述第八开关晶体管的漏极连接所述第三节点；

所述第二电容的第一极连接所述第二节点，所述第二电容的第二极连接所述第二输出端。

9.根据权利要求8所述的移位寄存器单元，其特征在于，所述第二输出端连接所述第三节点。

10.根据权利要求1所述的移位寄存器单元，其特征在于，所述复位模块包括：第十三开关晶体管和第十四开关晶体管；

所述第十三开关晶体管的栅极连接所述复位端，所述第十三开关晶体管的源极连接所述第二节点，所述第十三开关晶体管的漏极连接所述参考电压端；

所述第十四开关晶体管的栅极连接所述复位端，所述第十四开关晶体管的源极连接所述第二输出端，所述第十四开关晶体管的漏极连接所述参考电压端。

11.根据权利要求2所述的移位寄存器单元，其特征在于，所述第一下拉单元包括：第七开关晶体管；

所述第七开关晶体管的栅极连接所述第一节点，所述第七开关晶体管的源极连接所述第三节点，所述第七开关晶体管的漏极连接所述参考电压端。

12.根据权利要求11所述的移位寄存器单元，其特征在于，所述第一下拉单元还包括：第六开关晶体管，

所述第六开关晶体管的栅极连接所述第一节点，所述第六开关晶体管的源极连接所述第二输出端，所述第六开关晶体管的漏极连接所述参考电压端。

13.根据权利要求2所述的移位寄存器单元，其特征在于，所述第二下拉单元包括：

第九开关晶体管和第十开关晶体管，其中，

所述第九开关晶体管的栅极连接所述第三节点，所述第九开关晶体管的源极连接所述第一节点，所述第九开关晶体管的漏极连接所述参考电压端；

所述第十开关晶体管的栅极连接所述第三节点，所述第十开关晶体管的源极连接所述第一输出端，所述第十开关晶体管的漏极连接所述参考电压端。

14.根据权利要求2所述的移位寄存器单元，其特征在于，所述复位单元包括：

第十一开关晶体管和第十二开关晶体管；

所述第十一开关晶体管的栅极连接所述第二输出端，所述第十一开关晶体管的源极连接所述第一节点，所述第十一开关晶体管的漏极连接所述参考电压端；

所述第十二开关晶体管的栅极连接所述第二输出端，所述第十二开关晶体管的源极连接所述第一输出端，所述第十二开关晶体管的漏极连接所述参考电压端。

15.根据权利要求3所述的移位寄存器单元，其特征在于，所述第一输出控制单元包括：第五开关晶体管；

所述第五开关晶体管的栅极连接所述第二节点，所述第五开关晶体管的源极连接所述第一输出端，所述第五开关晶体管的漏极连接所述参考电压端。

16.一种移位寄存器电路，其特征在于，包括串联的多个移位寄存器单元，所述移位寄存器单元为权利要求1-15任一项所述的移位寄存器单元；

除第一个移位寄存器单元和最后一个移位寄存器单元外，每个移位寄存器单元的输入端连接相邻的上一移位寄存器单元的第二输出端，每个移位寄存器单元的第一输出端连接相邻的上一移位寄存器单元的复位端，每个移位寄存器单元的第二输出端连接相邻的下一移位寄存器单元的输入端，每个移位寄存器单元的复位端连接相邻的下一移位寄存器单元的第一输出端。

17.一种显示装置，其特征在于，包括权利要求16所述的移位寄存器电路。

Images