CN103280200A - 移位寄存器单元、栅极驱动电路与显示器件 - Google Patents
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Abstract
本发明实施例提供一种移位寄存器单元、栅极驱动电路与显示器件,涉及显示驱动电路技术领域,可以改善移位寄存器单元中节点存在的电位悬浮问题,从而提高输出信号的稳定性。移位寄存器单元包括上拉控制模块、上拉模块、下拉控制模块和下拉模块。本发明实施例用于实现扫描驱动。
Description
技术领域
本发明涉及显示驱动电路技术领域,尤其涉及一种移位寄存器单元、栅极驱动电路与显示器件。
背景技术
液晶显示器(Liquid Crystal Display,简称LCD)由于具有低功耗、重量轻、厚度薄、无电磁辐射以及无污染等优点,已广泛地应用于包括手机、平板电脑、电视机、显示器、笔记本电脑、照相机、摄像机、数码相框、导航仪等在内的具有显示功能的产品或部件中。
在现有的液晶显示器中,像素阵列可以包括横纵交错的栅极扫描线和数列数据线。其中,为了实现像素阵列的逐行扫描,通常采用栅线驱动电路给像素阵列的栅极扫描线提供扫描信号。
现有的栅极驱动电路常采用GOA(Gate Driver on Array,阵列基板行驱动)设计将TFT(Thin Film Transistor,薄膜场效应晶体管)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动,这种利用GOA技术集成在阵列基板上的栅极开关电路也称为GOA电路或移位寄存器电路。
目前较为常用的一种移位寄存器单元的结构可以如图1所示,该移位寄存器单元主要包括6个晶体管以及1个电容(6T1C),以该6个晶体管均采用P型晶体管为例,这样一种移位寄存器单元可以采用2个相位相反的时钟信号(CLK1、CLK2)进行控制,时钟信号CLK1用于控制晶体管M1和M2的开启或者关闭,时钟信号CLK2用于控制晶体管M3的开启或者关闭。当晶体管M1处于开启状态时,帧起始信号STV可以控制晶体管M4和M5的开启或者关闭。当晶体管M2处于开启状态时,低电压信号VGL通过晶体管M2打开晶体管M6,高电压信号VGH此时可以通过M6输出到移位寄存器单元的输出端OUTPUT。
这样一种移位寄存器单元的不足之处在于,当其工作在不同的阶段时,移位寄存器单元内部的一些关键节点(如图1中的节点A、B和C)由于上一阶段残留电位的影响将产生电位悬浮现象,从而影响输出端的输出信号,导致输出信号不稳定。
发明内容
本发明的实施例提供一种移位寄存器单元、栅极驱动电路与显示器件,可以改善移位寄存器单元中节点存在的电位悬浮问题,从而提高输出信号的稳定性。
为达到上述目的,本发明的实施例采用如下技术方案:
本发明实施例的一方面,提供一种移位寄存器单元,包括:上拉控制模块、上拉模块、下拉控制模块和下拉模块;
所述上拉控制模块,连接所述第一时钟信号端、第一电压信号端、第二电压信号端以及上拉控制节点,用于控制所述上拉控制节点的电位;
所述上拉模块,连接所述上拉控制节点、所述第一电压信号端和本级信号输出端,用于当所述上拉控制节点的信号控制所述上拉模块处于开启状态,且所述第一电压信号端的信号为高电平时,将所述本级信号输出端输出的信号上拉为高电位;
所述下拉控制模块,连接第二时钟信号端、信号输入端以及下拉控制节点,用于控制所述下拉控制节点的电位;
所述下拉模块,连接所述下拉控制节点、所述第一时钟信号端和所述本级信号输出端,用于当所述下拉控制节点的信号控制所述下拉模块处于开启状态,且所述第一时钟信号端输出的信号为低电平时,将所述本级信号输出端输出的信号下拉为低电位。
本发明实施例的又一方面,提供一种栅极驱动电路,所述栅极驱动电路包括串联的多个以上所述的移位寄存器单元;
所述的移位寄存器单元除最后一级移位寄存器单元外,其余每个移位寄存器单元的本级信号输出端连接与其相邻的下一级移位寄存器单元的信号输入端。
本发明实施例的再一方面,提供一种显示器件,所述显示器件包括以上所述的栅极驱动电路。
本发明实施例提供的一种移位寄存器单元、栅极驱动电路与显示器件,可以改善移位寄存器单元中节点存在的电位悬浮问题,从而提高输出信号的稳定性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的现有技术的一种移位寄存器单元的电路连接结构示意图;
图2为本发明实施例提供的一种移位寄存器单元的结构示意图;
图3为本发明实施例提供的一种移位寄存器单元的电路连接结构示意图;
图4为本发明实施例提供的一种移位寄存器单元工作时的信号时序;
图5为本发明实施例提供的一种栅极驱动电路的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
本发明实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件,由于这里采用的晶体管的源极、漏极是对称的,所以其源极、漏极是没有区别的。在本发明实施例中,为区分晶体管除栅极之外的两极,将源极称为第一极,漏极称为第二极。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外,按照晶体管的特性区分可以将晶体管分为N型和P型,本发明实施例结构中的晶体管均以P型晶体管为例进行说明,它的特点是当栅极电极输入低压时,晶体管开启,可以想到的是在采用N型晶体管实现时是本领域技术人员可在没有做出创造性劳动前提下轻易想到的,因此也是在本发明的实施例保护范围内的。
本发明实施例提供的一种移位寄存器单元,结构如图2所示,包括:上拉控制模块1、上拉模块2、下拉控制模块3和下拉模块4。
其中,上拉控制模块1,连接第一时钟信号端CLK1、第一电压信号端V1、第二电压信号端V2以及上拉控制节点A,用于控制上拉控制节点A的电位。
上拉模块2,连接上拉控制节点A、第一电压信号端V1和本级信号输出端OUTPUT,用于当上拉控制节点A的信号控制上拉模块2处于开启状态,且第一电压信号端V1的信号为高电平时,将本级信号输出端OUTPUT输出的信号上拉为高电位。
下拉控制模块3,连接第二时钟信号端CLK2、信号输入端INPUT以及下拉控制节点B,用于控制下拉控制节点B的电位。
下拉模块4,连接下拉控制节点B、第一时钟信号端CLK1和本级信号输出端OUTPUT,用于当下拉控制节点B的信号控制下拉模块4处于开启状态,且第一时钟信号端CLK1输出的信号为低电平时,将本级信号输出端OUTPUT输出的信号下拉为低电位。
本发明实施例提供的一种移位寄存器单元,可以改善移位寄存器单元中某些关键节点存在的电位悬浮问题,从而提高输出信号的稳定性。
需要说明的是,在本发明实施例中,第一电压信号端V1可以输入高电压VGH,第二电压信号端V2可以输入低电压VGL。
进一步地,如图3所示,上拉模块2可以包括:
第一晶体管M1,其栅极连接上拉控制节点A,第一极连接本级信号输出端OUTPUT,第二极连接第一电压信号端V1,这样可以通过上拉控制节点A的电位控制第一晶体管M1的开启或者关闭,当上拉控制节点A为低电位时,第一晶体管M1开启,此时第一电压信号V1就可以通过第一晶体管M1将本级信号输出端OUTPUT的信号上拉为高电位。
进一步地,下拉模块4可以包括:
第二晶体管M2,其栅极连接下拉控制节点B,第一极连接第一时钟信号端CLK1,第二极连接本级信号输出端OUTPUT。
电容C,其并联于第二晶体管M2的栅极和第二极两端。
这种结构可以通过控制下拉控制节点B的电位来控制第二晶体管M2的开启或者关闭,当下拉控制节点B为低电位时,第二晶体管M2开启,此时第一时钟信号端CLK1的信号就可以通过第二晶体管M2输入到本级信号输出端OUTPUT。
电容C可以储存下拉控制节点B的电位,从而控制下一阶段第二晶体管M2的开启或者关闭。
再进一步地,上拉控制模块1可以包括:
第三晶体管M3,其栅极和第一极连接第二电压信号端V2,第二极连接上拉控制节点A。
第四晶体管M4,其第一极连接上拉控制节点A,第二极连接第一电压信号端V1;
第五晶体管M5,其栅极连接第一时钟信号端CLK1,第一极连接下拉控制节点B,第二极连接第四晶体管M4的栅极。
在这一结构的上拉控制模块3中,第一时钟信号端CLK1的信号控制第五晶体管M5的开启或者关闭,而第五晶体管M5的漏极与第四晶体管M4的栅极相连接,同时第三晶体管M3和第四晶体管M4构成反相器,此三个晶体管可以控制上拉控制节点A的电位,从而控制第一晶体管M1的开启或者关闭,进而控制第一电压信号端V1的高压信号输入到输出信号端OUTPUT。
更进一步地,下拉控制模块3可以包括:
第六晶体管M6,其栅极连接第二时钟信号端CLK2,第一极连接下拉控制节点B,第二极连接信号输入端INPUT;此种结构可以通过控制第二时钟信号端CLK2和信号输入端INPUT的信号来控制下拉控制节点B的电位,从而控制第二晶体管M2的开启或者关闭,进而控制第一时钟信号端CLK1的信号输入到信号输出端OUTPUT。
本发明实施例提供的一种移位寄存器单元、栅极驱动电路与显示器件,可以改善移位寄存器单元中某些关键节点存在的电位悬浮问题,从而提高输出信号的稳定性。
在如图3所示的移位寄存器单元内,包括6个P型晶体管和1个电容C(6T1C),这样一种结构的移位寄存器单元使用的元器件数量较少,便于设计和制造。这样一种移位寄存器单元工作时的信号时序可以如图4所示,其中,第一时钟信号CLK1和第二时钟信号CLK2的周期相同,相位相反,以下分四个时间段对本发明实施例提供的移位寄存器单元的工作原理进行详细说明。在本发明实施例中,第一电压信号端V1可以输入高电平VGH,第二电压信号端V2可以输入低电平VGL,信号输入端INPUT可以输入帧起始信号STV。
第一时间段t1:第二时钟信号CLK2和帧起始信号STV为低电平(开启信号),使得第六晶体管M6打开,帧起始信号STV将通过第六晶体管M6输入到下拉控制节点B,并且通过电容C进行保存。此时由于第一时钟信号CLK1为高电平(关闭信号),第五晶体管M5关闭,第五晶体管M5的漏极连接第四晶体管M4的栅极,则第四晶体管M4关闭。
在由第三晶体管M3和第四晶体管M4构成的反相器中,由于第四晶体管M4处于关闭状态,这样反相器输出端上拉控制节点A的电位为低电平VGL-VTH(VTH是第四晶体管M4的阈值电压)的低压开启电位,使得第一晶体管M1开启,此时高电平VGH就可以通过第一晶体管M1向移位寄存器单元的信号输出端OUTPUT进行输出。
第二时间段t2:第一时钟信号CLK1为低电平(开启信号),第二时钟信号CLK2和帧起始信号STV均为高电平(关闭信号),此时由于上个时钟存储在下拉控制节点B的开启电位将第二晶体管M2打开,使得第一时钟信号CLK1输入到信号输出端OUTPUT;同时第一时钟信号CLK1将第五晶体管M5打开,则下拉控制节点B的电压开启信号可以通过第五晶体管M5输入到第四晶体管M4的栅极,使得第四晶体管M4开启,此时高电平VGH就可以通过第四晶体管M4到达上拉控制节点A,使得第一晶体管M1关闭,这样可以保证信号输出端OUTPUT的信号稳定。
第三时间段t3:第一时钟信号CLK1和帧起始信号STV均为高电平(关闭信号),第二时钟信号CLK2为低电平(开启信号),使得第六晶体管M6开启,下拉控制节点B的电位此时为高电平的帧起始信号STV,使得第二晶体管M2处于关闭状态,并且下拉控制节点B的电位通过电容C进行保存。同时由于第一时钟信号CLK1也为高电平(关闭信号),使得第五晶体管M5关闭,从而使得反相器输出端上拉控制节点A的电位为低电平VGL-VTH的低压开启信号,使得第一晶体管M1再次处于开启状态,此时高电平VGH就可以通过第一晶体管M1向移位寄存器单元的信号输出端OUTPUT进行输出。
第四时间段t4:第二时钟信号CLK2和帧起始信号STV为高电平,第一时钟信号CLK1为低电平,使得第五晶体管M5开启,上一阶段保存在下拉控制节点B的高电平此时可以通过第五晶体管M5输入到第四晶体管M4的栅极,使得第四晶体管M4关闭,此时反相器输出端上拉控制节点A的电位还保持上个阶段的特性,即输出低电平VGL-VTH的低压开启信号,从而使得第一晶体管M1开启,此时高电平VGH就可以通过第一晶体管M1向移位寄存器单元信号的输出端OUTPUT进行输出。
本发明实施例提供的移位寄存器单元通过以上四个阶段的信号反馈并没有出现节点的电位悬浮现象,从而避免了输出信号的不稳定性。
需要说明的是,在本发明实施例所提供的移位寄存器单元中,是以第一至第六晶体管均采用P型晶体管为例进行的说明。这样一种移位寄存器单元工作时的信号时序可以如图4所示,具体的,以第n级移位寄存器单元为例,在第一时间段t1内,信号输入端INPUT输入低电平的帧起始信号STV,第一时钟信号CLK1此时为高电平,第二时钟信号CLK2为低电平,本级信号输出端OUTPUT输出的信号Gn为高电平;在第二时间段t2内,STV信号和CLK2信号均为高电平,CLK1信号为低电平,此时本级信号输出端OUTPUT输出的信号Gn为低电平,完成对本级移位寄存器单元;在第三时间段t3内,STV信号和CLK1信号均为高电平,CLK2信号为低电平,本级信号输出端OUTPUT输出的信号Gn在此阶段为高电平,下一级移位寄存器单元的信号输出端OUTPUT输出的信号Gn+1在此阶段为低电平,从而实现了栅极驱动信号的时序扫描;在第三时间段t4内,STV信号和CLK2信号均为高电平,CLK1信号为低电平,本级信号输出端OUTPUT输出的信号Gn为高电平。
当第一至第六晶体管均采用N型晶体管时,通过将帧起始信号STV以及时钟信号CLK1和CLK2分别进行反相处理,同样可以实现上述功能,具体的驱动原理可以参照上述各个时间段的描述,此处不再赘述。
本发明实施例提供的一种栅极驱动电路,如图5所示,包括串联的多个移位寄存器单元,除最后一级移位寄存器单元外,其余每一级的移位寄存器单元SRn的本级信号输出端OUTPUT连接与其相邻的下一级移位寄存器单元SRn+1的信号输入端INPUT。
在如图5所示的栅极驱动电路中,第一级移位寄存器单元SR0的信号输入端INPUT输入帧起始信号STV。
本发明实施例提供的一种栅极驱动电路,包括移位寄存器单元,可以改善移位寄存器单元中某些关键节点存在的电位悬浮问题,从而提高输出信号的稳定性。
本发明实施例还提供一种显示器件,可以包括如上所述的栅极驱动电路。
其中,栅极驱动电路所包括的移位寄存器单元的结构已在前述实施例中做了详细的描述,此处不做赘述。
本发明实施例提供的显示器件,包括栅极驱动电路,该栅极驱动电路又包括移位寄存器单元,可以改善移位寄存器单元中某些关键节点存在的电位悬浮问题,从而提高了输出信号的稳定性。
以上所述,仅为本发明的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应以所述权利要求的保护范围为准。
Claims (9)
1.一种移位寄存器单元,其特征在于,包括:上拉控制模块、上拉模块、下拉控制模块和下拉模块;
所述上拉控制模块,连接所述第一时钟信号端、第一电压信号端、第二电压信号端以及上拉控制节点,用于控制所述上拉控制节点的电位;
所述上拉模块,连接所述上拉控制节点、所述第一电压信号端和本级信号输出端,用于当所述上拉控制节点的信号控制所述上拉模块处于开启状态,且所述第一电压信号端的信号为高电平时,将所述本级信号输出端输出的信号上拉为高电位;
所述下拉控制模块,连接第二时钟信号端、信号输入端以及下拉控制节点,用于控制所述下拉控制节点的电位;
所述下拉模块,连接所述下拉控制节点、所述第一时钟信号端和所述本级信号输出端,用于当所述下拉控制节点的信号控制所述下拉模块处于开启状态,且所述第一时钟信号端输出的信号为低电平时,将所述本级信号输出端输出的信号下拉为低电位。
2.根据权利要求1所述的移位寄存器单元,其特征在于,所述上拉模块包括:
第一晶体管,其栅极连接所述上拉控制节点,第一极连接所述本级信号输出端,第二极连接所述第一电压信号端。
3.根据权利要求1所述的移位寄存器单元,其特征在于,所述下拉模块包括:
第二晶体管,其栅极连接所述下拉控制节点,第一极连接所述第一时钟信号端,第二极连接所述本级信号输出端;
电容,其并联于所述第二晶体管的栅极和第二极两端。
4.根据权利要求1所述的移位寄存器单元,其特征在于,所述上拉控制模块包括:
第三晶体管,其栅极和第一极连接所述第二电压信号端,第二极连接所述上拉控制节点;
第四晶体管,其第一极连接所述上拉控制节点,第二极连接所述第一电压信号端;
第五晶体管,其栅极连接所述第一时钟信号端,第一极连接所述下拉控制节点,第二极连接所述第四晶体管的栅极。
5.根据权利要求1所述的移位寄存器单元,其特征在于,所述下拉控制模块包括:
第六晶体管,其栅极连接所述第二时钟信号端,第一极连接所述下拉控制节点,第二极连接所述信号输入端。
6.根据权利要求1-5任一所述的移位寄存器单元,其特征在于,所述第一至第六晶体管为P型晶体管或N型晶体管。
7.一种栅极驱动电路,其特征在于,包括串联的多个如权利要求1-6任一所述的移位寄存器单元;
除最后一级移位寄存器单元外,其余每个移位寄存器单元的本级信号输出端连接与其相邻的下一级移位寄存器单元的信号输入端。
8.根据权利要求7所述的栅极驱动电路,其特征在于,第一级移位寄存器单元的所述信号输入端输入帧起始信号。
9.一种显示器件,其特征在于,包括如权利要求7或8所述的栅极驱动电路。
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