CN102629463A - 移位寄存器单元、移位寄存器电路、阵列基板及显示器件 - Google Patents

移位寄存器单元、移位寄存器电路、阵列基板及显示器件 Download PDF

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Abstract

本发明提供移位寄存器单元、移位寄存器电路、阵列基板及显示器件，涉及显示器制造领域，能够降低栅线驱动晶体管的栅极的阈值电压漂移，提高器件工作的稳定性。一种移位寄存器包括：一第一晶体管、一上拉关闭单元、一上拉开启单元、一第一上拉单元、一第二上拉单元、一触发单元、一输出单元。本发明用于显示器的制造。

Description

移位寄存器单元、移位寄存器电路、阵列基板及显示器件
技术领域
本发明涉及液晶显示器制造领域，尤其涉及移位寄存器单元、移位寄存器电路、阵列基板及显示器件。
背景技术
近些年来显示器的发展呈现出了高集成度，低成本的发展趋势。其中一项非常重要的技术就是GOA(Gate Driver on Array，阵列基板行驱动)的技术量产化的实现。利用GOA技术将TFT(Thin Film Transistor，薄膜场效应晶体管)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省掉栅极驱动集成电路部分，其不仅可以从材料成本和制作工艺两方面降低产品成本，而且显示面板可以做到两边对称和窄边框的美观设计。同时由于可以省去Gate方向邦定Bonding的工艺，对产能和良率提升也较有利。这种利用GOA技术集成在阵列基板上的栅极开关电路也称为GOA电路或移位寄存器电路。现有技术提供的一种移位寄存器电路的每个移位寄存器单元由6TFT和2Cap(电容)构成如图1所示，信号端包括3个时钟信号端、一个信号输入端、两个直流信号端Vgh(高电平)端和Vg1(低电平)端、还有一个输出端Output端，在信号输入端帧起始信号STV和第一时钟信号端CLK1的低电平同时到来时电容C1将输入的帧起始信号(低电平信号)保存，该信号可以保持驱动晶体管T8处于导通状态，第二时钟信号端CLK2的低电平到来时驱动晶体管T8将第二时钟信号端CLK2的低电平信号输出，第三时钟信号端CLK3的低电平信号到来时高电压VDD将输出端OUTPUT电平拉高，并将节点A的电平拉高，以便使得晶体管T8恢复截止状态，其中每个移位寄存器单元的输出端与下一个移位寄存器单元的信号输入端连接。
由于移位寄存器电路是通过背板工艺直接做在基板上的，在背板制作工艺中，尤其是LTPS(Low Temperature Poly-silicon，低温多晶硅技术)工艺中出现的不稳定性，会造成背板间TFT特性的差异，尤其会造成TFT器件的栅极阈值电压Vth漂移，进而导致移位寄存器电路的工作失效。另外，在显示产品的显示信赖性测试中，由于长时间处于高温高湿环境中，同样会造成TFT特性发生变化，导致移位寄存器电路在工作当中的发生TFT器件的Vth漂移现象。因此现有技术提供的移位寄存电路存在输出TFT栅极Vth阈值电压漂移的现象进而影响了电路输出端输出特性的稳定性。
发明内容
本发明的实施例提供一种移位寄存器单元、移位寄存器电路、阵列基板及显示器件，能够有效改善输出TFT栅极Vth阈值电压漂移，保证输出端输出特性的稳定性。
为达到上述目的，本发明的实施例采用如下技术方案：
一方面，提供一种移位寄存器单元，包括：
一第一晶体管，该第一晶体管的栅极与输入信号端相连；
一上拉关闭单元，与高电平端、所述输入信号端和所述控制节点B相连；
一上拉开启单元，与低电平端、第三时钟信号端和所述控制节点B相连；
一第一上拉单元，与所述高电平端、所述控制节点B和所述第一晶体管的源极相连；
一第二上拉单元，与所述高电平端、所述控制节点B和输出端相连；
一触发单元，与第一时钟信号端、所述输入信号端和所述第一晶体管的源极相连；
一输出单元，与所述第二时钟信号端、所述输出端、所述第一晶体管的漏极相连；
其中，所述上拉关闭单元用于在所述输入信号端有低电平输入时关闭所述第一上拉单元和所述第二上拉单元，所述上拉开启单元用于在所述第三时钟信号端输入低电平时开启所述第一上拉单元和所述第二上拉单元；所述第一上拉单元在开启时用于拉高所述第一晶体管的源极电平，所述第二上拉单元用于在开启时拉高输出端电平；所述触发单元用于在所述第一时钟信号端输入低电平时将输入信号输出至所述第一晶体管的源极，所述第一晶体管用于在输入信号端输入低电平时将输入信号输入至所述输出单元，所述输出单元用于保存所述输入信号并在第二时钟信号端输入低电平时将所述输入信号输出；同时所述第一晶体管在输入信号端输入高电平的时刻保持截止状态。
所述移位寄存器单元还包括：
一第二晶体管，该第二晶体管的栅极与所述控制节点B相连，该第二晶体管的源极与所述第一晶体管的源极相连，该第二晶体管的漏极和所述第一晶体管的漏极相连；其中当所述控制节点B为低电平时所述第二晶体管保持导通以拉高所述第一晶体管的漏极电平，停止所述输出单元输出信号；当所述控制节点B为高电平时，所述第二晶体管保持截止状态。
所述上拉关闭单元包括：一第五晶体管，该第五晶体管的栅极连接所述输入信号端，该第五晶体管的源极连接所述高电平端，该第五晶体管的漏极连接所述控制节点B；
所述上拉开启单元包括：一第六晶体管，该第六晶体管的栅极连接所述第三时钟信号端，该第六晶体管的源极连接所述低电平端，该第六晶体管的漏极连接所述控制节点B；
所述第一上拉单元包括：一第四晶体管，该第四晶体管的栅极连接所述控制节点B，该第四晶体管的源极连接所述高电平端，该第四晶体管的漏极连接所述第一晶体管的源极；
所述第二上拉单元包括：一第七晶体管和一第二电容，该第七晶体管的栅极连接所述控制节点B，该第七晶体管的源极连接所述高电平端，该第七晶体管的漏极连接所述输出端；该第二电容的两极分别连接所述第七晶体管的栅极和漏极；
所述触发单元包括：一第三晶体管，该第三晶体管的栅极连接所述第一时钟信号端，该第三晶体管的源极连接所述输入信号端，该第三晶体管的漏极连接所述第一晶体管的源极；
所述输出单元包括：一第八晶体管和一第一电容，该第八晶体管的栅极连接所述第一晶体管的漏极，该第八晶体管的源极连接所述第二时钟信号端，该第八晶体管的漏极连接所述输出端；该第一电容的两极分别连接所述第八晶体管的栅极和漏极。
所述第一时钟信号端、第二时钟信号端和第三时钟信号端的时钟信号的低电平占空比均为1∶3。
所述第一时钟信号端的低电平信号结束后所述第二时钟信号端的低电平信号开始，所述第二时钟信号端的所述低电平信号结束后所述第三时钟信号端的低电平信号开始，所述第三时钟信号端的所述低电平信号结束后所述第一时钟信号端的下一个低电平时钟信号开始。
另一方面，提供一种移位寄存器电路，包括串联的多个上述的移位寄存器单元，除第一个移位寄存器单元和最后一个移位寄存器单元外，
其余每个移位寄存器单元的输出端连接与其相邻的下一个移位寄存器单元的输入信号端。
再一方面，提供一种阵列基板，在所述阵列基板上形成有移位寄存器电路；
所述移位寄存器电路为上的移位寄存器电路。
又一方面，提供一种显示器件，包括：
显示区域，具有用于显示图像的多个像素；
移位寄存器电路，用于将扫描信号送至所述显示区域；以及
数据驱动电路，用于将数据信号送至所述显示区域；
所述移位寄存器电路为上述的移位寄存器电路。
本发明的实施例提供一种移位寄存器单元、移位寄存器电路、阵列基板及显示器件，能够有效改善输出TFT栅极Vth阈值电压漂移，保证输出端输出特性的稳定性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术提供的一种移位寄存器单元结构示意图；
图2为本发明实施例提供的一种移位寄存器电路结构示意图；
图3为本发明实施例提供的一种移位寄存器单元结构示意图；
图4为本发明另一实施例提供的一种移位寄存器单元结构示意图；
图5为本发明再一实施例提供的一种移位寄存器单元结构示意图；
图6为本发明又一实施例提供的一种移位寄存器单元结构示意图；
图7为本发明实施例提供的移位寄存器单元的时钟信号时序状态示意图；
图8为本发明实施例提供的晶体管栅极电压与源漏极电流的关系示意图；
图9为本发明实施例提供的移位寄存器单元的一个工作仿真示意图；
图10为本发明实施例提供的移位寄存器单元的另一个工作仿真示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外本发明实施例所采用的晶体管均为P型晶体管，即在栅极为低电平时导通。
本发明实施例提供的一种移位寄存器电路，包括串联的多个移位寄存器单元，除第一个移位寄存器单元和最后一个移位寄存器单元外，其余每个移位寄存器单元的输出端连接与其相邻的下一个移位寄存器单元的输入信号端。
具体的，如图2所示移位寄存器电路，包括若干个串联的移位寄存器单元，其中移位寄存器单元SR1的输出端OUTPUT1连接移位寄存器单元SR2的输入端INPUT2并连接一条栅线OG1；移位寄存器单元SR2的输出端OUTPUT2连接移位寄存器单元SR3的输入端INPUT3并连接一条栅线OG2；其他的移位寄存器单元依照此方法链接，每个移位寄存器单元都有一个第一时钟信号端CLK1、一个第二时钟信号端CLK2和一个第三时钟信号端CLK3，其中第一时钟信号CLK1连接系统时钟信号CLOCK1、第二时钟信号CLK2连接系统时钟信号CLOCK2、第二时钟信号CLK3连接系统时钟信号CLOCK3。其中，系统时钟信号CLOCK1、CLOCK2和CLOCK3的低电平占空比均为1∶3，且CLOCK1的低电平信号结束后CLOCK2的低电平信号开始，CLOCK2低电平信号结束后CLOCK3低电平信号开始，CLOCK3的所述低电平信号结束后CLOCK1的下一个低电平时钟信号开始，以后如此循环。在本实施例中，第一个移位寄存器单元为移位寄存器单元SR1，则移位寄存器单元SR1的输入信号INPUT1为一个激活脉冲信号，可选的如帧起始信号STV，此时STV的低电平信号与系统时钟信号CLOCK1同时开始且同时结束。
图3为本发明实施例提供的上述移位寄存器电路中任一移位寄存器单元的结构示意图，包括：
一第一晶体管T1，该第一晶体管的栅极与输入信号端INPUT相连；
一上拉关闭单元1，与高电平端VDD、输入信号端INPUT和控制节点B相连；
一上拉开启单元2，与低电平端VSS、第三时钟信号端CLK3和控制节点B相连；
一第一上拉单元3，与高电平端VDD、控制节点B和所述第一晶体管T1的源极相连；
一第二上拉单元4，与高电平端VDD、控制节点B和输出端OUTPUT相连；
一触发单元5，与第一时钟信号端CLK1、输入信号端INPUT和所述第一晶体管T1的源极相连；
一输出单元6，与第二时钟信号端CLK2、输出端OUTPUT、所述第一晶体管T1的漏极相连；
其中，上拉关闭单元1用于在输入信号端INPUT有低电平输入时关闭第一上拉单元3和第二上拉单元4；上拉开启单元2用于在第三时钟信号端CLK3输入低电平时开启第一上拉单元3和第二上拉单元3；第一上拉单元3在开启时用于拉高第一晶体管T1的源极电平，第二上拉单元4用于在开启时拉高输出端OUTPUT电平；触发单元5用于在第一时钟信号端CLK1输入低电平时将输入信号输出至第一晶体管T1的源极，第一晶体管T1用于在输入信号端INPUT输入低电平时将输入信号输入至输出单元6，输出单元6用于保存输入信号并在第二时钟信号端CLK2输入低电平时将输入信号输出；同时第一晶体管T1在输入信号端INPUT输入高电平的时刻保持截止状态，以此避免其漏极发生电压漂移。
进一步可选的，如图4所示，本发明实施例提供的移位寄存器单元还包括一第二晶体管T2，该第二晶体管T2的栅极与控制节点B相连，该第二晶体管T2的源极与第一晶体管T1的源极相连，该第二晶体管T2的漏极和第一晶体管T1的漏极相连；其中当控制节点B为低电平时第二晶体管T2保持导通以拉高第一晶体管T1的漏极电平，停止输出单元输出信号；当控制节点B为高电平时，第二晶体管T2保持截止状态，以此避免第一晶体管T1漏极发生电压漂移。
进一步，可选的，结合图5，为本发明实施例提供的一种移位寄存器电路，其中，
上拉关闭单元1包括：一第五晶体管T5，该第五晶体管T5的栅极连接输入信号端INPUT，该第五晶体管T5的源极连接高电平端VDD，该第五晶体管T5的漏极连接控制节点B；
上拉开启单元2包括：一第六晶体管T6，该第六晶体管T6的栅极连接第三时钟信号端CLK3，该第六晶体管T6的源极连接低电平端VSS，该第六晶体管T6的漏极连接控制节点B；
第一上拉单元3包括：一第四晶体管T4，该第四晶体管T4的栅极连接控制节点B，该第四晶体管T4的源极连接高电平端VDD，该第四晶体管T4的漏极连接第一晶体管T1的源极；
第二上拉单元4包括：一第七晶体管T7和一第二电容C2，该第七晶体管T7的栅极连接控制节点B，该第七晶体管T7的源极连接高电平端VDD，该第七晶体管T7的漏极连接输出端OUTPUT；该第二电容C2的两极分别连接第七晶体管T7的栅极和漏极；
触发单元5包括：一第三晶体管T3，该第三晶体管T3的栅极连接第一时钟信号端CLK1，该第三晶体管T3的源极连接输入信号端INPUT，该第三晶体管T3的漏极连接第一晶体管T1的源极；
输出单元6包括：一第八晶体管T8和一第一电容C1，该第八晶体管T8的栅极连接第一晶体管T1的漏极，该第八晶体管T8的源极连接第二时钟信号端CLK2，该第八晶体管T8的漏极连接输出端OUTPUT；该第一电容C1的两极分别连接第八晶体管T8的栅极和漏极。
可选的结合图6为本发明另一实施例提供的一种移位寄存器电路图，其结构为在图3所示的移位寄存器电路的基础上增加了第二晶体管T2，该第二晶体管T2的栅极与控制节点B相连，该第二晶体管T2的源极与第一晶体管T1的源极相连，该第二晶体管T2的漏极和第一晶体管T1的漏极相连；其他器件及其连接结构与图3相同在此不再赘述，由于增加了第二晶体管T2，其中当控制节点B为低电平时第二晶体管保持导通以拉高第一晶体管的漏极电平(即图中A点电平)，停止输出单元输出信号；当控制节点B为高电平时，第二晶体管保持截止状态避免第一晶体管漏极发生电压漂移。
结合图7所示的时序状态图，本发明实施例图6提供的移位寄存器单元工作状态如下：
在t1阶段：第一时钟信号端CLK1和输入信号端IUPUT(这里输入信号以帧起始信号STV为例)同时输入低电平信号，此时T3，T5和T1导通，低电平信号通过T3和T1传输到节点A(即T1的栅极)，并且通过存储电容C1将低电平信号保存。同时T5开启，将高电平端VDD的高电平信号传输到控制节点B，这样保证控制节点B控制的T7，T4，T8均处于截止状态；
在t2阶段：第一时钟信号端CLK1的信号变成高电平信号，第二时钟信号端CLK2由高电平信号变成低电平信号。此时T1，T2，T3，T4均是处于截止状态，此时T1和T2互嵌式的结构能很好的降低节点A的电压变化，保证第二时钟信号端CLK2的低电平信号完好的通过T8该信号传输到输出端OUTPUT；
在t3阶段：第二时钟信号端CLK2由低电平变成高电平，第三时钟信号端CLK3由高电平变成低电平，此时T6导通，将低电平端VSS的低电平信号输出到控制节点B，控制节点B的低电平信号将T7，T4，T2导通，高电平端VDD的高电平信号通过T7传输到输出端OUTPUT，同时通过T4，T2将高电平端VDD的高电平信号传输到节点A，将节点A拉高，以便将T8关闭。
结合图8所示的晶体管栅极电压与源漏极电流的关系示意图，其中给出了零点漂移情况下和正常情况下晶体管源漏极间电流的对数Logids(A)与栅极电压Vg(V)的关系示意图；具此关系本发明实施例进一步给出了图9、图10提供的移位寄存器单元的工作仿真示意图；其中图9为本发明实施例提供的移位寄存器单元(8T2C结构，7T2C结构的工作仿真图未给出)与现有技术的移位寄存器单元(6T2C结构)在零点漂移电流较小的状态时，节点A和输出端OUTPUT电压的波形仿真图；其中图10为本发明实施例提供的移位寄存器单元(8T2C结构，7T2C结构的工作仿真图未给出)与现有技术的移位寄存器单元(6T2C结构)在零点漂移电流较大的状态时，节点A和输出端OUTPUT电压的波形仿真图；可以看出在零点漂移电流较大时晶体管的特性曲线向右偏移6T2C结构的电路输出很小，不能够满足正常输出需求，从而影响了输出特性的稳定性，本发明实施例提供的移位寄存器单元能够在零点漂移电流较大时有效地改善输出TFT栅极Vth阈值电压(节点A的电压)漂移，保证输出端输出特性的稳定性。
本发明实施例也可以所采用N型晶体管实现，通过调整输入的信号时序即可。
本发明实施例提供的移位寄存器单元和移位寄存器电路能够能够有效改善输出TFT栅极Vth阈值电压漂移，保证输出端输出特性的稳定性。
此外，本发明实施例提供了一种阵列基板，在该阵列基板上形成有移位寄存器电路；且移位寄存器电路为上述的移位寄存器电路。
本发明实施例还提供了一种显示器件，比如可以为显示面板，包括：
显示区域，具有用于显示图像的多个像素；移位寄存器电路，用于将扫描信号送至显示区域；以及，数据驱动电路，用于将数据信号送至显示区域。其中移位寄存器电路为上述的移位寄存器电路。另外，显示器件还可以为电子纸、手机、电视、数码相框等等显示设备。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (8)

1.一种移位寄存器单元，其特征在于，包括：
一第一晶体管，该第一晶体管的栅极与输入信号端相连；
一上拉关闭单元，与高电平端、所述输入信号端和所述控制节点B相连；
一上拉开启单元，与低电平端、第三时钟信号端和所述控制节点B相连；
一第一上拉单元，与所述高电平端、所述控制节点B和所述第一晶体管的源极相连；
一第二上拉单元，与所述高电平端、所述控制节点B和输出端相连；
一触发单元，与第一时钟信号端、所述输入信号端和所述第一晶体管的源极相连；
一输出单元，与所述第二时钟信号端、所述输出端、所述第一晶体管的漏极相连；
其中，所述上拉关闭单元用于在所述输入信号端有低电平输入时关闭所述第一上拉单元和所述第二上拉单元，所述上拉开启单元用于在所述第三时钟信号端输入低电平时开启所述第一上拉单元和所述第二上拉单元；所述第一上拉单元在开启时用于拉高所述第一晶体管的源极电平，所述第二上拉单元用于在开启时拉高输出端电平；所述触发单元用于在所述第一时钟信号端输入低电平时将输入信号输出至所述第一晶体管的源极，所述第一晶体管用于在输入信号端输入低电平时将输入信号输入至所述输出单元，所述输出单元用于保存所述输入信号并在第二时钟信号端输入低电平时将所述输入信号输出；同时所述第一晶体管在输入信号端输入高电平的时刻保持截止状态。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元，还包括：
一第二晶体管，该第二晶体管的栅极与所述控制节点B相连，该第二晶体管的源极与所述第一晶体管的源极相连，该第二晶体管的漏极和所述第一晶体管的漏极相连；其中当所述控制节点B为低电平时所述第二晶体管保持导通以拉高所述第一晶体管的漏极电平，停止所述输出单元输出信号；当所述控制节点B为高电平时，所述第二晶体管保持截止状态。
3.根据权利要求1或2所述的移位寄存器单元，其特征在于，
所述上拉关闭单元包括：一第五晶体管，该第五晶体管的栅极连接所述输入信号端，该第五晶体管的源极连接所述高电平端，该第五晶体管的漏极连接所述控制节点B；
所述上拉开启单元包括：一第六晶体管，该第六晶体管的栅极连接所述第三时钟信号端，该第六晶体管的源极连接所述低电平端，该第六晶体管的漏极连接所述控制节点B；
所述第一上拉单元包括：一第四晶体管，该第四晶体管的栅极连接所述控制节点B，该第四晶体管的源极连接所述高电平端，该第四晶体管的漏极连接所述第一晶体管的源极；
所述第二上拉单元包括：一第七晶体管和一第二电容，该第七晶体管的栅极连接所述控制节点B，该第七晶体管的源极连接所述高电平端，该第七晶体管的漏极连接所述输出端；该第二电容的两极分别连接所述第七晶体管的栅极和漏极；
所述触发单元包括：一第三晶体管，该第三晶体管的栅极连接所述第一时钟信号端，该第三晶体管的源极连接所述输入信号端，该第三晶体管的漏极连接所述第一晶体管的源极；
所述输出单元包括：一第八晶体管和一第一电容，该第八晶体管的栅极连接所述第一晶体管的漏极，该第八晶体管的源极连接所述第二时钟信号端，该第八晶体管的漏极连接所述输出端；该第一电容的两极分别连接所述第八晶体管的栅极和漏极。
4.根据权利要求3所述的移位寄存器单元，其特征在于，所述第一时钟信号端、第二时钟信号端和第三时钟信号端的时钟信号的低电平占空比均为1∶3。
5.根据权利要求4所述的移位寄存器单元，其特征在于，所述第一时钟信号端的低电平信号结束后所述第二时钟信号端的低电平信号开始，所述第二时钟信号端的所述低电平信号结束后所述第三时钟信号端的低电平信号开始，所述第三时钟信号端的所述低电平信号结束后所述第一时钟信号端的下一个低电平时钟信号开始。
6.一种移位寄存器电路，其特征在于，包括串联的多个如权利要求1-5中任一项所述的移位寄存器单元，除第一个移位寄存器单元和最后一个移位寄存器单元外，
其余每个移位寄存器单元的输出端连接与其相邻的下一个移位寄存器单元的输入信号端。
7.一种阵列基板，其特征在于，在所述阵列基板上形成有移位寄存器电路；
所述移位寄存器电路为权利要求6所述的移位寄存器电路。
8.一种显示器件，包括：
显示区域，具有用于显示图像的多个像素；
移位寄存器电路，用于将扫描信号送至所述显示区域；以及
数据驱动电路，用于将数据信号送至所述显示区域；
其特征在于，所述移位寄存器电路为权利要求6所述的移位寄存器电路。
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