KR20160051675A - 시프트 레지스터 유닛, 시프트 레지스터, 게이트 드라이버 회로 및 디스플레이 장치 - Google Patents

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Abstract

본 개시는 시프트 레지스터 유닛과, 이 시프트 레지스터 유닛이 적용될 수 있는 시프트 레지스터, 게이트 드라이버 회로 및 디스플레이 장치를 제공한다. 작은 채널 폭을 각각 갖는 2개의 트랜지스터들을 포함하는 신호 증폭 모듈이 시프트 레지스터 유닛의 출력 노드에 추가된다. 이런 방식으로, 출력 기능은 높은 부하의 경우에 동일한 설계 파라미터들을 이용하여 현저하게 향상될 수 있다.

Description

시프트 레지스터 유닛, 시프트 레지스터, 게이트 드라이버 회로 및 디스플레이 장치{SHIFT REGISTER UNIT, SHIFT REGISTER, GATE DRIVER CIRCUIT AND DISPLAY APPARATUS}
본 개시는 전기 및 전자 산업에서의 디스플레이 구동 회로 기술에 관한 것으로, 특히, 시프트 레지스터 유닛과, 이 시프트 레지스터 유닛이 적용될 수 있는 시프트 레지스터, 게이트 드라이버 회로 및 디스플레이 장치에 관한 것이다.
액정 디스플레이 장치(LCD)들은, 전력 소모가 적고, 가볍고, 얇고, 전자파 복사가 없으며, 오염이 없는 장점들 때문에, 스마트폰들, 태블릿 컴퓨터, 텔레비전들, 디스플레이들, 노트북 컴퓨터들, 카메라들, 비디오 레코더들, 디지털 포토 프레임들, 내비게이터들 등과 같이, 표시 기능들을 갖는 다양한 제품들 또는 부품들에 광범위하게 적용되어 왔다.
종래의 LCD에서, 픽셀 어레이는 서로 인터레이스된 게이트 스캔 라인들과 데이터 라인들을 포함할 수 있다. 픽셀 어레이의 순차적 스캐닝을 달성하기 위해, 게이트 드라이버 회로는 일반적으로 픽셀 어레이의 게이트 스캔 라인들에 스캐닝 신호들을 제공하기 위해 이용된다.
종래에는, 게이트 드라이버 회로는 표시 패널을 위한 스캐닝 드라이버를 구성하기 위해서, 박막 트랜지스터(TFT) 게이트 스위칭 회로가 표시 패널의 어레이 기판 위에 통합되는 게이트 드라이버 온 어레이(GOA) 설계를 통상적으로 채택한다. GOA 기술을 이용하여 어레이 기판 위에 통합된 그와 같은 게이트 드라이버 회로는 또한 GOA 회로 또는 시프트 레지스터 회로로서 지칭된다.
그러나, 종래의 시프트 레지스터 유닛에서, 출력 포트 상의 부하가 증가할 때, 그 출력 기능은 저하된다. 종래의 구조로 출력 기능을 향상시키기 위해서는, 트랜지스터 채널의 폭이 현저하게 증가되어야 하며, 이는 큰 설계 공간을 차지할 것이다.
상기 문제를 해결하기 위해, 본 개시는 높은 부하의 경우에 실질적으로 일정한 출력 기능을 제공할 수 있는 시프트 레지스터 유닛, 그리고 이 시프트 레지스터 유닛이 적용될 수 있는 시프트 레지스터, 게이트 드라이버 회로 및 디스플레이 장치를 제공한다.
본 개시의 한 양태에 따르면, 시프트 레지스터 유닛이 제공된다. 시프트 레지스터 유닛은 다음을 포함한다: 제1 클럭 신호 입력 단자에서 입력된 제1 클럭 신호에 응답하여 입력 신호 STV를 제1 노드 A에 제공하도록 적응된 입력 모듈; 입력 신호 STV에 응답하여 전원의 포지티브 전압 VGH를 제3 노드 C에 제공하도록 적응된 풀-업 모듈; 제3 클럭 신호 입력 단자에서 입력된 제3 클럭 신호에 응답하여 전원의 네가티브 전압 VGL을 제3 노드 C에 제공하도록 적응된 풀-다운 모듈; 제3 노드 C에서의 신호에 응답하여 전원의 포지티브 전압 VGH를 제1 노드 A에 제공하도록 적응된 리셋 모듈; 제3 노드 C에서의 신호에 응답하여 전원의 포지티브 전압 VGH를 시프트 레지스터 유닛의 출력 노드 Output에 제공하도록 적응된 제1 출력 모듈 - 전원의 포지티브 전압 VGH와 제3 노드 C 사이에는 제2 커패시터 C2가 제공됨 -; 제1 노드 A에서의 신호에 응답하여 제2 클럭 신호 단자에서 입력된 제2 클럭 신호를 제4 노드 D에 제공하도록 적응된 제2 출력 모듈 - 제4 노드 D와 제1 노드 A 사이에는 제1 커패시터 C1이 제공됨; 및 인버터 구조를 갖도록 형성되고 제4 노드 D와 시프트 레지스터 유닛의 출력 노드 Output 사이에 제공되며 시프트 레지스터 유닛의 출력 노드 Output에 출력하기 위해 제4 노드 D에서의 신호를 증폭하도록 적응된 신호 증폭 모듈.
본 개시의 또 다른 양태에 따르면, 시프트 레지스터가 제공된다. 시프트 레지스터는 상기와 같은 시프트 레지스터 유닛들의 n개의 스테이지들을 포함하며, 여기서 n>=2이다. 각각의 시프트 레지스터 유닛의 출력 포트 Output로부터 출력된 신호는 그것의 다음 스테이지에 있는 시프트 레지스터 유닛의 입력 신호 STV로서의 역할을 한다.
본 개시의 또 다른 양태에 따르면, 게이트 드라이버 회로가 제공된다. 게이트 드라이버 회로는 상기 시프트 레지스터를 포함한다.
본 개시의 또 다른 양태에 따르면, 디스플레이 장치가 제공된다. 디스플레이 장치는 상기 게이트 드라이버 회로를 포함한다.
본 개시에 따라 시프트 레지스터 유닛과, 시프트 레지스터 유닛이 적용될 수 있는 시프트 레지스터, 게이트 드라이버 회로 및 디스플레이 장치에 의하면, 작은 채널 폭을 각각 갖는 2개의 트랜지스터들을 포함하는 신호 증폭 모듈만이 종래의 시프트 레지스터 유닛에 추가된다. 이런 방식으로, 출력 기능은 높은 부하의 경우에 동일한 설계 파라미터들을 이용하여 현저하게 향상될 수 있다. 본 개시는 또한 설계 공간의 작은 점유와 낮은 구현 비용을 달성한다.
도 1은 본 개시의 제1 실시 형태에 따른 시프트 레지스터 유닛의 구조를 나타내는 개략도이다;
도 2는 도 1의 시프트 레지스터 유닛에서 각각의 신호들의 타이밍 순서도이다;
도 3은 종래의 시프트 레지스터 유닛과 도 1의 시프트 레지스터 유닛의 출력 기능들 사이의 비교를 보여주는 그래프이다;
도 4는 본 개시의 실시 형태에 따른 시프트 레지스터의 일부의 구조를 나타내는 개략도이다;
도 5는 도 4의 시프트 레지스터에서 각각의 신호들의 타이밍 순서도이다.
다음에서, 본 개시의 목적들, 해결 방법과 장점들이 더 분명하게 되도록, 본 개시의 실시 형태들은 도면들과 관련하여 한층 더 상술될 것이다. 도면들과 설명 전체에 걸쳐서, 동일한 참조 번호들이 동일하거나 유사한 요소들에 사용될 것이라는 점에 주목해야 한다. 도면들에서 도시되지 않거나 설명되지 않은 구현들은 본 분야의 숙련자에 의해 이해될 수 있다. 또한, 파라미터들의 특정 값들을 가진 예들이 여기에서 제공되지만, 이러한 파라미터들이 반드시 그러한 값들과 동일하지는 않고, 허용 가능한 허용 오차(error tolerance) 또는 설계 제약 내에서 그들에 근사할 수 있다는 것을 알 수 있다.
본 개시의 실시 형태에 따른 시프트 레지스터 유닛에 의하면, 작은 채널 폭을 각각 갖는 2개의 트랜지스터들만이 종래의 시프트 레지스터 유닛에 추가된다. 이런 방식으로, 출력 기능은 높은 부하의 경우에 동일한 설계 파라미터들을 이용하여 현저하게 향상될 수 있다.
제1 실시 형태
본 개시의 예시적 실시 형태에 따르면, 시프트 레지스터 유닛이 제공된다. 도 1은 이러한 실시 형태에 따른 시프트 레지스터 유닛의 구조를 나타내는 개략도이다. 도 1에 도시된 바와 같이, 이러한 실시 형태에 따른 시프트 레지스터 유닛(100)은 다음과 같은 모듈들을 포함한다.
입력 모듈(101)은 제1 클럭 신호 입력 단자에서 입력된 제1 클럭 신호 CLK1에 응답하여 입력 신호 STV를 제1 노드 A에 제공한다. 여기에서, 제1 노드 A는 입력 모듈(101)의 출력 노드이다.
풀-업 모듈(102)은 입력 신호 STV에 응답하여 전원의 포지티브 전압 VGH를 제3 노드 C에 제공한다.
풀-다운 모듈(103)은 제3 클럭 신호 입력 단자에서 입력된 제3 클럭 신호 CLK3에 응답하여 전원의 네가티브 전압 VGL을 제3 노드 C에 제공한다. 제3 노드 C는 풀-업 모듈(102)과 풀-다운 모듈(103)의 공통 출력 노드이다.
리셋 모듈(104)은 제3 노드 C에서의 신호에 응답하여 전원의 포지티브 전압 VGH를 제1 노드 A에 제공한다.
제1 출력 모듈(105)은 제3 노드 C에서의 신호에 응답하여 전원의 포지티브 전압 VGH를 시프트 레지스터 유닛의 출력 노드 Output에 제공한다. 제2 커패시터 C2는 전원의 포지티브 전압 VGH와 제3 노드 C 사이에 제공된다.
제2 출력 모듈(106)은 제1 노드 A에서의 신호에 응답하여 제2 클럭 신호 단자에서 입력된 제2 클럭 신호 CLK2를 제4 노드 D에 제공한다. 제1 커패시터 C1은 제4 노드 D와 제1 노드 A 사이에 제공된다.
신호 증폭 모듈(107)은 인버터 구조를 갖도록 형성되고, 제4 노드 D와 시프트 레지스터 유닛의 출력 노드 Output 사이에 제공되고, 출력을 위해 제4 노드 D에서의 신호를 증폭하도록 적용된다.
이러한 실시 형태에 따른 시프트 레지스터 유닛의 각각의 구성 요소들은 도 1을 참조하여 하기에 상술될 것이다.
도 1을 참조하면, 입력 모듈(101)은 제1 클럭 신호 입력 단자에 연결된 게이트, 입력 신호 STV를 수신하기 위해 연결된 소스 및 제1 노드 A에 연결된 드레인을 갖는 제1 P형 박막 트랜지스터(TFT) M1을 포함한다.
도 1을 참조하면, 풀-업 모듈(102)은 입력 신호 STV를 수신하기 위해 연결된 게이트, 전원의 포지티브 전압 VGH에 연결된 소스 및 제3 노드 C에 연결된 드레인을 갖는 제3 P형 TFT M3을 포함한다.
도 1을 참조하면, 풀-다운 모듈(103)은 제3 클럭 신호 입력 단자에 연결된 게이트, 전원의 네가티브 전압 VGL에 연결된 드레인 및 제3 노드 C에 연결된 소스를 갖는 제4 P형 TFT M4를 포함한다.
도 1을 참조하면, 리셋 모듈(104)은 제3 노드 C에 연결된 게이트, 전원의 포지티브 전압 VGH에 연결된 소스 및 제1 노드 A에 연결된 드레인을 갖는 제2 P형 TFT M2를 포함한다.
도 1을 참조하면, 제1 출력 모듈(105)은 제3 노드 C에 연결된 게이트, 전원의 포지티브 전압 VGH에 연결된 소스 및 출력 노드 Output에 연결된 드레인을 갖는 제5 P형 TFT M5를 포함한다. 제2 커패시터 C2는 제5 P형 TFT M5의 게이트와 소스 사이에 제공된다.
도 1을 참조하면, 제2 출력 모듈(106)은 제1 노드 A에 연결된 게이트, 제2 클럭 신호 입력 단자에 연결된 드레인 및 제4 노드 D에 연결된 소스를 갖는 제6 P형 TFT M6을 포함한다. 제1 커패시터는 제6 P형 TFT M6의 소스와 게이트 사이에 제공된다.
도 1을 참조하면, 신호 증폭 모듈(107)은 게이트와 드레인 둘 다 제4 노드 D에 연결된 제7 P형 TFT M7과, 제7 P형 TFT M7의 소스에 연결된 게이트, 제4 노드 D에 연결된 소스 및 출력 노드 Output에 연결된 드레인을 갖는 제8 P형 TFT M8을 포함한다.
이러한 실시 형태에 따른 시프트 레지스터 유닛에서, 인버터 구조를 갖는 신호 증폭 모듈(107)이 제6 P형 TFT M6의 출력 단자에 추가된다는 것을 도 1로부터 알 수 있다. 신호 증폭 모듈(107)은 제6 P형 TFT M6의 출력 기능을 향상시키기 위해서, 신호 증폭 기능을 갖는 제7 P형 TFT M7과 제8 P형 TFT M8을 제6 P형 TFT M6의 출력 단자에 추가한다.
제7 P형 TFT M7과 제8 P형 TFT M8 각각이, 제6 P형 TFT M6의 출력 기능을 현저하게 향상시키기에 충분한 작은 채널 폭을 갖는 트랜지스터일 수 있다는 것을 주목해야 한다. 제5 P형 TFT M5와 제6 P형 TFT M6 각각의 채널 폭을 증가시킴으로써 제6 P형 TFT M6의 출력 기능을 향상시키는 해결 방법과 비교할 때, 본 개시의 실시 형태에 따른 시프트 레지스터 유닛의 비용은 훨씬 낮다.
상술한 바와 같이 작은 채널 폭이 시프트 레지스터 유닛에 연결된 부하에 따라 좌우되고, 따라서 특정 수치에 의해 표현될 수 없다는 것을 본 분야의 숙련자들은 알 수 있다. 본 개시에 따른 구조는 채널 길이를 감소시킬 수 있는데, 이는 동일한 부하에 있어서, TFT 채널 길이가 상이한 구조를 갖는 시프트 레지스터 유닛과 비교할 때 감소할 수 있다는 것을 의미한다. 즉, 그것은 상대적 결과이고, 임의의 특정 수치로 제한되지 않는다.
물론, 본 개시의 실시 형태에 따른 시프트 레지스터 유닛의 특정 구조가 도 1에 도시되었지만, 본 개시의 원리가 다른 구조들을 갖는 시프트 레지스터 유닛들에 적용될 수 있다는 것을 본 분야의 숙련자들은 알 수 있다. 도 1에 도시된 구조는 단지 예일 뿐이고 본 개시는 이에 제한되지 않는다.
이러한 실시 형태에서, 모든 TFT들은 로우 레벨에서는 턴 온되고 하이 레벨에서는 턴 오프되는 P형 TFT들이다.
도 2는 도 1의 시프트 레지스터 유닛에서 각각의 신호들의 타이밍 순서도이다. 도 2에 도시된 바와 같이, 이러한 실시 형태에 따른 시프트 레지스터 유닛을 구동하기 위해서는, 제1, 제2 및 제3 클럭 신호들은 동일한 주파수를 갖고, 제1 클럭 신호는 입력 신호 STV와 동기하여 인에이블되고, 제2 클럭 신호는 제1 클럭 신호에 대하여 120°의 위상 시프트를 갖고, 제3 클럭 신호는 제2 클럭 신호에 대하여 120°의 위상 시프트를 갖는다. 도 2를 참조하면, 이러한 실시 형태에 따른 시프트 레지스터 유닛의 작동 원리는 하기에 기술될 것이다.
제1 기간(t1)에서, STV와 CLK1은 로우 레벨에 있고 CLK2와 CLK3은 하이 레벨에 있다. 로우 레벨의 신호 STV가 제6 P형 TFT M6의 게이트에 전송되고 제1 커패시터 C1에 저장되도록, CLK1에 의해 제어된 제1 P형 TFT M1이 턴 온된다. 동시에, 하이 레벨의 신호 CLK2가 제6 P형 TFT M6을 통해 출력 노드 Output에 전송되도록, 로우 레벨의 신호는 제6 P형 TFT M6을 턴 온시킨다. 하이 레벨의 신호 VGH가 제5 P형 TFT M5의 게이트에 입력되고 제2 커패시터 C2에 저장되도록, STV에 의해 제어된 제3 P형 TFT M3은 턴 온된다. 이러한 기간에서, 제2 P형 TFT M2, 제4 P형 TFT M4 및 제5 P형 TFT M5는 턴 오프된다.
제2 기간(t2)에서, STV와 CLK1은 하이 레벨로 변경되고, CLK2는 로우 레벨로 변경되고, CLK3은 하이 레벨에 유지된다. 이 경우에, 제1 커패시터 C1에 저장된 제6 P형 TFT M6의 게이트 전위는 제6 P형 TFT M6을 온 상태로 유지한다. 로우 레벨의 신호 CLK2는 제6 P형 TFT M6을 통해 신호 증폭 기능을 갖는 제7 P형 TFT M7과 제8 P형 TFT M8에 전송되어, 이들이 CLK2의 출력 기능을 향상시키고 증폭 신호를 출력 단자 Output에 전송할 수 있도록 한다. 이 시점에서, 제5 P형 TFT M5와 제2 P형 TFT M2가 오프 상태에 유지되도록, 제5 P형 TFT M5의 게이트에서의 하이 레벨의 신호는 제2 커패시터 C2에 저장된다. 이러한 기간에서, 하이 레벨의 신호 CLK1은 제1 P형 TFT M1을 턴 오프시키고, 하이 레벨의 신호 STV는 제3 P형 TFT M3을 턴 오프시키며, 하이 레벨의 신호 CLK3은 제4 P형 TFT M4를 오프 상태로 유지한다.
제3 기간(t3)에서, STV와 CLK1은 하이 레벨에 남아 있고, CLK2는 하이 레벨로 변경되고, CLK3은 로우 레벨로 변경된다. 로우 레벨의 신호 CLK3은 제4 P형 TFT M4를 턴 온시킨다. 로우 레벨 VGL 신호는 제4 P형 TFT M4를 통해 제5 P형 TFT M5의 게이트와 제2 P형 TFT M2의 게이트에 전송되고, 제2 커패시터 C2에 저장된다. 로우 레벨 VGL 신호는 제2 P형 TFT M2를 턴 온시킨다. 제6 P형 TFT M6이 턴 오프되도록, VGH 신호는 제2 P형 TFT M2를 통해 제6 P형 TFT M6의 게이트에 전송되고 그것은 제1 커패시터 C1에 저장된다. 제6 P형 TFT M6이 턴 오프된 후, 제7 P형 TFT M7과 제8 P형 TFT M8은 턴 오프된다. VGH 신호가 제5 P형 TFT M5를 통해 출력 노드 Output에 전송되도록, 로우 레벨 VGL 신호는 제5 P형 TFT M5를 턴 온시킨다. 이러한 기간에서, 하이 레벨의 신호 CLK1은 제1 P형 TFT M1을 턴 오프시키고 하이 레벨의 신호 STV는 제3 P형 TFT M3을 턴 오프시킨다.
제4 기간(t4)에서, CLK1은 STV가 하이 레벨에 남아 있는 동안 로우 레벨로 변경된다. CLK2는 하이 레벨에 남아 있고 CLK3은 하이 레벨로 변경된다. 로우 레벨의 신호 CLK1은 제1 P형 TFT M1을 턴 온시킨다. 제6 P형 TFT M6이 턴 오프되도록 하이 레벨의 신호 STV는 제1 P형 TFT M1을 통해 제6 P형 TFT M6의 게이트에 전송되고 그것은 제1 커패시터 C1에 저장된다. 이 시점에, 제5 P형 TFT M5의 게이트는 이전 기간에서 유지된 VGL 신호에 있다. 따라서, VGH 신호가 출력 노드 Output에 전송되도록, 제5 P형 TFT M5는 온 상태로 남아 있다. 이러한 기간에서, 제2 P형 TFT M2는 온 상태로 남아 있고, 하이 레벨의 신호 STV는 제3 P형 TFT M3을 오프 상태로 유지하고 하이 레벨의 신호 CLK3은 제4 P형 TFT M4를 턴 오프시킨다.
제5 기간(t5)에서, STV는 하이 레벨에 남아 있고, CLK1은 하이 레벨로 변경되며, CLK2는 로우 레벨로 변경되고 CLK3은 하이 레벨에 남아 있다. 이 시점에, 제6 P형 TFT M6의 게이트는 이전 기간에서 유지된 하이 레벨에 있고 제6 P형 TFT M6은 오프 상태에 있다. M5의 게이트는 이전 기간에서 제2 커패시터 C2에 유지된 로우 레벨에 있다. 따라서, 제5 P형 TFT M5는 여전히 온 상태이고 VGH 신호는 여전히 제5 P형 TFT M5를 통해 출력 단자 Output에 전송된다. 이러한 기간에서, 하이 레벨의 신호 CLK1은 제1 P형 TFT M1을 턴 오프시킨다. 제2 P형 TFT M2는 온 상태로 남아 있다. 하이 레벨의 신호 STV는 제3 P형 TFT M3을 오프 상태로 유지하고 하이 레벨의 신호 CLK3은 제4 P형 TFT M4를 턴 오프시킨다.
제6 기간(t6)은 제3 기간과 동일하다.
남아 있는 기간들의 동작은 제4 내지 제6 기간들에서의 것들과 동일하다. 따라서, VGH 신호는 항상 출력 단자 Output에 출력된다.
도 3은 종래의 시프트 레지스터 유닛과 도 1의 시프트 레지스터 유닛의 출력 기능들 사이의 비교를 보여주는 그래프이다. 종래의 시프트 레지스터 유닛과 비교할 때, 이러한 실시 형태에 따른 시프트 레지스터 유닛은 곡선에 있어서의 상승 및 하강 기능들을 현저하게 향상시켰다는 것을 도 3으로부터 알 수 있다. 한편, 이러한 실시 형태에 따른 시프트 레지스터 유닛은 설계 공간을 작게 차지하고 구현 비용이 낮다.
제2 실시 형태
본 개시의 제2 예시적 실시 형태에서, 또 다른 시프트 레지스터 유닛이 제공된다. 이러한 시프트 레지스터 유닛은, 시프트 레지스터 유닛 내의 모든 트랜지스터들이 N형 TFT들이라는 점에서 제1 실시 형태의 시프트 레지스터 유닛과는 다르다.
이러한 실시 형태에서, 도 1에 도시된 시프트 레지스터 유닛 내의 각각의 신호들의 하이/로우 레벨들이 반전되고, 전원의 포지티브 전압 VGH와 네가티브 전압 VGL의 위치들이 교환된다.
제3 실시 형태
본 개시의 제3 예시적 실시 형태에서, 캐스케이드형 시프트 레지스터가 제공된다. 시프트 레지스터는 제1 또는 제2 실시 형태에 따른 n개의 캐스케이드형 시프트 레지스터 유닛들을 포함하며, 여기서 n>=2이다. 도 4는 시프트 레지스터의 일부만을 즉, 4개의 시프트 레지스터 유닛들을 도시한다.
도 4를 참조하면, 전원의 포지티브 전압 VGH와 네가티브 전압 VGL은 각각의 시프트 레지스터 유닛에 제공된다. 각각의 시프트 레지스터 유닛의 출력 단자 Output은 그것의 다음 스테이지에 있는 시프트 레지스터 유닛의 입력 신호 단자 STV에 연결된다.
도 4에 도시된 바와 같이, 시프트 레지스터에서, 3개의 연속적인 시프트 레지스터 유닛들 즉, 연속적인 스테이지들 i, i+1 및 i+3에 있는 시프트 레지스터 유닛들에 대한 클럭 신호들은 다음과 같은 관계들을 충족시킨다.
(1) 스테이지 i에 있는 시프트 레지스터 유닛에 있어서는, 제1 클럭 신호 입력 단자에서 입력된 클럭 신호는 CLK1이고, 제2 클럭 신호 입력 단자에서 입력된 클럭 신호는 CLK2이고, 제3 클럭 신호 입력 단자에서 입력된 클럭 신호는 CLK3이다.
(2) 스테이지 i+1에 있는 시프트 레지스터 유닛에 있어서, 제1 클럭 신호 입력 단자에서 입력된 클럭 신호는 CLK2이고, 제2 클럭 신호 입력 단자에서 입력된 클럭 신호는 CLK3이고, 제3 클럭 신호 입력 단자에서 입력된 클럭 신호는 CLK1이다.
(3) 스테이지 i+2에 있는 시프트 레지스터 유닛에 있어서, 제1 클럭 신호 입력 단자에서 입력된 클럭 신호는 CLK3이고, 제2 클럭 신호 입력 단자에서 입력된 클럭 신호는 CLK1이고, 제3 클럭 신호 입력 단자에서 입력된 클럭 신호는 CLK2이다.
도 4에 도시된 바와 같이, 스테이지 i+3에 있는 시프트 레지스터 유닛에 있어서, 입력된 클럭 신호들이 스테이지 i에 있는 시프트 레지스터 유닛에 대한 것들과 동일하고, 즉, 제1 클럭 신호 입력 단자에서 입력된 클럭 신호가 CLK1이고, 제2 클럭 신호 입력 단자에서 입력된 클럭 신호가 CLK2이고, 제3 클럭 신호 입력 단자에서 입력된 클럭 신호가 CLK3이고, 기타 등등이라는 것을 본 분야의 숙련자들은 알 수 있다.
i는 1 이상의 정수이고, i+2<=n이라는 점에 유념해야 한다.
도 5를 참조하면, 시프트 레지스터에서, 각각의 시프트 레지스터 유닛의 출력 신호에서의 하이 레벨의 신호의 타이밍은 그 이전 스테이지에 있는 시프트 레지스터 유닛의 것과 비교할 때 지연된다.
클럭 신호들이 상기 규칙을 따르는 한, 캐스케이드형 시프트 레지스터 유닛들의 수는 원하는 대로 설계될 수 있고 3 이상의 임의의 수일 수 있다는 것이 본 분야의 숙련자에 의해 이해될 수 있다.
제4 실시 형태
본 개시의 제4 예시적 실시 형태에서, 게이트 드라이버 회로가 제공된다. 게이트 드라이버 회로는 본 개시의 제3 실시 형태에 따른 시프트 레지스터를 포함한다. 게이트 드라이버 회로 내의 시프트 레지스터 이외의 구성 요소들은 종래의 게이트 드라이버 회로에 사용된 것들일 수 있고, 그의 상세는 생략될 것이다.
제5 실시 형태
본 개시의 제5 예시적 실시 형태에서, 디스플레이 장치가 제공된다. 디스플레이 장치는 본 개시의 제4 실시 형태에 따른 게이트 드라이버 회로를 포함한다. 디스플레이 장치 내의 게이트 드라이버 회로 이외의 구성 요소들은 종래의 디스플레이 장치에 사용된 것들일 수 있고, 그의 상세는 생략될 것이다.
지금까지, 본 개시의 5개의 실시 형태들이 도면들을 참조하여 설명되었다. 상기 설명으로부터, 본 개시에 따라 시프트 레지스터 유닛과, 이 시프트 레지스터 유닛이 적용될 수 있는 시프트 레지스터, 게이트 드라이버 회로 및 디스플레이 장치는 본 분야의 숙련자에게 명백한 것으로 판단된다.
또한, 상술한 바와 같이 각각의 구성 요소들과 방법의 정의들은 실시 형태들에서 언급된 특정 구조들, 형상들 또는 방식들로 제한되지 않는다. 본 분야의 숙련자에 의해 원하는 대로 변형들과 대체들이 이루어질 수 있다.
요약하면, 본 개시에 따른 시프트 레지스터 유닛에서는, 2개의 작은 트랜지스터들이 인버터 구조를 형성하기 위해 종래의 시프트 레지스터 유닛에 추가된다. 이런 방식으로, 출력 기능은 높은 부하의 경우에 현저하게 향상될 수 있다. 종래의 구조와 비교할 때, 곡선에 있어서의 상승 및 하강 기능들 모두가 매우 향상될 수 있다. 그와 같은 시프트 레지스터 유닛에 의하면, 그에 상응하여 시프트 레지스터, 게이트 드라이버 회로 및 디스플레이 장치의 성능들은 대응하는 종래의 장치들의 것들과 비교할 때 향상될 수 있다. 한편, 구현 비용은 상대적으로 낮고, 비용이 그다지 증가하지 않는다.
본 개시의 목적들, 해결 방법 및 유리한 효과들이 상기 실시 형태들과 관련하여 상세히 설명되었지만, 이러한 실시 형태들이 본 개시의 범위를 제한하는 것보다는 오히려, 단지 예시적이라는 것에 주목해야 한다. 본 개시의 사상과 원리로부터 벗어나지 않고 이루어질 수 있는 임의의 변형들, 등가의 대체들과 개선들은 본 개시의 범위에 포함되는 것이다.

Claims (12)

  1. 시프트 레지스터 유닛으로서,
    제1 클럭 신호 입력 단자에서 입력된 제1 클럭 신호에 응답하여 입력 신호(STV)를 제1 노드(A)에 제공하도록 적응된 입력 모듈(101);
    상기 입력 신호(STV)에 응답하여 전원의 포지티브 전압(VGH)을 제3 노드(C)에 제공하도록 적응된 풀-업 모듈(102);
    제3 클럭 신호 입력 단자에서 입력된 제3 클럭 신호에 응답하여 상기 전원의 네가티브 전압(VGL)을 상기 제3 노드(C)에 제공하도록 적응된 풀-다운 모듈(103);
    상기 제3 노드(C)에서의 신호에 응답하여 상기 전원의 포지티브 전압(VGH)을 상기 제1 노드(A)에 제공하도록 적응된 리셋 모듈(104);
    상기 제3 노드(C)에서의 신호에 응답하여 상기 시프트 레지스터 유닛의 출력 노드(Output)에 상기 전원의 포지티브 전압(VGH)을 제공하도록 적응된 제1 출력 모듈(105) - 상기 전원의 포지티브 전압(VGH)과 상기 제3 노드(C) 사이에 제2 커패시터(C2)가 제공됨 -;
    상기 제1 노드(A)에서의 신호에 응답하여 제4 노드(D)에 제2 클럭 신호 단자에서 입력된 제2 클럭 신호를 제공하도록 적응된 제2 출력 모듈(106) - 상기 제4 노드(D)와 상기 제1 노드(A) 사이에 제1 커패시터(C1)가 제공됨 -; 및
    상기 제4 노드(D)와 상기 시프트 레지스터 유닛의 출력 노드(Output)와의 사이에 제공되고 상기 시프트 레지스터 유닛의 출력 노드(Output)에 출력하기 위해 상기 제4 노드(D)에서의 신호를 증폭하도록 적응된 신호 증폭 모듈(107)을 포함하는, 시프트 레지스터 유닛.
  2. 제1항에 있어서, 상기 신호 증폭 모듈은 인버터 구조를 갖도록 형성되고, 상기 인버터 구조는,
    게이트와 드레인 둘 다 상기 제4 노드(D)에 연결된 제7 P형 박막 트랜지스터(TFT)(M7); 및
    상기 제7 P형 TFT(M7)의 소스에 연결된 게이트, 상기 제4 노드(D)에 연결된 소스 및 상기 시프트 레지스터 유닛의 출력 노드(Output)에 연결된 드레인을 갖는 제8 P형 TFT(M8)를 포함하는, 시프트 레지스터 유닛.
  3. 제1항에 있어서, 상기 풀-업 모듈은,
    상기 입력 신호(STV)를 수신하기 위해 연결된 게이트, 상기 전원의 포지티브 전압(VGH)에 연결된 소스 및 상기 제3 노드(C)에 연결된 드레인을 갖는 제3 P형 TFT(M3)를 포함하는, 시프트 레지스터 유닛.
  4. 제1항에 있어서, 상기 풀-다운 모듈은,
    상기 제3 클럭 신호 입력 단자에 연결된 게이트, 상기 전원의 네가티브 전압(VGL)에 연결된 드레인 및 상기 제3 노드(C)에 연결된 소스를 갖는 제4 P형 TFT(M4)를 포함하는, 시프트 레지스터 유닛.
  5. 제1항에 있어서, 상기 리셋 모듈은,
    상기 제3 노드(C)에 연결된 게이트, 상기 전원의 포지티브 전압(VGH)에 연결된 소스 및 상기 제1 노드(A)에 연결된 드레인을 갖는 제2 P형 TFT(M2)를 포함하는, 시프트 레지스터 유닛.
  6. 제1항에 있어서, 상기 제1 출력 모듈은,
    상기 제3 노드(C)에 연결된 게이트, 상기 전원의 포지티브 전압(VGH)에 연결된 소스 및 상기 시프트 레지스터 유닛의 출력 노드(Output)에 연결된 드레인을 갖는 제5 P형 TFT(M5)를 포함하는, 시프트 레지스터 유닛.
  7. 제1항에 있어서, 상기 제2 출력 모듈은,
    상기 제1 노드(A)에 연결된 게이트, 상기 제2 클럭 신호 입력 단자에 연결된 드레인 및 상기 제4 노드(D)에 연결된 소스를 갖는 제6 P형 TFT(M6)를 포함하는, 시프트 레지스터 유닛.
  8. 제1항에 있어서, 상기 제1, 제2 및 제3 클럭 신호들은 동일한 주파수를 갖고, 상기 제1 클럭 신호는 상기 입력 신호(STV)와 동기하여 인에이블되고, 상기 제2 클럭 신호는 상기 제1 클럭 신호에 대하여 120°의 위상 시프트를 갖고, 상기 제3 클럭 신호는 상기 제2 클럭 신호에 대하여 120°의 위상 시프트를 갖는, 시프트 레지스터 유닛.
  9. 시프트 레지스터로서,
    제1항 내지 제8항 중 어느 한 항의 시프트 레지스터 유닛들의 n개의 스테이지들
    을 포함하며,
    n>=2이고, 각각의 시프트 레지스터 유닛의 출력 포트(Output)로부터 출력된 신호가 다음 스테이지에 있는 상기 시프트 레지스터 유닛의 입력 신호(STV)로서의 역할을 하는, 시프트 레지스터.
  10. 제9항에 있어서,
    n>=3이고, 연속적인 스테이지들 i, i+1 및 i+3에 있는 상기 시프트 레지스터 유닛들에 대한 상기 클럭 신호들은,
    제1 클럭 신호(CLK1)가 스테이지 i에 있는 상기 시프트 레지스터 유닛의 제1 클럭 신호 입력 단자, 스테이지 i+1에 있는 상기 시프트 레지스터 유닛의 제3 클럭 신호 입력 단자 및 스테이지 i+2에 있는 상기 시프트 레지스터 유닛의 제2 클럭 신호 입력 단자에 동시에 입력되는 것;
    제2 클럭 신호(CLK2)가 스테이지 i에 있는 상기 시프트 레지스터 유닛의 제2 클럭 신호 입력 단자, 스테이지 i+1에 있는 상기 시프트 레지스터 유닛의 제1 클럭 신호 입력 단자 및 스테이지 i+2에 있는 상기 시프트 레지스터 유닛의 제3 클럭 신호 입력 단자에 동시에 입력되는 것;
    제3 클럭 신호(CLK1)가 스테이지 i에 있는 상기 시프트 레지스터 유닛의 제3 클럭 신호 입력 단자, 스테이지 i+1에 있는 상기 시프트 레지스터 유닛의 제2 클럭 신호 입력 단자 및 스테이지 i+2에 있는 상기 시프트 레지스터 유닛의 제1 클럭 신호 입력 단자에 동시에 입력되는 것
    을 충족시키고,
    i는 1 이상의 정수이고, i+2<=n인, 시프트 레지스터.
  11. 게이트 드라이버 회로로서,
    제9항 또는 제10항의 상기 시프트 레지스터를 포함하는, 게이트 드라이버 회로.
  12. 디스플레이 장치로서,
    제11항의 상기 게이트 드라이버 회로를 포함하는, 디스플레이 장치.
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