JP3997674B2 - シフトレジスタ及び電子装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、シフトレジスタ、及びこのシフトレジスタをドライバとして適用した撮像装置、表示装置などの電子装置に関する。
【０００２】
【従来の技術】
マトリクス状に画素が配置された撮像素子や表示素子を線順次で選択して走査するためのドライバには、前段からの出力信号を後段に順次シフトしていくシフトレジスタが広く用いられている。従来、このようなシフトレジスタの中には、前段からの出力信号が後段にシフトしていく度に減衰してしまうものがあった。
【０００３】
特に近年における撮像素子や表示素子の高精細化の要請により、このようなシフトレジスタの段数も多くしていく必要が生じている。段数が増えることとなると、後ろの方の段での信号の減衰が激しくなってしまうという問題が生じる。このため、従来、このようなシフトレジスタには、各段からの出力信号を所定レベルまで増幅するバッファを設けるのが通常であった。が、バッファを設けることによって、シフトレジスタが大型化してしまうという問題があった。
【０００４】
ところで、このようなシフトレジスタには、電界効果トランジスタを組み合わせて構成し、制御信号に従って各トランジスタをオン／オフすることによって、出力信号をシフトさせていくものがある。しかしながら、各トランジスタの有する寄生容量などによる影響により、シフトレジスタの内部、特に特定のトランジスタのゲート電極の電位が理想とする状態で上昇せず、本来オンするべきトランジスタがオンしないという場合も生じうる。このような問題を有したままシフトレジスタを構成しても、製品の動作は不安定であり、歩留まりの低下といった問題を招くことは必至であった。
【０００５】
【発明が解決しようとする課題】
本発明は、出力信号のレベルを減衰させることなく後段にシフトしていくことが可能なシフトレジスタ、及びこのシフトレジスタを適用した電子装置を提供することを目的とする。
【０００６】
本発明は、また、安定的な動作を得ることのできるシフトレジスタ、及びこのシフトレジスタを適用した電子装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点にかかるシフトレジスタは、
複数の段からなるシフトレジスタであって、前記シフトレジスタの各段は、
隣接する一方の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前の段から電流路の一端に供給された所定レベルの信号を電流路の他端に出力する第１のトランジスタと、
前記第１のトランジスタの電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、負荷を介して電流路の一端に供給される信号を電流路の他端から放出する第２のトランジスタと、
前記第１のトランジスタの電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、外部から電流路の一端に供給される第１または第２の信号を当該段の出力信号として電流路の他端から出力する第３のトランジスタと、
前記第２のトランジスタがオフしているときに負荷を介して制御端子に供給される信号によってオンし、外部から電流路の一端に供給される定電圧の信号を当該段の出力信号として電流路の他端から出力する第４のトランジスタと、
隣接する他方の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前記第１のトランジスタの電流路の他端と前記第２、第３のトランジスタの制御端子との間に形成された容量に蓄積された電荷を排出させる第５のトランジスタとを備え、
前記負荷は、
制御端子と電流路の一端とに外部からの信号が供給され、供給された信号を電流路の他端に出力する第６のトランジスタと、
電流路の一端に前記外部からの信号が供給されると共に、制御端子に前記第６のトランジスタの電流路の他端から出力された信号が供給され、制御端子に供給された信号によってオンすることにより、電流の一端に供給された信号を電流路の他端から出力して、前記第２のトランジスタの電流路の一端に供給する第７のトランジスタとから構成されている
ことを特徴とする。
【００１７】
ここで、シフトレジスタの１番最初の段及び１番最後の段には、隣接する段の片方がない。この場合、第１のトランジスタの電流路の一端から供給される所定レベルの信号及び第５のトランジスタの制御端子に供給される信号は、例えば、外部の制御装置などから供給されるこれに相当する信号で代用することができる。
【００１８】
上記第１の観点にかかるシフトレジスタでは、各段からの出力信号のレベルは、第３、第４のトランジスタがそれぞれオンしているときに外部から供給される信号のレベルにほぼ等しいものとすることができる。このため、出力信号のレベルを減衰させることなく、順次シフトしていくことが可能となる。
【００１９】
上記第１の観点にかかるシフトレジスタでは、負荷を１つのトランジスタで形成した場合は、負荷から出力され、第２のトランジスタの電流路の一端に供給される信号のレベルが十分に上がらないという問題が生じる。しかし、上記第１の観点にかかるシフトレジスタでは、負荷を２つのトランジスタ（第６、第７のトランジスタ）で形成しているため、負荷から出力され、第２のトランジスタの電流路の一端に供給される信号のレベルを、負荷に供給されたときの信号のレベルとほぼ同じレベルまで上昇させることができる。このため、第４のトランジスタのオン／オフに誤動作が生じることがない。
【００２０】
上記第１の観点にかかるシフトレジスタは、前記第１のトランジスタの電流路の他端と前記容量との間に設けられ、前記容量の電圧を分圧させて、前記第１のトランジスタの電流路の両端にかかるようにする第１の分圧素子をさらに備えるものとすることができる。
【００２１】
上記第１の観点にかかるシフトレジスタは、前記第５のトランジスタの電流路の一端と前記容量との間に設けられ、前記容量の電圧を分圧させて、前記第５のトランジスタの電流路の両端にかかるようにする第２の分圧素子をさらに備えるものとすることともできる。
【００２２】
上記第１の観点にかかるシフトレジスタにおいて、前記複数の段のそれぞれを構成する各トランジスタは、同一のチャネル型の電界効果トランジスタであることを好適とする。
【００２５】
上記目的を達成するため、本発明の第２の観点にかかる電子装置は、
複数の段からなり、出力信号をシフトさせることによって所定レベルの信号を各段から順次出力するドライバと、複数の画素によって構成され、前記ドライバの各段から出力された出力信号によって駆動される駆動素子とを備え、
前記ドライバの各段は、
隣接する一方の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前の段から電流路の一端に供給された所定レベルの信号を電流路の他端に出力する第１のトランジスタと、
前記第１のトランジスタの電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、負荷を介して電流路の一端に供給される信号を電流路の他端から放出する第２のトランジスタと、
前記第１のトランジスタの電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、外部から電流路の一端に供給される第１または第２の信号を当該段の出力信号として電流路の他端から出力する第３のトランジスタと、
前記第２のトランジスタがオフしているときに負荷を介して制御端子に供給される信号によってオンし、外部から電流路の一端に供給される定電圧の信号を当該段の出力信号として電流路の他端から出力する第４のトランジスタと、
隣接する他方の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前記第１のトランジスタの電流路の他端と前記第２、第３のトランジスタの制御端子との間に形成された容量に蓄積された電荷を排出させる第５のトランジスタとを備え、
前記負荷は、
制御端子と電流路の一端とに外部からの信号が供給され、供給された信号を電流路の他端に出力する第６のトランジスタと、
電流路の一端に前記外部からの信号が供給されると共に、制御端子に前記第６のトランジスタの電流路の他端から出力された信号が供給され、制御端子に供給された信号によってオンすることにより、電流の一端に供給された信号を電流路の他端から出力して、前記第２のトランジスタの電流路の一端に供給する第７のトランジスタとから構成されている
ことを特徴とする。
【００２６】
上記第２の観点にかかる電子装置において、前記駆動素子は、例えば、撮像素子とすることができる。
【００２７】
この場合において、前記撮像素子は、励起光によりキャリアを生成する半導体層と、前記半導体層の両端にそれぞれ接続されたドレイン電極及びソース電極と、第１ゲート絶縁膜を介して前記半導体層の一方側に設けられた第１ゲート電極と、第２ゲート絶縁膜を介して前記半導体層の他方側に設けられた第２ゲート電極とを、画素毎に備えるものとしてもよい。そして、
前記ドライバは、出力信号を第１のゲート電極に出力する第１のドライバと、出力信号を第２のゲート電極に出力する第２のドライバとを含むものとすることができる。
【００２８】
ここで、撮像素子の各画素の構成から第１ゲート電極または第２ゲート電極を除いた構造のものを、ドライバを構成する各トランジスタとして適用することが可能となる。このため、撮像素子を形成した基板と同一の基板上に、同一のプロセスにおいて、ドライバを形成することが可能となる。
【００２９】
上記第２の観点にかかる電子装置において、前記駆動素子は、また、表示素子とすることもできる。
【００３０】
この場合において、前記表示素子は、制御端子に前記ドライバの各段のいずれかの出力信号が供給され、電流路の一端に外部から画像データが供給される第６のトランジスタを、画素毎に備えるものとすることができる。
【００３１】
このとき、表示素子が備える第６のトランジスタには、ドライバを構成する各トランジスタと同一の構造のものを適用することが可能となる。このため、撮像素子を形成した基板と同一の基板上に、同一のプロセスにおいて、ドライバを形成することが可能となる。
【００３２】
【発明の実施の形態】
以下、添付図面を参照して、本発明の実施の形態について説明する。
【００３３】
［第１の実施の形態］
図１は、この実施の形態にかかる撮像装置の構成を示すブロック図である。図示するように、この撮像装置は、画像を撮影する撮像素子１、並びにコントローラからの制御信号に従って撮像素子１を駆動するためのトップゲートドライバ２、ボトムゲートドライバ３及びドレインドライバ４から構成されている。
【００３４】
撮像素子１は、マトリクス状に配置された複数のダブルゲートトランジスタ１０で構成される。ダブルゲートトランジスタ１０のトップゲート電極はトップゲートラインＴＧＬに、ボトムゲート電極はボトムゲートラインＢＧＬに、ドレイン電極はドレインラインＤＬに、ソース電極は接地されたグラウンドラインＧｒＬにそれぞれ接続されている。撮像素子１を構成するダブルゲートトランジスタ１０の詳細については後述する。
【００３５】
トップゲートドライバ２は、撮像素子１のトップゲートラインＴＧＬに接続され、コントローラからの制御信号Ｔｃｎｔに従って、各トップゲートラインＴＧＬに＋２５（Ｖ）程度または−１５（Ｖ）程度の信号を選択的に出力する。トップゲートドライバ２は、コントローラから供給される信号に従って、＋２５（Ｖ）程度の信号を各トップゲートラインＴＧＬに順次選択的に出力するシフトレジスタで構成される。トップゲートドライバ２の詳細については後述する。
【００３６】
ボトムゲートドライバ３は、撮像素子１のボトムゲートラインＢＧＬに接続され、コントローラからの制御信号Ｂｃｎｔに従って、各ボトムゲートラインＢＧＬに＋１０（Ｖ）程度または０（Ｖ）程度の信号を出力する。ボトムゲートドライバ３は、コントローラから供給される信号に従って、＋１０（Ｖ）程度の信号を各ボトムゲートラインＢＧＬに順次選択的に出力するシフトレジスタで構成される。ボトムゲートドライバ３の詳細については後述する。
【００３７】
ドレインドライバ４は、撮像素子１のドレインラインＤＬに接続され、コントローラからの制御信号Ｄｃｎｔに従って、後述する所定の期間において全てのドレインラインＤＬに定電圧（＋１０（Ｖ）程度）を出力し、電荷をプリチャージさせる。ドレインドライバ４は、プリチャージの後の所定の期間においてダブルゲートトランジスタ１０の半導体層にチャネルが形成されているか否かによって変化する各ドレインラインＤＬの電位を読み出し、画像データＤＡＴＡとしてコントローラに供給する。
【００３８】
次に、図１に示す撮像素子１を構成するダブルゲートトランジスタ１０の構造とその駆動原理について説明する。
【００３９】
図２は、ダブルゲートトランジスタ１０の概略的な構造を示す断面図である。図示するように、基板１０ａ上にクロムなどからなるボトムゲート電極１０ｂが形成されている。このボトムゲート電極１０ｂを覆うように、窒化シリコンからなるボトムゲート絶縁膜１０ｃが形成されている。
【００４０】
ボトムゲート絶縁膜１０ｃ上のボトムゲート電極１０ｂと対向する位置には、アモルファスシリコンまたはポリシリコンからなる半導体層１０ｄが形成されている。そして、半導体層１０ｄ上のブロッキング層、ｎ型半導体層（図示せず）を介して、半導体層１０ｄからボトムゲート絶縁膜１０ｃに渡るように、クロムからなるドレイン電極１０ｅとソース電極１０ｆとが形成されている。これら半導体層１０ｄ、ドレイン電極１０ｅ及びソース電極１０ｆを覆うように、窒化シリコンからなるトップゲート絶縁膜１０ｇが形成されている。
【００４１】
トップゲート絶縁膜１０ｇ上の半導体層１０ｄと対向する位置には、ＩＴＯ（Indium Tin Oxide）からなるトップゲート電極１０ｈが形成されている。そして、このトップゲート電極１０ｈを覆うように、窒化シリコンからなる絶縁保護膜１０ｉが形成されている。なお、このダブルゲートトランジスタ１０において、半導体層１０ｄへの光の入射は、それぞれ透明材料で形成された絶縁保護膜１０ｉ、トップゲート電極１０ｈ及びトップゲート絶縁膜１０ｇを介してなされる。
【００４２】
図３（ａ）〜（ｄ）は、ダブルゲートトランジスタ１０の駆動原理を示す模式図である。
【００４３】
図３（ａ）に示すように、トップゲート電極（ＴＧ）に印加されている電圧が＋２５（Ｖ）程度で、ボトムゲート電極（ＢＧ）に印加されている電圧が０（Ｖ）程度であると、半導体層１０ｄ内に連続したｎチャネルが形成されず、ドレイン電極（Ｄ）１０ｅに＋１０（Ｖ）程度の電圧が供給されても、ソース電極（Ｓ）１０ｆとの間に電流が流れない。また、この状態では、後述するフォトセンス状態において半導体層１０ｄの上部に蓄積された正孔が、同じ極性のトップゲート電極１０ｈの電圧により反発することにより、突出される。以下、この状態をリセット状態という。
【００４４】
図３（ｂ）に示すように、半導体層１０ｄに光が入射されると、その光量に応じて半導体層１０ｄ内に正孔−電子対が生じる。このとき、トップゲート電極（ＴＧ）１０ｈに印加されている電圧が−１５（Ｖ）程度で、ボトムゲート電極（ＢＧ）１０ｂに印加されている電圧が０（Ｖ）であると、発生した正孔−電子対のうちの正孔が半導体層１０ｄ内のブロッキング層（図の上部）に蓄積される。以下、この状態をフォトセンス状態という。なお、半導体層１０ｄ内に蓄積された正孔は、リセット状態となるまで半導体層１０ｄから吐出されることはない。
【００４５】
図３（ｃ）に示すように、フォトセンス状態において十分な量の正孔が半導体層１０ｄ内に蓄積されず、トップゲート電極（ＴＧ）１０ｈに印加されている電圧が−１５（Ｖ）程度で、ボトムゲート電極（ＢＧ）１０ｂに印加されている電圧が＋１０（Ｖ）程度であると、半導体層１０ｄ内に空乏層が広がり、ｎチャネルがピンチオフされ、半導体層１０ｄが高抵抗となる。このため、ドレイン電極（Ｄ）１０ｅに＋１０（Ｖ）程度の電圧が供給されても、ソース電極（Ｓ）１０ｆとの間に電流が流れない。以下、この状態を第１の読み出し状態という。
【００４６】
図３（ｄ）に示すように、フォトセンス状態において十分な量の正孔が半導体層１０ｄ内に蓄積され、トップゲート電極（ＴＧ）１０ｈに印加されている電圧が−１５（Ｖ）程度で、ボトムゲート電極（ＢＧ）１０ｂに印加されている電圧が＋１０（Ｖ）程度であると、蓄積されている正孔が負電圧の印加されているトップゲート電極１０ｈに引き寄せられて保持し、トップゲート電極１０ｈの負電圧が半導体層１０ｄに及ぼす影響を緩和させる。このため、半導体層１０ｄのボトムゲート電極１０ｂ側にｎチャネルが形成され、半導体層１０ｄが低抵抗となる。このため、ドレイン電極（Ｄ）に＋１０（Ｖ）程度の電圧が供給されると、ソース電極（Ｓ）１０ｆとの間に電流が流れる。以下、この状態を第２の読み出し状態という。
【００４７】
次に、図１に示すトップゲートドライバ２及びボトムゲートドライバ３の詳細について説明する。図４は、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの全体の構成を示すブロック図である。撮像素子１に配されているダブルゲートトランジスタ１０の行数（トップゲートラインＴＧＬの数）をｎとすると、いずれのドライバ２、３として適用される場合も、このシフトレジスタは、ｎ個の段ＲＳ１（１）〜ＲＳ１（ｎ）から構成される。
【００４８】
各段ＲＳ１（ｋ）（ｋ：１〜ｎの整数）は、入力信号端子ＩＮ、出力信号端子ＯＵＴ、制御信号端子Φ、定電圧入力端子ＳＳ、基準電圧入力端子ＤＤ、及びクロック信号入力端子ｃｌｋを有している。出力信号端子ＯＵＴは、各段ＲＳ１（ｋ）の出力信号ｏｕｔ（ｋ）を出力する端子である。出力信号ｏｕｔ（ｋ）は、それぞれ撮像素子１の各トップゲートラインＴＧＬ（トップゲートドライバ２として適用の場合）、或いは各ボトムゲートラインＢＧＬ（ボトムゲートドライバ３として適用の場合）に出力される。
【００４９】
入力信号端子ＩＮは、コントローラからのスタート信号Ｖｓｔ（１番目の段ＲＳ１（１）の場合）、または前の段ＲＳ（ｋ−１）（ｋ：２〜ｎの整数）から出力された出力信号ｏｕｔ（ｋ−１）（２番目以降の段の場合）が入力される端子である。
【００５０】
定電圧入力端子ＳＳは、コントローラからの定電圧Ｖｓｓが供給される端子である。定電圧入力端子ＳＳに供給される定電圧Ｖｓｓのレベルは、−１５（Ｖ）程度（トップゲートドライバ２として適用の場合）、或いは０（Ｖ）（ボトムゲートドライバ３として適用の場合）である。基準電圧入力端子ＤＤは、所定の基準電圧Ｖｄｄが供給される端子である。基準電圧入力端子ＤＤに供給される基準電圧のレベルは、＋２５（Ｖ）程度である。
【００５１】
クロック信号入力端子ｃｌｋは、コントローラからのクロック信号ＣＫ１（奇数番目の段の場合）、或いはクロック信号ＣＫ２（偶数段目の段の場合）が供給される端子である。クロック信号ＣＫ１、ＣＫ２はそれぞれ、前記シフトレジスタの出力信号をシフトしていくタイムスロットのうちの所定期間、タイムスロット毎に交互に駆動レベルとなる。トップゲートドライバ２として適用した場合は、クロック信号ＣＫ１、ＣＫ２は、ハイレベル（ｎチャネルトランジスタにおけるオン電圧レベル）が＋２５（Ｖ）程度、ローレベル（ｎチャネルトランジスタにおけるオフ電圧レベル）が−１５（Ｖ）程度である。一方、ボトムゲートドライバ３として適用した場合は、ハイレベル（ｎチャネルトランジスタにおけるオン電圧レベル）が＋１０（Ｖ）程度、ローレベル（ｎチャネルトランジスタにおけるオフ電圧レベル）が０（Ｖ）である。
【００５２】
制御信号端子Φは、コントローラからの制御信号φ１（奇数番目の段の場合）、或いは制御信号φ２（偶数番目の段の場合）が供給される端子である。制御信号φ１、φ２のハイレベルは、後述するようにこれが供給されるｎチャネルのＴＦＴのオンレベルとなる所定の値、ローレベルは、そのＴＦＴのオフレベルとなる所定の値である。
【００５３】
図５は、上記構成のシフトレジスタの各段ＲＳ１（ｋ）（ｋ：１〜ｎの整数）の回路構成を示す図である。図示するように、各段ＲＳ１（ｋ）は、基本構成として５つのＴＦＴ（Thin Film Transistor）２１〜２５と、付加構成として１つのＴＦＴ３１とを有している。ＴＦＴ２１〜２５、３１は、いずれもｎチャネルＭＯＳ型の電界効果トランジスタで構成されるもので、図２に示したダブルゲートトランジスタ１０のボトムゲート電極１０ｂまたはトップゲート電極１０ｈを除いた構造となっている。
【００５４】
各段のＴＦＴ２１のゲート電極（制御端子）は制御信号端子Φに、ドレイン電極（電流路の一端）は入力信号端子ＩＮに、ソース電極（電流路の他端）はＴＦＴ２２、２４のゲート電極（制御端子）に接続されている。ＴＦＴ２２のドレイン電極（電流路の一端）はＴＦＴ２３のソース電極（電流路の他端）に、ソース電極（電流路の他端）は定電圧入力端子ＳＳに接続されている。ＴＦＴ２４のドレイン電極（電流路の一端）はクロック信号入力端子ｃｌｋに、ソース電極（電流路の他端）はＴＦＴ２５のドレイン電極（電流路の一端）と出力信号端子ＯＵＴとに接続されている。ＴＦＴ２５のゲート電極（制御端子）はＴＦＴ２３のソース電極（電流路の他端）に、ソース電極（電流路の他端）は定電圧入力端子ＳＳに接続されている。
【００５５】
また、ＴＦＴ２１のソース電極とＴＦＴ２２、２４のゲート電極との間の配線及びこれと関係するＴＦＴ２１、２２、２４の寄生容量とによって、電荷を蓄積するための容量Ａが形成されている。また、ＴＦＴ２３のソース電極とＴＦＴ２４のドレイン電極との間には、ＴＦＴ２２のオン／オフによって電荷を放出／蓄積する容量Ｂが形成されている。
【００５６】
各段のＴＦＴ２１のゲート電極には、コントローラからの制御信号φ１またはφ２が供給される。ＴＦＴ２１のドレイン電極には、前の段ＲＳ１（ｋ−１）からの出力信号ｏｕｔ（ｋ−１）が供給される。ＴＦＴ２１は、ハイレベル（オンレベル）の信号φ１またはφ２が供給されたときにオンし、出力信号ｏｕｔ（ｋ−１）によりドレイン電極とソース電極との間に電流が流れる。これにより、ＴＦＴ３１を介して容量Ａに電荷をチャージさせる。
【００５７】
各段のＴＦＴ２２は、容量Ａに多量の電荷（高電圧）がチャージされていないときにオフ状態となり、ＴＦＴ２３及びＴＦＴ３１からなる負荷を介して供給された基準電圧ＶｄｄをＴＦＴ２５のゲート電極に供給させる。また、ＴＦＴ２２は、容量Ａに電荷がチャージされているときにオン状態となり、ドレイン電極とソース電極との間に貫通電流を流させる。
【００５８】
各段のＴＦＴ２４は、容量Ａがチャージされているとき（すなわち、ＴＦＴ２５がオフ状態のとき）にオン状態となり、入力されたクロック信号ＣＫ１、ＣＫ２によりゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされる。ＴＦＴ２４のゲート電極及びドレイン電極並びにそれらの間のゲート絶縁膜による寄生容量がチャージアップされることによるブートストラップ効果のため、容量Ａの電位が後述するように上昇し、そして、ＴＦＴ２４のゲート飽和電圧にまで達するとＴＦＴ２４のソース−ドレイン電流が飽和し、出力信号ｏｕｔ（ｋ）は、実質的にクロック信号ＣＫ１、ＣＫ２とほぼ同電位となる。各段のＴＦＴ２４は、また、容量Ａに電荷がしきい値に達する程度にチャージされていないとき（すなわち、ＴＦＴ２５がオン状態のとき）にオフ状態となり、ドレイン電極に供給されたクロック信号ＣＫ１、ＣＫ２の出力を遮断する。
【００５９】
各段のＴＦＴ２５のドレイン電極には、定電圧Ｖｓｓが供給される。ＴＦＴ２５は、容量Ａに電荷がしきい値に達する程度にチャージされていないとき（すなわち、ＴＦＴ２５がオン状態のとき）にオフ状態となり、ＴＦＴ２４のソース電極から出力された信号のレベルを当該段の出力信号ｏｕｔ（ｋ）として出力させる。ＴＦＴ２５は、また、容量Ａにしきい値に達する程度に電荷がチャージされているとき（すなわち、ＴＦＴ２５がオフ状態のとき）にオン状態となり、ドレイン電極に供給された定電圧Ｖｓｓのレベルをソース電極から当該段の出力信号ｏｕｔ（ｋ）として出力させる。
【００６０】
また、ＴＦＴ３１のゲート電極（制御端子）とドレイン電極（電流路の一端）とは基準電圧入力端子ＤＤに接続されている。ＴＦＴ２３のドレイン電極（電流路の一端）は基準電圧入力端子ＤＤに接続され、ＴＦＴ２３のゲート電極（制御端子）はＴＦＴ３１のソース電極（電流路の他端）に接続されている。このような接続関係を有するＴＦＴ２３とＴＦＴ３１とで、ＴＦＴ２２のドレイン電極に電圧信号を供給する際の負荷を形成している。
【００６１】
このような負荷は、通常の場合、ゲート電極とドレイン電極とに同一の電圧信号が供給される１つのＴＦＴ２３によって構成される。しかし、このように１つのＴＦＴで形成した負荷では、その寄生容量に起因してソース電極から出力される電圧のレベルが十分に上がらないという問題が生じ得る。これに対して、この実施の形態のシフトレジスタでは、２つのＴＦＴ２３、３１を用いたことによるブートストラップ効果のため、ＴＦＴ２３のソース電極から出力される電圧のレベルを、基準電圧入力端子ＤＤから供給された基準電圧Ｖｄｄとほぼ同じレベルまで上昇させることができる。この点については、さらに詳しく後述する。
【００６２】
以下、この実施の形態にかかる撮像装置の動作について説明する。最初に、トップゲートドライバ２及びボトムゲートドライバ３の動作について説明する。なお、トップゲートドライバ２とボトムゲートドライバ３とは、それぞれ入出力される信号の電圧レベルとタイミングとが異なるだけであるので、以下の説明において、ボトムゲートドライバ３の動作の説明は、トップゲートドライバ２と異なる部分のみに止めることとする。
【００６３】
図６は、トップゲートドライバ２として適用した場合における、この実施の形態のシフトレジスタの動作を示すタイミングチャートである。図中、ｔｑ〜ｔ（ｑ＋１）（ｑ：ｎ以下の自然数）の間となる１ｔ分の期間が１選択期間である。ここでは、１番目以外の奇数番目の段ＲＳ１（ｋ）（ｋ：３，５，・・・，ｎ−１）を例としているが、１番目の段も出力信号ｏｕｔ（ｋ−１）をコントローラからのスタート信号Ｖｓｔとすれば、他の奇数番目の段と同じである。また、偶数番目の段も、制御信号φ１を制御信号φ２に、クロック信号ＣＫ１をクロック信号ＣＫ２とすれば、奇数番目の段と同じ動作である。
【００６４】
タイミングｔ０〜ｔ１の間、クロック信号ＣＫ２がハイレベル（Ｖｄｄと同じレベル）となると、前の段ＲＳ１（ｋ−１）から当該段ＲＳ１（ｋ）の入力端子ＩＮに供給される出力信号ｏｕｔ（ｋ−１）がハイレベルとなる（図中、×をプロットして示す）。この間において、制御信号端子Φから入力される制御信号φ１が一定期間ハイレベルに変化すると、この一定期間だけＴＦＴ２１がオンし、入力端子ＩＮに供給された出力信号ｏｕｔ（ｋ−１）のハイレベルがＴＦＴ２１のソース電極から出力される。
【００６５】
これにより、この信号がＴＦＴ２１のソース電極から出力されることにより、容量Ａの電位が入力信号端子ＩＮから供給された出力信号ｏｕｔ（ｋ−１）に近いレベルにまで上昇する。容量Ａの電位が上昇し、ＴＦＴ２２、２４の閾値電圧を超えると、当該段ＲＳ１（ｋ）のＴＦＴ２２、２４がオン、ＴＦＴ２５がオフする。
【００６６】
次に、タイミングｔ１〜ｔ２の間において、クロック信号入力端子ｃｌｋから入力されるクロック信号ＣＫ１がハイレベルに変化する。すると、ＴＦＴ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされる。そして、この寄生容量の電位がゲート飽和電圧に達すると、ＴＦＴ２４のドレイン電極とソース電極との間に流れる電流が飽和し、当該段ＲＳ１（ｋ）の出力端子ＯＵＴから出力される出力信号ｏｕｔ（ｋ）は、クロック信号ＣＫ１のレベルとほぼ同電位となる（図中、実線で示す）。
【００６７】
次に、タイミングｔ２になると、クロック信号ＣＫ１がローレベル（Ｖｓｓと同レベル）に変化する。これにより、出力信号ｏｕｔ（ｋ）のレベルもこれとほぼ同じとなる。さらに、タイミングｔ３になるまでの間で制御信号φ１が一定期間ハイレベルになると、ＴＦＴ２１が再びオンし、容量Ａに蓄積された電荷がＴＦＴ２１、及び前の段ＲＳ１（ｋ−１）のＴＦＴ２５（オン状態）を介して放出される。これにより、ＴＦＴ２２、２４がオフする。ここで、前の段ＲＳ１（ｋ−１）のＴＦＴ２５がオン状態となっている理由は後述する。
【００６８】
ところで、ＴＦＴ３１のゲート電極とドレイン電極とには、基準電圧Ｖｄｄが供給されている。電源をオンして基準電圧Ｖｄｄを供給したとき、ＴＦＴ３１はオン状態となるために、ドレイン−ソース間に電流が流れ、ソース電極の電圧が上昇する。ここで、ソース電極の電圧がＶｄｄ−Ｖｔｈ31（Ｖｔｈ31は、ＴＦＴ３１の閾値電圧）に達すると、ゲート電極とチャネルと間の電圧がＶｔｈを越えない状態となるので、ＴＦＴ３１はオフする。従って、電源投入時の一定期間以降、ＴＦＴ３１のソース電極とＴＦＴ２３のゲート電極との間に電荷が閉じこめられており、ＴＦＴ２２がオフした瞬間のＴＦＴ２３のゲート電極の電圧Ｖｇは、Ｖｄｄ−Ｖｔｈ31となっている。
【００６９】
一方、この瞬間において、ＴＦＴ２３のドレイン電極には、同じように基準電圧Ｖｄｄが供給されているが、ソース電極の電位は０（Ｖ）程度である。すなわち、ＴＦＴ２３のゲート電極とチャネルと間の電圧がＶｔｈ23（Ｖｔｈ23は、ＴＦＴ２３の閾値電圧）を越えているので、ドレイン−ソース電流が流れ、ＴＦＴ２３のゲート容量がチャージアップされる。この際、ＴＦＴ３１がオフしており、ＴＦＴ２３のゲート電極とＴＦＴ３１のソース電極との間に電荷が閉じこめられるので、ＴＦＴ２３のゲート電極の電位がブートストラップ効果により上昇する。
【００７０】
この際におけるＴＦＴ２３のゲート電極の最大値は、数式１で表せる。
【数１】
Ｖｄｄ−Ｖｔｈ31＋（Ｃ23／（Ｃ31＋Ｃ23））×（Ｖｄｄ−ＢＬ）
【００７１】
Ｃ23：ＴＦＴ２３のゲート容量
Ｃ31：ＴＦＴ３１のゲート容量
ＢＬ：容量Ｂのローレベル
（ＴＦＴ２２、２３のコンダクタンス比で決定される）
Ｖｄｄ−Ｖｔｈ31：容量ＢがローレベルのときのＴＦＴ２３のゲート電圧
Ｖｄｄ−ＢＬ：容量Ｂの電位の変化量
【００７２】
このようにＴＦＴ２２がオフした場合において、ＴＦＴ２３は、ゲート電圧が上昇することによって、そのゲート電極とチャネルとの間の電圧が閾値電圧Ｖｔｈ23を下回らない。これにより、ＴＦＴ２３はオフすることがなく、ＴＦＴ３１と共に負荷を構成するＴＦＴ２３のソース電極から供給される電荷が容量Ｂに蓄積され、図６に示すように、容量Ｂの電位がブートストラップ効果のために基準電圧Ｖｄｄのほぼ同じレベルにまで上昇する（図中、●でプロットする）。
【００７３】
このようにして容量Ｂに電荷が蓄積され、容量Ｂの電位が上昇することによって、ＴＦＴ２５がオンする。しかも、容量Ｂの電位は、ほぼ基準電圧Ｖｄｄのレベルにまで上昇することにより、ＴＦＴ２５は誤動作することなく確実にオンすることができる。これにより、次の水平期間で後ろの段ＲＳ１（ｋ＋１）のＴＦＴ２１がオンしたときに、その容量Ａに蓄積された電荷を放出させることができ、オフ時の出力信号をローレベルに維持することができる。
【００７４】
このような動作を奇数段、偶数段共に順次繰り返していくことにより、トップゲートドライバ２の各段ＲＳ１（ｋ）（ｋ：１〜ｎ）の出力信号ｏｕｔ（ｋ）がそれぞれ１選択期間１ｔずつハイレベルに変化し、順次シフトしていく。
【００７５】
また、ボトムゲートドライバ３の動作は、トップゲートドライバ２の動作とほぼ同じであるが、コントローラから供給される信号ＣＫ１、ＣＫ２のハイレベルが１０（Ｖ）程度であるため、各段ＲＳ１（ｋ）（ｋ：１〜ｎ）の出力信号ｏｕｔ（ｋ）のハイレベルはほぼ１０（Ｖ）程度である。また、クロック信号ＣＫ１、ＣＫ２がハイレベルとなっている期間は、１選択期間１ｔよりも短い所定の期間である。
【００７６】
次に、撮像素子１を駆動して画像を撮影するための全体の動作について、図７（ａ）〜（ｉ）に示す模式図を参照して説明する。なお、以下の説明において、１Ｔの期間は、１水平期間と同じ長さを有するものとする。また、説明を簡単にするため、撮像素子１に配置されているダブルゲートトランジスタ１０のうち、最初の３行のみを考えることとする。
【００７７】
まず、タイミングＴ１からＴ２までの１Ｔの期間において、図７（ａ）に示すように、トップゲートドライバ２は、１行目のトップゲートラインＴＧＬを選択して＋２５（Ｖ）程度を出力し、２、３行目（他の全行）のトップゲートラインＴＧＬに−１５（Ｖ）程度を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）程度を出力する。この期間において、１行目のダブルゲートトランジスタ１０がリセット状態となり、２、３行目のダブルゲートトランジスタ１０が前の垂直期間での読み出し状態を終了した状態（フォトセンスに影響しない状態）となる。
【００７８】
次に、タイミングＴ２からＴ３までの１Ｔの期間において、図７（ｂ）に示すように、トップゲートドライバ２は、２行目のトップゲートラインＴＧＬを選択して＋２５（Ｖ）程度を出力し、他のトップゲートラインＴＧＬに−１５（Ｖ）程度を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）程度を出力する。この期間において、１行目のダブルゲートトランジスタ１０がフォトセンス状態となり、２行目のダブルゲートトランジスタ１０がリセット状態となり、３行目のダブルゲートトランジスタ１０が前の垂直期間での読み出し状態を終了した状態（フォトセンスに影響しない状態）となる。
【００７９】
次に、タイミングＴ３からＴ４までの１Ｔの期間において、図７（ｃ）に示すように、トップゲートドライバ２は、３行目のトップゲートラインＴＧＬを選択して＋２５（Ｖ）程度を出力し、他のトップゲートラインＴＧＬに−１５（Ｖ）程度を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）程度を出力する。この期間において、１、２行目のダブルゲートトランジスタがフォトセンス状態となり、３行目のダブルゲートトランジスタ１０がリセット状態となる。
【００８０】
次に、タイミングＴ４からＴ４．５までの０．５Ｔの期間において、図７（ｄ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）程度を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）程度を出力する。また、ドレインドライバ４は、すべてのドレインラインＤＬに＋１０（Ｖ）程度を出力する。この期間において、すべての行のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００８１】
次に、タイミングＴ４．５からＴ５までの０．５Ｔの期間において、図７（ｅ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）程度を出力する。一方、ボトムゲートドライバ３は、１行目のボトムゲートラインＢＧＬを選択して＋１０（Ｖ）程度を出力し、他のボトムゲートラインＢＧＬに０（Ｖ）程度を出力する。この期間において、１行目のダブルゲートトランジスタ１０が第１または第２の読み出し状態となり、２、３行目のダブルゲートトランジスタ１０がフォトセンス状態のままとなる。
【００８２】
ここで、１行目のダブルゲートトランジスタ１０は、フォトセンス状態となっていたタイミングＴ２からＴ４．５までの期間で十分な光が半導体層に照射されていると、第２の読み出し状態となって半導体層内にｎチャネルが形成されるため、対応するドレインラインＤＬ上の電荷がディスチャージされる。一方、タイミングＴ２からＴ４．５までの期間で十分な光が半導体層に照射されていないと、第１の読み出し状態となって半導体層内のｎチャネルがピンチオフされるため、対応するドレインラインＤＬ上の電荷はディスチャージされない。ドレインドライバ４は、タイミングＴ４．５からＴ５までの期間で各ドレインラインＤＬ上の電位を読み出し、１行目のダブルゲートトランジスタ１０が検出した画像データＤＡＴＡとしてコントローラに供給する。
【００８３】
次に、タイミングＴ５からＴ５．５までの０．５Ｔの期間において、図７（ｆ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）程度を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。また、ドレインドライバ４は、すべてのドレインラインＤＬに＋１０（Ｖ）程度を出力する。この期間において、１行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、２、３行目のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００８４】
次に、タイミングＴ５．５からＴ６までの０．５Ｔの期間において、図７（ｇ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）程度を出力する。一方、ボトムゲートドライバ３は、２行目のボトムゲートラインＢＧＬを選択して＋１０（Ｖ）程度を出力し、他のボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、２行目のダブルゲートトランジスタ１０が第１または第２の読み出し状態となり、３行目のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００８５】
ここで、２行のダブルゲートトランジスタ１０は、フォトセンス状態となっていたタイミングＴ３からＴ５．５までの期間で十分な光が半導体層に照射されていると、第２の読み出し状態となって半導体層内にｎチャネルが形成されるため、対応するドレインラインＤＬ上の電荷がディスチャージされる。一方、タイミングＴ３からＴ５．５までの期間で十分な光が半導体層に照射されていないと、第１の読み出し状態となって半導体層内のｎチャネルがピンチオフされるため、対応するドレインラインＤＬ上の電荷はディスチャージされない。ドレインドライバ４は、タイミングＴ５．５からＴ６までの期間で各ドレインラインＤＬ上の電位を読み出し、２行目のダブルゲートトランジスタ１０が検出した画像データＤＡＴＡとしてコントローラに供給する。
【００８６】
次に、タイミングＴ６からＴ６．５までの０．５Ｔの期間において、図７（ｈ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）程度を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）程度を出力する。また、ドレインドライバ４は、すべてのドレインラインＤＬに＋１０（Ｖ）程度を出力する。この期間において、１、２行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、３行目のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００８７】
次に、タイミングＴ６．５からＴ７までの０．５Ｔの期間において、図７（ｉ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）程度を出力する。一方、ボトムゲートドライバ３は、３行目のボトムゲートラインＢＧＬを選択して＋１０（Ｖ）程度を出力し、他のボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１、２行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、３行目のダブルゲートトランジスタ１０が第１または第２の読み出し状態となる。
【００８８】
ここで、３行目のダブルゲートトランジスタ１０は、フォトセンス状態となっていたタイミングＴ４からＴ６．５までの期間で十分な光が半導体層に照射されていると、第２の読み出し状態となって半導体層内にｎチャネルが形成されるため、対応するドレインラインＤＬ上の電荷がディスチャージされる。一方、タイミングＴ４からＴ６．５までの期間で十分な光が半導体層に照射されていないと、第１の読み出し状態となって半導体層内のｎチャネルがピンチオフされるため、対応するドレインラインＤＬ上の電荷はディスチャージされない。ドレインドライバ４は、タイミングＴ６．５からＴ７までの期間で各ドレインラインＤＬ上の電位を読み出し、３行目のダブルゲートトランジスタ１０が検出した画像データＤＡＴＡとしてコントローラに供給する。
【００８９】
こうしてドレインドライバ４から行毎に供給された画像データＤＡＴＡに対して、コントローラが所定の処理を行うことで、撮像対象物の画像データが生成される。
【００９０】
以下、基本構成としてのＴＦＴ２３に加えて付加構成としてのＴＦＴ３１を用いて、負荷を構成したことによって得られる効果について、比較例を以て説明する。図８は、この比較例においてトップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの１段分の構成を示す回路図である。付加構成のＴＦＴ３１がなく、ＴＦＴ２３のゲート電極とドレイン電極とを基準電圧入力端子ＤＤに接続し、負荷を構成している。なお、シフトレジスタの全体構成としては、上記の図４に示すものと同じである。
【００９１】
次に、この比較例のシフトレジスタの動作を、トップゲートドライバ２として適用した場合を例として説明する。図９は、トップゲートドライバ２として適用した場合におけるこの比較例のシフトレジスタの動作を示すタイミングチャートである。ここでも、１ｔ分の期間が１選択期間であり、また、１番目以外の奇数番目の段ＲＳ１（ｋ）（ｋ：３，５，・・・，ｎ−１）を例としている。
【００９２】
この比較例のシフトレジスタは、タイミングｔ２〜ｔ３の間において、制御信号φ１がハイレベルに変化したときの動作が、上記の実施の形態のシフトレジスタにおけるものと大きく異なる。
【００９３】
タイミングｔ２〜ｔ３の間において、制御信号φ１がハイレベルに変化すると、上記の実施の形態の場合と同様、容量Ａに蓄積された電荷が放出され、ＴＦＴ２２がオフする。
【００９４】
ＴＦＴ２２がオフした瞬間において、ＴＦＴ２３のゲート電極とドレイン電極との電位は基準電圧Ｖｄｄであり、ソース電極の電位は０（Ｖ）である。すなわち、ＴＦＴ２３のゲート電極とチャネルと間の電圧がＶｔｈ23（Ｖｔｈ23は、ＴＦＴ２３の閾値電圧）を越えているので、ドレイン−ソース電流が流れ、ＴＦＴ２３のゲート容量がチャージアップされる。しかし、この構成では、ＴＦＴ２３のゲート電極は、基準電圧入力端子ＤＤ及びＴＦＴ２３のドレイン電極に接続されているため、Ｖｄｄ以上には上昇しない。
【００９５】
ドレイン−ソース電流が流れることにより、容量Ｂに電荷が供給され、ＴＦＴ２３のソース電極の電位も徐々に上昇していき、所定のタイミングでＶｄｄ−Ｖｔｈ23となる。こうなった場合、ＴＦＴ２３のゲート電極とチャネルとの間の電圧が、閾値電圧Ｖｔｈ23以下となり、ＴＦＴ２３はオフしてしまう。これにより、図９に示すように、容量Ｂの電位はＶｄｄ−Ｖｔｈ23よりも上昇しなくなる（図中、●でプロットして示す）。
【００９６】
ここで、基準電圧Ｖｄｄ、ＴＦＴ２３の閾値電圧Ｖｔｈ23、ＴＦＴ２５の閾値電圧Ｖｔｈ25の関係によっては、ＴＦＴ２５のゲート電極の電位（容量Ｂの電位）が閾値電圧Ｖｔｈ25に達せず、ＴＦＴ２５がオンしないということが起こりうる。また、ＴＦＴ２５がオンしたとしてもゲート電圧が低いため次段の容量Ａからの不要なチャージを十分排出できない場合があり、オフ時の出力信号の電圧が高くなるといったことが起こりうる。これにより、この比較例のシフトレジスタでは、予期しなかった誤動作が生じる可能性があり、動作が安定しない。
【００９７】
以上説明したように、この実施の形態にかかる撮像装置では、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの各段ＲＳ１（ｋ）（ｋ：１〜ｎの整数）から信号ＣＫ１、ＣＫ２のハイレベルをほぼそのまま出力信号のレベルとして出力することができる。このため、各段ＲＳ１（ｋ）にバッファ等を設けなくても、出力信号のレベルを減衰させることなく、順次シフトしていくことができる。
【００９８】
また、基本構成としてのＴＦＴ２３の他に、ＴＦＴ３１を加えて負荷を構成していることにより、ＴＦＴ２２がオフしているときに容量Ｂの電位をほぼ基準電圧Ｖｄｄのレベルにまで上昇させることができる。このため、いずれの段ＲＳ１（ｋ）（ｋ：１〜ｎの整数）においても、ＴＦＴ２５がオンしないというような誤動作を生じることがなく、シフトレジスタとしての動作が安定する。
【００９９】
また、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタは、ＴＦＴ２１〜２５、３１のみで、他の素子を用いることなく構成することができる。ここで、ＴＦＴ２１〜２５、３１は、撮像素子１を構成するダブルゲートトランジスタ１０のボトムゲート電極１０ｂまたはトップゲート電極１０ｈを除いた構造を有している。このため、撮像素子１を基板１０ａ上に形成する際に、同一の基板１０ａ上に、同一プロセスでＴＦＴ２１〜２５、３１を、すなわちトップゲートドライバ２及びボトムゲートドライバ３を形成することができる。
【０１００】
［第２の実施の形態］
この実施の形態にかかる撮像装置の構成は、第１の実施の形態にかかるものとほぼ同じである。但し、この実施の形態では、トップゲートドライバ２及びボトムゲートドライバ３の構成が第１の実施の形態のものと異なり、また、これらにコントローラから供給される制御信号Ｔｃｎｔ、Ｂｃｎｔに含まれる信号が第１の実施の形態のものと異なる。
【０１０１】
図１０は、この実施の形態において、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの全体の構成を示すブロック図である。このシフトレジスタは、ドライバ２、３のいずれとして適用される場合にも、撮像素子１に配されているダブルゲートトランジスタ１０の行数（トップゲートラインＴＧＬの数）をｎとすると、ｎ個の段ＲＳ２（１）〜ＲＳ２（ｎ）から構成される。
【０１０２】
各段ＲＳ２（ｋ）（ｋ：１〜ｎの整数）は、入力信号端子ＩＮ、出力信号端子ＯＵＴ、定電圧入力端子ＳＳ、基準電圧入力端子ＤＤ、クロック信号入力端子ｃｌｋ、及びリセット信号入力端子ＲＳＴを有している。入力信号端子ＩＮ、出力信号端子ＯＵＴ、定電圧入力端子ＳＳ、基準電圧入力端子ＤＤ、及びクロック信号入力端子ｃｌｋの機能、供給される信号の内容は、第１の実施の形態のものと同様である。
【０１０３】
リセット信号入力端子ＲＳＴは、後ろの段ＲＳ２（ｋ＋１）（ｋ：１〜ｎ−１の整数）からの出力信号ｏｕｔ（ｋ＋１）（ｎ−１番目迄の段の場合）、或いはコントローラからのリセット信号Ｖｒｓｔ（最終段ＲＳ２（ｎ）の場合）が入力される端子である。
【０１０４】
図１１は、上記構成のシフトレジスタの各段ＲＳ２（１）〜ＲＳ２（ｎ）の回路構成を示す図である。図示するように、各段ＲＳ２（１）〜ＲＳ２（ｎ）は、基本構成として６つのＴＦＴ２２〜２７と、付加構成として１つのＴＦＴ３１とを有している。ＴＦＴ２２〜２５の機能は、第１の実施の形態のものと同様である。また、ＴＦＴ２６、２７も、ＴＦＴ２２〜２５、３１と同様に、ｎチャネルＭＯＳ型の電界効果トランジスタで構成されている。
【０１０５】
ＴＦＴ２６のゲート電極及びドレイン電極は入力信号端子ＩＮに、ソース電極はＴＦＴ２２、２４のゲート電極に接続されている。ＴＦＴ２７のゲート電極（制御端子）は基準電圧入力端子ＤＤに、ドレイン電極（電流路の一端）は後述するように形成された容量Ａの配線に、ソース電極（電流路の他端）は定電圧入力端子ＳＳに接続されている。ＴＦＴ２６のソース電極とＴＦＴ２２、２４のゲート電極及びＴＦＴ２７のドレイン電極との間の配線には、この配線自体と関係するＴＦＴ２２、２４、２６、２７の寄生容量とによって、電荷を蓄積するための容量Ａが形成されている。
【０１０６】
ＴＦＴ２６のゲート電極とドレイン電極とには、前の段ＲＳ２（ｋ−１）からの出力信号ｏｕｔ（ｋ−１）が供給される。ＴＦＴ２６は、ハイレベル（御レベル）の出力信号ｏｕｔ（ｋ−１）が供給されたときにオンし、この出力信号ｏｕｔ（ｋ−１）によりドレイン電極とソース電極との間に電流が流れる。これにより、ＴＦＴ３２を介して容量Ａに電荷をチャージさせる。
【０１０７】
したがって、本実施形態のＴＦＴ２６は、入力信号端子ＩＮの電圧レベルがハイのときは一垂直期間で一度だけなので、図５のように頻繁にハイになる制御信号φ１或いは制御信号φ２が入力される第１の実施の形態のＴＦＴ２１に比べて、ゲート絶縁膜に高電圧によるチャージが残りにくく、ゲートしきい値がずれることが抑制できる。しかしながら、入力信号端子ＩＮの電圧レベルがローのときは容量Ａに蓄積された電荷をディスチャージさせることができない。このため、この実施の形態のシフトレジスタには、容量Ａに蓄積された電荷をディスチャージさせるためのＴＦＴ２７が設けられている。
【０１０８】
ＴＦＴ２７のゲート電極には、後ろの段ＲＳ２（ｋ＋１）の出力信号ｏｕｔ（ｋ＋１）が供給される。ＴＦＴ２７は、ゲート電極に供給される出力信号ｏｕｔ（ｋ＋１）がハイレベルになったときにオンし、容量Ａに蓄積された電荷をディスチャージさせる。
【０１０９】
以下、この実施の形態にかかる撮像装置の動作について説明する。第１の実施の形態との違いは、トップゲートドライバ２及びボトムゲートドライバ３の動作のみであり、これについて説明する。この実施の形態でも、トップゲートドライバ２とボトムゲートドライバ３とは、それぞれ制御信号Ｔｃｎｔ、Ｂｃｎｔとして供給される入出力される信号のレベルとタイミングとが異なるだけであるので、ボトムゲートドライバ３の動作の説明は、トップゲートドライバ２と異なる部分のみに止めることとする。
【０１１０】
図１２は、トップゲートドライバ２として適用した場合における、この実施の形態のシフトレジスタの動作を示すタイミングチャートである。図中、１ｔ分の期間が１選択期間である。ここでは、最終段以外の偶数番目の段ＲＳ２（ｋ）（ｋ：２，４，・・・，ｎ−２）を例としている。最終段も出力信号ｏｕｔ（ｋ＋１）をコントローラからのリセット信号Ｖｒｓｔとすれば、他の偶数番目の段と同じである。また、奇数番目の段もクロック信号ＣＫ２をクロック信号ＣＫ１と、さらに１番目の段では出力信号ｏｕｔ（ｋ−１）をコントローラからのスタート信号Ｖｓｔとすれば、偶数番目の段と同じである。
【０１１１】
タイミングｔ０〜ｔ１の間の一定期間、クロック信号ＣＫ１がハイレベル（Ｖｄｄと同じレベル）となると、前の段ＲＳ２（ｋ−１）から当該段ＲＳ２（ｋ）の入力端子ＩＮに供給される出力信号ｏｕｔ（ｋ−１）がハイレベルとなる（図中、×をプロットして示す）。この間、ＴＦＴ２６は、ゲート電極の電位がハイレベルとなってオンし、出力信号ｏｕｔ（ｋ−１）のハイレベルがＴＦＴ２６のソース電極から出力される。
【０１１２】
これにより、この信号がＴＦＴ２１のソース電極から出力されることにより、容量Ａの電位が入力信号端子ＩＮから供給された出力信号ｏｕｔ（ｋ−１）に近いレベルにまで上昇する。容量Ａの電位が上昇し、ＴＦＴ２２、２４の閾値電圧を超えると、当該段ＲＳ１（ｋ）のＴＦＴ２２、２４がオン、ＴＦＴ２５がオフする。
【０１１３】
次に、タイミングｔ１〜ｔ２の間の一定期間、クロック信号入力端子ｃｌｋから入力されるクロック信号ＣＫ２がハイレベルに変化する。すると、ＴＦＴ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がブートストラップ効果によりチャージアップされる。そして、この寄生容量の電位がゲート飽和電圧に達すると、ＴＦＴ２４のドレイン電極とソース電極との間に流れる電流が飽和し、当該段ＲＳ２（ｋ）の出力端子ＯＵＴから出力される出力信号ｏｕｔ（ｋ）は、クロック信号ＣＫ２のレベルとほぼ同電位となる（図中、実線で示す）。
【０１１４】
次に、タイミングｔ１〜ｔ２の間の終わりの方の期間になると、クロック信号ＣＫ２がローレベル（Ｖｓｓと同じレベル）に変化する。これにより、出力信号ｏｕｔ（ｋ）のレベルもこれとほぼ同じとなる。さらに、タイミングｔ２になると、リセット信号入力端子ＲＳＴに後ろの段ＲＳ２（ｋ＋１）の出力信号ｏｕｔ（ｋ＋１）（ハイレベル）が入力される。これにより、ＴＦＴ２７がオンし、容量Ａに蓄積された電荷がＴＦＴ２７を介して放出される。これにより、ＴＦＴ２２、２４がオフする。
【０１１５】
ＴＦＴ２２がオフすることによって、負荷を構成するＴＦＴ２３のソース電極から供給される電荷が、容量Ｂに蓄積される。この際、容量Ｂの電位は、上記の第１の実施の形態の場合と同様の理由により、図１２に示すように、ほぼ基準電圧Ｖｄｄのレベルにまで上昇する（図中、●でプロットして示す）。そして、ＴＦＴ２５は、誤動作することなく確実にオンする。
【０１１６】
この状態は、再び段ＲＳ１（ｋ）のＴＦＴ２６の入力端子ＩＮに、ハイレベルのスタート信号Ｖｓｔまたはハイレベルの前の段ＲＳ（ｋ−１）から出力された出力信号ｏｕｔ（ｋ−１）が入力されるまで続く。そして、図９に示す比較例のシフトレジスタでは、各段のＴＦＴ２４のクロック信号入力端子ｃｌｋに一垂直期間中にｎ／２回ハイレベルになって供給されるクロック信号ＣＫ１またはＣＫ２によりオフレベル時で容量Ａの振れ（図９の一点鎖線Ａ参照）が大きいため、各段のＴＦＴ２４のゲートしきい値が低く、各段のＴＦＴ２５のゲートしきい値が高く設定されていると、オフ状態の段の端子ＯＵＴからの出力信号が高くなってしまう。これに対し、本実施形態のシフトレジスタでは、各段の出力信号がオフ時での容量Ｂの電位が高いため、ＴＦＴ２５のしきい値が高くてもオン状態が続句ので、オフ時の出力信号の振れが小さく、シフトレジスタの動作が安定する（図１２の一点鎖線Ａ参照）。
【０１１７】
このような動作を奇数段、偶数段共に順次繰り返していくことにより、トップゲートドライバ２の各段ＲＳ２（ｋ）（ｋ：１〜ｎ）の出力信号ｏｕｔ（ｋ）がそれぞれ１選択期間１ｔずつハイレベルに変化し、順次シフトしていく。
【０１１８】
また、ボトムゲートドライバ３の動作は、トップゲートドライバ２の動作とほぼ同じであるが、コントローラから供給される信号ＣＫ１、ＣＫ２のハイレベルが１０（Ｖ）程度であるため、各段ＲＳ１（ｋ）（ｋ：１〜ｎ）の出力信号ｏｕｔ（ｋ）のハイレベルはほぼ１０（Ｖ）程度である。また、クロック信号ＣＫ１、ＣＫ２がハイレベルとなっている期間は、トップゲートドライバ２として適用した場合よりも短い所定の期間である。
【０１１９】
以下、基本構成としてのＴＦＴ２３に加えて付加構成としてのＴＦＴ３１を用いて、負荷を構成したことによって得られる効果について、第２の比較例を以て説明する。図１３は、この比較例においてトップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの１段分の構成を示す回路図である。この場合も、第１の実施の形態の場合と同様に、１つのＴＦＴ２３で負荷を構成している。
【０１２０】
次に、この比較例のシフトレジスタの動作を、図１４のタイミングチャートでに示す。ここでも、１ｔ分の期間が１選択期間であり、また、１番目以外の偶数番目の段ＲＳ２（ｋ）（ｋ：２，４，・・・，ｎ）を例としている。この比較例のシフトレジスタは、タイミングｔ２において信号ＣＫ１がハイレベルに変化したときの動作が、上記の実施の形態におけるものと大きく異なる。
【０１２１】
タイミングｔ２になり、信号ＣＫ１がハイレベルに変化すると、上記の実施の形態の場合と同様、容量Ａに蓄積された電荷が放出され、ＴＦＴ２２がオフすることによって、負荷を構成するＴＦＴ２３のソース電極から供給される電荷が、容量Ｂに蓄積される。この際、容量Ｂの電位は、上記の第１の比較例の場合と同様の理由により、図１４に示すように、基準電圧Ｖｄｄのレベルまで十分に上昇しない（図中、●でプロットして示す）。このため、ＴＦＴ２５のゲートしきい値が高く設定されているとＴＦＴ２５がオンせずに誤動作する可能性が生じる。
【０１２２】
以上説明したように、この実施の形態にかかる撮像装置において、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタも、各段ＲＳ２（ｋ）（ｋ：１〜ｎ）から出力される出力信号のレベルを減衰させることなく、順次シフトしていくことができる。
【０１２３】
また、基本構成としてのＴＦＴ２３の他に、ＴＦＴ３１を加えて負荷を構成していることにより、ＴＦＴ２２がオフしているときに容量Ｂの電位をほぼ基準電圧Ｖｄｄのレベルにまで上昇させることができる。このため、いずれの段ＲＳ１（ｋ）（ｋ：１〜ｎの整数）においても、ＴＦＴ２５がオンしないというような誤動作を生じることがなく、シフトレジスタとしての動作が安定する。
【０１２４】
また、この実施の形態でトップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタも、ＴＦＴ２２〜２７、３１のみで他の素子を用いることなく構成することができるので、撮像素子１を基板１０ａ上に形成する際に、同一の基板１０ａ上に、トップゲートドライバ２及びボトムゲートドライバ３を形成することができる。
【０１２５】
［実施の形態の変形］
本発明は、上記の第１、第２の実施の形態に限られず、種々の変形、応用が可能である。以下、本発明に適用可能な上記の実施の形態の変形態様について説明する。
【０１２６】
上記の第２の実施の形態では、シフトレジスタのｎ番目の段ＲＳ２（ｎ）は、他の段と異なり、コントローラからリセット信号Ｖｒｓｔをリセット端子ＲＳＴに供給するものとしていた。これに対して、シフトレジスタの段数を撮像素子１の段数ｎよりも１だけ多いｎ＋１とし、段ＲＳ２（ｎ＋１）の出力信号ｏｕｔ（ｎ＋１）を段ＲＳ２（ｎ）のリセット信号として供給してもよい。この場合、段ＲＳ２（ｎ＋１）の出力信号ｏｕｔ（ｎ＋１）は、リセット信号としてだけ用いられ、撮像素子１には出力されない。
【０１２７】
上記の第１、第２の実施の形態では、シフトレジスタの各段ＲＳ１（ｋ）またはＲＳ２（ｋ）（ｋ：１〜ｎの整数）は、基本構成として５つのＴＦＴ２１〜２５または６つのＴＦＴ２２〜２７と、付加構成として１つのＴＦＴ３１を有するものとしていた。しかしながら、シフトレジスタの各段ＲＳ１（ｋ）、ＲＳ２（ｋ）の構成は、これに限るものではなく、付加構成としてのＴＦＴをさらに追加したものとしてもよい。
【０１２８】
図１５は、図４に示したシフトレジスタの各段ＲＳ１（ｋ）の他の構成を示す図である。この例では、図５に示した構成に、付加構成としてゲート電極に基準電圧Ｖｄｄが印加されているＴＦＴ３２を、ＴＦＴ２１と容量Ａとの間に挿入している。このＴＦＴ３２が果たす役割について、上記したトップゲートドライバ２としてこのシフトレジスタを適用した場合を例にして説明する。
【０１２９】
容量Ａに電荷が蓄積され、ＴＦＴ２４がオンになった状態において、クロック信号入力端子ｃｌｋから供給されるクロック信号ＣＫ１またはＣＫ２が２５（Ｖ）程度となると、ＴＦＴ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされ、ドレイン電極とソース電極との間に流れる電流が飽和する。このとき、容量Ａの電位は、ブートストラップ効果により４５（Ｖ）程度まで達する。
【０１３０】
ここで、定電圧入力端子ＳＳに供給される定電圧Ｖｓｓのレベルが−１５（Ｖ）程度の場合、入力端子ＩＮに供給される出力信号ｏｕｔ（ｋ−１）も−１５（Ｖ）程度に変化していることから、実際の入力端子ＩＮと容量Ａとの間の電圧は、ほぼ６０（Ｖ）程度という大きな値を示す。しかしながら、このような電圧は、負荷として作用するＴＦＴ３２とＴＦＴ２１との間で分圧され、配線Ｃの電位は、２５（Ｖ）程度に抑えられる。すなわち、ＴＦＴ３２は、ＴＦＴ２１のドレイン電極とソース電極との間の電圧を抑制し、ＴＦＴ２１の破壊を防いでいる。
【０１３１】
図１６は、図１０に示したシフトレジスタの各段ＲＳ２（ｋ）の他の構成を示す図である。この例では、図１１に示した構成に、付加構成としてゲート電極に基準電圧Ｖｄｄが印加されているＴＦＴ３２を、ＴＦＴ２１と容量Ａとの間に挿入している。このＴＦＴ３２が果たす役割は、図１５のＴＦＴ３２のものと同じである。
【０１３２】
図１７は、図１０に示したシフトレジスタの各段ＲＳ２（ｋ）のさらに他の構成を示す図である。この例では、図１１に示した構成に、付加構成としてゲート電極に基準電圧Ｖｄｄが印加されているＴＦＴ３３を、ＴＦＴ２７と容量Ａとの間に挿入している。ＴＦＴ３３は、ＴＦＴ３２と同様に、容量Ａの電位が上昇したとき、ＴＦＴ２７のソース電極と容量Ａとの間の電圧を分圧し、配線Ｄの電位を２５（Ｖ）程度に抑えることで、ＴＦＴ２７の破壊を防ぐものである。
【０１３３】
図１８は、図４に示したシフトレジスタの各段ＲＳ１（ｋ）の他の構成を示す図である。この例では、図５に示した構成に、付加構成としてゲート電極がＴＦＴ２５のゲート電極に接続され、ドレイン電極がＴＦＴ２４のゲート電極に接続され、ソース電極が定電圧供給端子ＳＳに接続されたＴＦＴ３４を設けている。ＴＦＴ２６のゲート電極に頻繁に入力される制御信号φ１或いは制御信号φ２によりＴＦＴ２６のゲートしきい値電圧が正方向にシフトした場合、容量Ａのチャージを前段のＴＦＴ２５を介して十分ディスチャージできなくても、容量Ｂの電位が高くなると、ＴＦＴ３４が容量Ａのチャージを十分ディスチャージすることができる。
【０１３４】
図１９は、図１０に示したシフトレジスタの各段ＲＳ２（ｋ）の他の構成を示す図である。この例では、図１６に示した構成に、付加構成としてゲート電極に基準電圧Ｖｄｄが印加され、ドレイン電極がＴＦＴ２４のゲート電極に接続され、ソース電極がＴＦＴ２７のドレイン電極に接続されているＴＦＴ３３を設けている。このＴＦＴ３３が果たす役割は、図１７のＴＦＴ３３と同じである。
【０１３５】
図２０は、図４に示したシフトレジスタの各段ＲＳ１（ｋ）の他の構成を示す図である。この例では、図１５に示した構成に、付加構成としてゲート電極がＴＦＴ２５のゲート電極に接続され、ドレイン電極がＴＦＴ２４のゲート電極に接続され、ソース電極が定電圧供給端子ＳＳに接続されたＴＦＴ３４を設けている。このＴＦＴ３４が果たす役割は、図１８のＴＦＴ３４と同様である。
【０１３６】
この他にも、上記の第１、第２の実施の形態で示したシフトレジスタの各段ＲＳ１（ｋ）、ＲＳ２（ｋ）（ｋ：１〜ｎの整数）の構成は、適宜変更することが可能である。例えば、シフトレジスタの各段ＲＳ１（ｋ）、ＲＳ２（ｋ）（ｋ：１〜ｎの整数）は、ゲート電極にクロック信号ＣＫ１、ＣＫ２のレベルを反転した信号が供給され、ドレイン電極がＴＦＴ２４のソース電極に接続され、ソース電極が定電圧供給端子ＳＳに接続されたＴＦＴをさらに備えるものとしてもよい。
【０１３７】
また、シフトレジスタの各段ＲＳ１（ｋ）、ＲＳ２（ｋ）（ｋ：１〜ｎの整数）は、フローティングを防ぐためのプルアップ用、プルダウン用のＴＦＴや抵抗素子などを適宜付加した構成としてもよい。さらに、クロック信号入力端子ｃｌｋとＴＦＴ２５のゲート電極との間に、ＴＦＴを挿入した構成とすることなどもできる。さらに、ＴＦＴ３１のソース電極とＴＦＴ２３のソース電極との間にキャパシタを挿入してもよい。
【０１３８】
上記の第１、第２の実施の形態では、ダブルゲートトランジスタ１０をマトリクス状に配した撮像素子１を、トップゲートドライバ２及びボトムゲートドライバ３を用いて駆動する撮像装置を例として説明した。しかしながら、本発明は、これに限られず、マトリクス状などの所定の配列で画素を配した他のタイプの撮像素子或いは表示素子を、第１〜第３の実施の形態で示したシフトレジスタと同一の構成を有するドライバで駆動する撮像装置或いは表示装置にも適用することができる。
【０１３９】
例えば、図２１に示すような液晶表示装置への適用を例として説明する。図示するように、この液晶表示装置は、液晶表示素子５と、ゲートドライバ６と、ドレインドライバ７とを有している。
【０１４０】
液晶表示素子５は、一対の基板に液晶を封入して構成されるもので、その一方の基板には、ＴＦＴ５０がマトリクス状に形成されている。各ＴＦＴ５０のゲート電極はゲートラインＧＬに、ドレイン電極はドレインラインＤＬに、ソース電極は同様にマトリクス状に形成された画素電極に形成されている。他方の基板には、定電圧が印加されている共通電極が形成されており、この共通電極と各画素電極との間に、画素容量５１が形成される。そして、画素容量５１に蓄積された電荷によって液晶の配向状態が変化することで、液晶表示素子５は、透過させる光の量を制御して画像を表示するものである。
【０１４１】
ゲートドライバ６は、上記の第１〜第３の実施の形態においてトップゲートドライバ２及びボトムゲートドライバ３として適用したシフトレジスタのいずれか、或いは上記で説明した変形例のものを以て構成される。ゲートドライバ６は、コントローラからの制御信号Ｇｃｎｔに従って、ゲートラインＧＬを順次選択して所定の電圧を出力する。但し、制御信号Ｇｃｎｔとして供給される定電圧Ｖｓｓは０（Ｖ）であり、また、出力電圧は、ＴＦＴ５０の特性に従うもので、コントローラから制御信号Ｇｃｎｔとして供給される信号ＣＫ１、ＣＫ２のレベルもこれに従っている。
【０１４２】
ドレインドライバ７は、コントローラからの制御信号Ｄｃｎｔに従って、コントローラから画像データｄａｔａを順次取り込む。１ライン分の画像データｄａｔａを蓄積すると、ドレインドライバ７は、コントローラからの制御信号Ｄｃｎｔに従ってこれをドレインラインＤＬに出力し、ゲートドライバ６によって選択されたゲートラインＧＬに接続されているＴＦＴ５０（オン状態）を介して、画素容量５１に蓄積させる。
【０１４３】
この液晶表示装置において、液晶表示素子５上に画像を表示する場合には、まず、ゲートドライバ６は、画像データｄａｔａを書き込むべき行のゲートラインＧＬに対応した段からハイレベルの信号を出力し、当該行のＴＦＴ５０をオンさせる。当該行のＴＦＴ５０がオンしているタイミングにおいて、ドレインドライバ７は、蓄積した画像データｄａｔａに応じた電圧をドレインラインＤＬに出力し、オンしているＴＦＴ５０を介して画素容量５１に書き込む。以上の動作の繰り返しにより、画素容量５１に画像データｄａｔａが書き込まれ、これに応じて液晶の配向状態が変化して、液晶表示素子５上に画像が表示される。
【０１４４】
この液晶表示装置では、液晶表示素子５は、一方の基板上にＴＦＴ５０がマトリクス状に形成されたものとなっている。このＴＦＴ５０の構造も、ゲートドライバ６に適用したシフトレジスタを構成するＴＦＴ２１〜２７、３１〜３４と基本的に同じである。従って、ゲートドライバ６を、液晶表示素子５を構成する一方の基板上に、同時プロセスにおいて形成することが可能となる。
【０１４５】
さらには、上記の第１、第２の実施の形態における構成、或いはそれを上記したように変形した構成を有するシフトレジスタは、撮像素子または表示素子を駆動するためのドライバとしての用途以外にも適用することができる。例えば、これらのシフトレジスタは、データ処理装置などにおいて直列のデータを並列のデータに変換する場合などの用途にも適用することができる。
【０１４６】
なお、上記各実施の形態のトップゲートドライバ２、ボトムゲートドライバ３並びにゲートドライバ６は、ＴＦＴ２１〜２７、３１〜３４のいずれかにより構成されているが、これらをＴＦＴ以外のトランジスタに置き換えてもよい。また、上記ＴＦＴ２１〜２７、３１〜３４はｎチャネル型であったが、全てｐチャネル型としてもよい。このとき、各信号のハイ、ローレベルはｎチャネルのときに比べ互いに反転されるように設定されていればよい。
【０１４７】
【発明の効果】
以上説明したように、本発明のシフトレジスタによれば、出力信号のレベルを減衰させることなく、順次シフトしていくことが可能となる。
【０１４８】
また、負荷を２つのトランジスタで構成することにより、負荷から出力される信号のレベルを十分に高いものとすることができる。
【０１４９】
さらに、本発明の電子装置では、撮像素子或いは表示素子などの駆動素子に、ドライバを構成するトランジスタとほぼ同様の構造を有する素子を含むものを適用することによって、ドライバを撮像素子と同一の基板上に、同一のプロセスで形成することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる撮像装置の構成を示すブロック図である。
【図２】図１のダブルゲートトランジスタの概略的な構造を示す断面図である。
【図３】（ａ）〜（ｄ）は、図１のダブルゲートトランジスタの駆動原理を示す模式図である。
【図４】本発明の第１の実施の形態において、トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの全体の構成を示すブロック図である。
【図５】本発明の第１の実施の形態において、トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の構成を示す回路図である。
【図６】本発明の第１の実施の形態におけるシフトレジスタを、トップゲートドライバとして適用した場合の動作を示すタイミングチャートである。
【図７】（ａ）〜（ｉ）は、本発明の第１の実施の形態にかかる撮像装置の動作を示す模式図である。
【図８】第１の比較例においてトップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の構成を示す回路図である。
【図９】第１の比較例におけるシフトレジスタを、トップゲートドライバとして適用した場合の動作を示すタイミングチャートである。
【図１０】本発明の第２の実施の形態において、トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの全体の構成を示すブロック図である。
【図１１】本発明の第２の実施の形態において、トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の構成を示す回路図である。
【図１２】本発明の第２の実施の形態におけるシフトレジスタを、トップゲートドライバとして適用した場合の動作を示すタイミングチャートである。
【図１３】第２の比較例において、トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の構成を示す回路図である。
【図１４】第２の比較例におけるシフトレジスタを、トップゲートドライバとして適用した場合の動作を示すタイミングチャートである。
【図１５】トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の他の構成を示す回路図である。
【図１６】トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の他の構成を示す回路図である。
【図１７】トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の他の構成を示す回路図である。
【図１８】トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の他の構成を示す回路図である。
【図１９】トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の他の構成を示す回路図である。
【図２０】トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の他の構成を示す回路図である。
【図２１】本発明の実施の形態の変形にかかる液晶表示装置の構成を示すブロック図である。
【符号の説明】
１・・・撮像素子、２・・・トップゲートドライバ、３・・・ボトムゲートドライバ、４・・・ドレインドライバ、５・・・液晶表示素子、６・・・ゲートドライバ、７・・・ドレインドライバ、１０・・・ダブルゲートトランジスタ、１０ａ・・・基板、１０ｂ・・・ボトムゲート電極、１０ｃ・・・ボトムゲート絶縁膜、１０ｄ・・・半導体層、１０ｅ・・・ドレイン電極、１０ｆ・・・ソース電極、１０ｇ・・・トップゲート絶縁膜、１０ｈ・・・トップゲート電極、１０ｉ・・・絶縁保護膜、２１〜２７・・・ＴＦＴ（基本構成）、３１〜３４・・・ＴＦＴ（付加構成）、５０・・・ＴＦＴ、５１・・・画素容量、ＴＧＬ・・・トップゲートライン、ＢＧＬ・・・ボトムゲートライン、ＤＬ・・・ドレインライン、ＧＬ・・・ゲートライン、ＧｒＬ・・・グラウンドライン
【発明の属する技術分野】
本発明は、シフトレジスタ、及びこのシフトレジスタをドライバとして適用した撮像装置、表示装置などの電子装置に関する。
【０００２】
【従来の技術】
マトリクス状に画素が配置された撮像素子や表示素子を線順次で選択して走査するためのドライバには、前段からの出力信号を後段に順次シフトしていくシフトレジスタが広く用いられている。従来、このようなシフトレジスタの中には、前段からの出力信号が後段にシフトしていく度に減衰してしまうものがあった。
【０００３】
特に近年における撮像素子や表示素子の高精細化の要請により、このようなシフトレジスタの段数も多くしていく必要が生じている。段数が増えることとなると、後ろの方の段での信号の減衰が激しくなってしまうという問題が生じる。このため、従来、このようなシフトレジスタには、各段からの出力信号を所定レベルまで増幅するバッファを設けるのが通常であった。が、バッファを設けることによって、シフトレジスタが大型化してしまうという問題があった。
【０００４】
ところで、このようなシフトレジスタには、電界効果トランジスタを組み合わせて構成し、制御信号に従って各トランジスタをオン／オフすることによって、出力信号をシフトさせていくものがある。しかしながら、各トランジスタの有する寄生容量などによる影響により、シフトレジスタの内部、特に特定のトランジスタのゲート電極の電位が理想とする状態で上昇せず、本来オンするべきトランジスタがオンしないという場合も生じうる。このような問題を有したままシフトレジスタを構成しても、製品の動作は不安定であり、歩留まりの低下といった問題を招くことは必至であった。
【０００５】
【発明が解決しようとする課題】
本発明は、出力信号のレベルを減衰させることなく後段にシフトしていくことが可能なシフトレジスタ、及びこのシフトレジスタを適用した電子装置を提供することを目的とする。
【０００６】
本発明は、また、安定的な動作を得ることのできるシフトレジスタ、及びこのシフトレジスタを適用した電子装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点にかかるシフトレジスタは、
複数の段からなるシフトレジスタであって、前記シフトレジスタの各段は、
隣接する一方の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前の段から電流路の一端に供給された所定レベルの信号を電流路の他端に出力する第１のトランジスタと、
前記第１のトランジスタの電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、負荷を介して電流路の一端に供給される信号を電流路の他端から放出する第２のトランジスタと、
前記第１のトランジスタの電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、外部から電流路の一端に供給される第１または第２の信号を当該段の出力信号として電流路の他端から出力する第３のトランジスタと、
前記第２のトランジスタがオフしているときに負荷を介して制御端子に供給される信号によってオンし、外部から電流路の一端に供給される定電圧の信号を当該段の出力信号として電流路の他端から出力する第４のトランジスタと、
隣接する他方の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前記第１のトランジスタの電流路の他端と前記第２、第３のトランジスタの制御端子との間に形成された容量に蓄積された電荷を排出させる第５のトランジスタとを備え、
前記負荷は、
制御端子と電流路の一端とに外部からの信号が供給され、供給された信号を電流路の他端に出力する第６のトランジスタと、
電流路の一端に前記外部からの信号が供給されると共に、制御端子に前記第６のトランジスタの電流路の他端から出力された信号が供給され、制御端子に供給された信号によってオンすることにより、電流の一端に供給された信号を電流路の他端から出力して、前記第２のトランジスタの電流路の一端に供給する第７のトランジスタとから構成されている
ことを特徴とする。
【００１７】
ここで、シフトレジスタの１番最初の段及び１番最後の段には、隣接する段の片方がない。この場合、第１のトランジスタの電流路の一端から供給される所定レベルの信号及び第５のトランジスタの制御端子に供給される信号は、例えば、外部の制御装置などから供給されるこれに相当する信号で代用することができる。
【００１８】
上記第１の観点にかかるシフトレジスタでは、各段からの出力信号のレベルは、第３、第４のトランジスタがそれぞれオンしているときに外部から供給される信号のレベルにほぼ等しいものとすることができる。このため、出力信号のレベルを減衰させることなく、順次シフトしていくことが可能となる。
【００１９】
上記第１の観点にかかるシフトレジスタでは、負荷を１つのトランジスタで形成した場合は、負荷から出力され、第２のトランジスタの電流路の一端に供給される信号のレベルが十分に上がらないという問題が生じる。しかし、上記第１の観点にかかるシフトレジスタでは、負荷を２つのトランジスタ（第６、第７のトランジスタ）で形成しているため、負荷から出力され、第２のトランジスタの電流路の一端に供給される信号のレベルを、負荷に供給されたときの信号のレベルとほぼ同じレベルまで上昇させることができる。このため、第４のトランジスタのオン／オフに誤動作が生じることがない。
【００２０】
上記第１の観点にかかるシフトレジスタは、前記第１のトランジスタの電流路の他端と前記容量との間に設けられ、前記容量の電圧を分圧させて、前記第１のトランジスタの電流路の両端にかかるようにする第１の分圧素子をさらに備えるものとすることができる。
【００２１】
上記第１の観点にかかるシフトレジスタは、前記第５のトランジスタの電流路の一端と前記容量との間に設けられ、前記容量の電圧を分圧させて、前記第５のトランジスタの電流路の両端にかかるようにする第２の分圧素子をさらに備えるものとすることともできる。
【００２２】
上記第１の観点にかかるシフトレジスタにおいて、前記複数の段のそれぞれを構成する各トランジスタは、同一のチャネル型の電界効果トランジスタであることを好適とする。
【００２５】
上記目的を達成するため、本発明の第２の観点にかかる電子装置は、
複数の段からなり、出力信号をシフトさせることによって所定レベルの信号を各段から順次出力するドライバと、複数の画素によって構成され、前記ドライバの各段から出力された出力信号によって駆動される駆動素子とを備え、
前記ドライバの各段は、
隣接する一方の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前の段から電流路の一端に供給された所定レベルの信号を電流路の他端に出力する第１のトランジスタと、
前記第１のトランジスタの電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、負荷を介して電流路の一端に供給される信号を電流路の他端から放出する第２のトランジスタと、
前記第１のトランジスタの電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、外部から電流路の一端に供給される第１または第２の信号を当該段の出力信号として電流路の他端から出力する第３のトランジスタと、
前記第２のトランジスタがオフしているときに負荷を介して制御端子に供給される信号によってオンし、外部から電流路の一端に供給される定電圧の信号を当該段の出力信号として電流路の他端から出力する第４のトランジスタと、
隣接する他方の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前記第１のトランジスタの電流路の他端と前記第２、第３のトランジスタの制御端子との間に形成された容量に蓄積された電荷を排出させる第５のトランジスタとを備え、
前記負荷は、
制御端子と電流路の一端とに外部からの信号が供給され、供給された信号を電流路の他端に出力する第６のトランジスタと、
電流路の一端に前記外部からの信号が供給されると共に、制御端子に前記第６のトランジスタの電流路の他端から出力された信号が供給され、制御端子に供給された信号によってオンすることにより、電流の一端に供給された信号を電流路の他端から出力して、前記第２のトランジスタの電流路の一端に供給する第７のトランジスタとから構成されている
ことを特徴とする。
【００２６】
上記第２の観点にかかる電子装置において、前記駆動素子は、例えば、撮像素子とすることができる。
【００２７】
この場合において、前記撮像素子は、励起光によりキャリアを生成する半導体層と、前記半導体層の両端にそれぞれ接続されたドレイン電極及びソース電極と、第１ゲート絶縁膜を介して前記半導体層の一方側に設けられた第１ゲート電極と、第２ゲート絶縁膜を介して前記半導体層の他方側に設けられた第２ゲート電極とを、画素毎に備えるものとしてもよい。そして、
前記ドライバは、出力信号を第１のゲート電極に出力する第１のドライバと、出力信号を第２のゲート電極に出力する第２のドライバとを含むものとすることができる。
【００２８】
ここで、撮像素子の各画素の構成から第１ゲート電極または第２ゲート電極を除いた構造のものを、ドライバを構成する各トランジスタとして適用することが可能となる。このため、撮像素子を形成した基板と同一の基板上に、同一のプロセスにおいて、ドライバを形成することが可能となる。
【００２９】
上記第２の観点にかかる電子装置において、前記駆動素子は、また、表示素子とすることもできる。
【００３０】
この場合において、前記表示素子は、制御端子に前記ドライバの各段のいずれかの出力信号が供給され、電流路の一端に外部から画像データが供給される第６のトランジスタを、画素毎に備えるものとすることができる。
【００３１】
このとき、表示素子が備える第６のトランジスタには、ドライバを構成する各トランジスタと同一の構造のものを適用することが可能となる。このため、撮像素子を形成した基板と同一の基板上に、同一のプロセスにおいて、ドライバを形成することが可能となる。
【００３２】
【発明の実施の形態】
以下、添付図面を参照して、本発明の実施の形態について説明する。
【００３３】
［第１の実施の形態］
図１は、この実施の形態にかかる撮像装置の構成を示すブロック図である。図示するように、この撮像装置は、画像を撮影する撮像素子１、並びにコントローラからの制御信号に従って撮像素子１を駆動するためのトップゲートドライバ２、ボトムゲートドライバ３及びドレインドライバ４から構成されている。
【００３４】
撮像素子１は、マトリクス状に配置された複数のダブルゲートトランジスタ１０で構成される。ダブルゲートトランジスタ１０のトップゲート電極はトップゲートラインＴＧＬに、ボトムゲート電極はボトムゲートラインＢＧＬに、ドレイン電極はドレインラインＤＬに、ソース電極は接地されたグラウンドラインＧｒＬにそれぞれ接続されている。撮像素子１を構成するダブルゲートトランジスタ１０の詳細については後述する。
【００３５】
トップゲートドライバ２は、撮像素子１のトップゲートラインＴＧＬに接続され、コントローラからの制御信号Ｔｃｎｔに従って、各トップゲートラインＴＧＬに＋２５（Ｖ）程度または−１５（Ｖ）程度の信号を選択的に出力する。トップゲートドライバ２は、コントローラから供給される信号に従って、＋２５（Ｖ）程度の信号を各トップゲートラインＴＧＬに順次選択的に出力するシフトレジスタで構成される。トップゲートドライバ２の詳細については後述する。
【００３６】
ボトムゲートドライバ３は、撮像素子１のボトムゲートラインＢＧＬに接続され、コントローラからの制御信号Ｂｃｎｔに従って、各ボトムゲートラインＢＧＬに＋１０（Ｖ）程度または０（Ｖ）程度の信号を出力する。ボトムゲートドライバ３は、コントローラから供給される信号に従って、＋１０（Ｖ）程度の信号を各ボトムゲートラインＢＧＬに順次選択的に出力するシフトレジスタで構成される。ボトムゲートドライバ３の詳細については後述する。
【００３７】
ドレインドライバ４は、撮像素子１のドレインラインＤＬに接続され、コントローラからの制御信号Ｄｃｎｔに従って、後述する所定の期間において全てのドレインラインＤＬに定電圧（＋１０（Ｖ）程度）を出力し、電荷をプリチャージさせる。ドレインドライバ４は、プリチャージの後の所定の期間においてダブルゲートトランジスタ１０の半導体層にチャネルが形成されているか否かによって変化する各ドレインラインＤＬの電位を読み出し、画像データＤＡＴＡとしてコントローラに供給する。
【００３８】
次に、図１に示す撮像素子１を構成するダブルゲートトランジスタ１０の構造とその駆動原理について説明する。
【００３９】
図２は、ダブルゲートトランジスタ１０の概略的な構造を示す断面図である。図示するように、基板１０ａ上にクロムなどからなるボトムゲート電極１０ｂが形成されている。このボトムゲート電極１０ｂを覆うように、窒化シリコンからなるボトムゲート絶縁膜１０ｃが形成されている。
【００４０】
ボトムゲート絶縁膜１０ｃ上のボトムゲート電極１０ｂと対向する位置には、アモルファスシリコンまたはポリシリコンからなる半導体層１０ｄが形成されている。そして、半導体層１０ｄ上のブロッキング層、ｎ型半導体層（図示せず）を介して、半導体層１０ｄからボトムゲート絶縁膜１０ｃに渡るように、クロムからなるドレイン電極１０ｅとソース電極１０ｆとが形成されている。これら半導体層１０ｄ、ドレイン電極１０ｅ及びソース電極１０ｆを覆うように、窒化シリコンからなるトップゲート絶縁膜１０ｇが形成されている。
【００４１】
トップゲート絶縁膜１０ｇ上の半導体層１０ｄと対向する位置には、ＩＴＯ（Indium Tin Oxide）からなるトップゲート電極１０ｈが形成されている。そして、このトップゲート電極１０ｈを覆うように、窒化シリコンからなる絶縁保護膜１０ｉが形成されている。なお、このダブルゲートトランジスタ１０において、半導体層１０ｄへの光の入射は、それぞれ透明材料で形成された絶縁保護膜１０ｉ、トップゲート電極１０ｈ及びトップゲート絶縁膜１０ｇを介してなされる。
【００４２】
図３（ａ）〜（ｄ）は、ダブルゲートトランジスタ１０の駆動原理を示す模式図である。
【００４３】
図３（ａ）に示すように、トップゲート電極（ＴＧ）に印加されている電圧が＋２５（Ｖ）程度で、ボトムゲート電極（ＢＧ）に印加されている電圧が０（Ｖ）程度であると、半導体層１０ｄ内に連続したｎチャネルが形成されず、ドレイン電極（Ｄ）１０ｅに＋１０（Ｖ）程度の電圧が供給されても、ソース電極（Ｓ）１０ｆとの間に電流が流れない。また、この状態では、後述するフォトセンス状態において半導体層１０ｄの上部に蓄積された正孔が、同じ極性のトップゲート電極１０ｈの電圧により反発することにより、突出される。以下、この状態をリセット状態という。
【００４４】
図３（ｂ）に示すように、半導体層１０ｄに光が入射されると、その光量に応じて半導体層１０ｄ内に正孔−電子対が生じる。このとき、トップゲート電極（ＴＧ）１０ｈに印加されている電圧が−１５（Ｖ）程度で、ボトムゲート電極（ＢＧ）１０ｂに印加されている電圧が０（Ｖ）であると、発生した正孔−電子対のうちの正孔が半導体層１０ｄ内のブロッキング層（図の上部）に蓄積される。以下、この状態をフォトセンス状態という。なお、半導体層１０ｄ内に蓄積された正孔は、リセット状態となるまで半導体層１０ｄから吐出されることはない。
【００４５】
図３（ｃ）に示すように、フォトセンス状態において十分な量の正孔が半導体層１０ｄ内に蓄積されず、トップゲート電極（ＴＧ）１０ｈに印加されている電圧が−１５（Ｖ）程度で、ボトムゲート電極（ＢＧ）１０ｂに印加されている電圧が＋１０（Ｖ）程度であると、半導体層１０ｄ内に空乏層が広がり、ｎチャネルがピンチオフされ、半導体層１０ｄが高抵抗となる。このため、ドレイン電極（Ｄ）１０ｅに＋１０（Ｖ）程度の電圧が供給されても、ソース電極（Ｓ）１０ｆとの間に電流が流れない。以下、この状態を第１の読み出し状態という。
【００４６】
図３（ｄ）に示すように、フォトセンス状態において十分な量の正孔が半導体層１０ｄ内に蓄積され、トップゲート電極（ＴＧ）１０ｈに印加されている電圧が−１５（Ｖ）程度で、ボトムゲート電極（ＢＧ）１０ｂに印加されている電圧が＋１０（Ｖ）程度であると、蓄積されている正孔が負電圧の印加されているトップゲート電極１０ｈに引き寄せられて保持し、トップゲート電極１０ｈの負電圧が半導体層１０ｄに及ぼす影響を緩和させる。このため、半導体層１０ｄのボトムゲート電極１０ｂ側にｎチャネルが形成され、半導体層１０ｄが低抵抗となる。このため、ドレイン電極（Ｄ）に＋１０（Ｖ）程度の電圧が供給されると、ソース電極（Ｓ）１０ｆとの間に電流が流れる。以下、この状態を第２の読み出し状態という。
【００４７】
次に、図１に示すトップゲートドライバ２及びボトムゲートドライバ３の詳細について説明する。図４は、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの全体の構成を示すブロック図である。撮像素子１に配されているダブルゲートトランジスタ１０の行数（トップゲートラインＴＧＬの数）をｎとすると、いずれのドライバ２、３として適用される場合も、このシフトレジスタは、ｎ個の段ＲＳ１（１）〜ＲＳ１（ｎ）から構成される。
【００４８】
各段ＲＳ１（ｋ）（ｋ：１〜ｎの整数）は、入力信号端子ＩＮ、出力信号端子ＯＵＴ、制御信号端子Φ、定電圧入力端子ＳＳ、基準電圧入力端子ＤＤ、及びクロック信号入力端子ｃｌｋを有している。出力信号端子ＯＵＴは、各段ＲＳ１（ｋ）の出力信号ｏｕｔ（ｋ）を出力する端子である。出力信号ｏｕｔ（ｋ）は、それぞれ撮像素子１の各トップゲートラインＴＧＬ（トップゲートドライバ２として適用の場合）、或いは各ボトムゲートラインＢＧＬ（ボトムゲートドライバ３として適用の場合）に出力される。
【００４９】
入力信号端子ＩＮは、コントローラからのスタート信号Ｖｓｔ（１番目の段ＲＳ１（１）の場合）、または前の段ＲＳ（ｋ−１）（ｋ：２〜ｎの整数）から出力された出力信号ｏｕｔ（ｋ−１）（２番目以降の段の場合）が入力される端子である。
【００５０】
定電圧入力端子ＳＳは、コントローラからの定電圧Ｖｓｓが供給される端子である。定電圧入力端子ＳＳに供給される定電圧Ｖｓｓのレベルは、−１５（Ｖ）程度（トップゲートドライバ２として適用の場合）、或いは０（Ｖ）（ボトムゲートドライバ３として適用の場合）である。基準電圧入力端子ＤＤは、所定の基準電圧Ｖｄｄが供給される端子である。基準電圧入力端子ＤＤに供給される基準電圧のレベルは、＋２５（Ｖ）程度である。
【００５１】
クロック信号入力端子ｃｌｋは、コントローラからのクロック信号ＣＫ１（奇数番目の段の場合）、或いはクロック信号ＣＫ２（偶数段目の段の場合）が供給される端子である。クロック信号ＣＫ１、ＣＫ２はそれぞれ、前記シフトレジスタの出力信号をシフトしていくタイムスロットのうちの所定期間、タイムスロット毎に交互に駆動レベルとなる。トップゲートドライバ２として適用した場合は、クロック信号ＣＫ１、ＣＫ２は、ハイレベル（ｎチャネルトランジスタにおけるオン電圧レベル）が＋２５（Ｖ）程度、ローレベル（ｎチャネルトランジスタにおけるオフ電圧レベル）が−１５（Ｖ）程度である。一方、ボトムゲートドライバ３として適用した場合は、ハイレベル（ｎチャネルトランジスタにおけるオン電圧レベル）が＋１０（Ｖ）程度、ローレベル（ｎチャネルトランジスタにおけるオフ電圧レベル）が０（Ｖ）である。
【００５２】
制御信号端子Φは、コントローラからの制御信号φ１（奇数番目の段の場合）、或いは制御信号φ２（偶数番目の段の場合）が供給される端子である。制御信号φ１、φ２のハイレベルは、後述するようにこれが供給されるｎチャネルのＴＦＴのオンレベルとなる所定の値、ローレベルは、そのＴＦＴのオフレベルとなる所定の値である。
【００５３】
図５は、上記構成のシフトレジスタの各段ＲＳ１（ｋ）（ｋ：１〜ｎの整数）の回路構成を示す図である。図示するように、各段ＲＳ１（ｋ）は、基本構成として５つのＴＦＴ（Thin Film Transistor）２１〜２５と、付加構成として１つのＴＦＴ３１とを有している。ＴＦＴ２１〜２５、３１は、いずれもｎチャネルＭＯＳ型の電界効果トランジスタで構成されるもので、図２に示したダブルゲートトランジスタ１０のボトムゲート電極１０ｂまたはトップゲート電極１０ｈを除いた構造となっている。
【００５４】
各段のＴＦＴ２１のゲート電極（制御端子）は制御信号端子Φに、ドレイン電極（電流路の一端）は入力信号端子ＩＮに、ソース電極（電流路の他端）はＴＦＴ２２、２４のゲート電極（制御端子）に接続されている。ＴＦＴ２２のドレイン電極（電流路の一端）はＴＦＴ２３のソース電極（電流路の他端）に、ソース電極（電流路の他端）は定電圧入力端子ＳＳに接続されている。ＴＦＴ２４のドレイン電極（電流路の一端）はクロック信号入力端子ｃｌｋに、ソース電極（電流路の他端）はＴＦＴ２５のドレイン電極（電流路の一端）と出力信号端子ＯＵＴとに接続されている。ＴＦＴ２５のゲート電極（制御端子）はＴＦＴ２３のソース電極（電流路の他端）に、ソース電極（電流路の他端）は定電圧入力端子ＳＳに接続されている。
【００５５】
また、ＴＦＴ２１のソース電極とＴＦＴ２２、２４のゲート電極との間の配線及びこれと関係するＴＦＴ２１、２２、２４の寄生容量とによって、電荷を蓄積するための容量Ａが形成されている。また、ＴＦＴ２３のソース電極とＴＦＴ２４のドレイン電極との間には、ＴＦＴ２２のオン／オフによって電荷を放出／蓄積する容量Ｂが形成されている。
【００５６】
各段のＴＦＴ２１のゲート電極には、コントローラからの制御信号φ１またはφ２が供給される。ＴＦＴ２１のドレイン電極には、前の段ＲＳ１（ｋ−１）からの出力信号ｏｕｔ（ｋ−１）が供給される。ＴＦＴ２１は、ハイレベル（オンレベル）の信号φ１またはφ２が供給されたときにオンし、出力信号ｏｕｔ（ｋ−１）によりドレイン電極とソース電極との間に電流が流れる。これにより、ＴＦＴ３１を介して容量Ａに電荷をチャージさせる。
【００５７】
各段のＴＦＴ２２は、容量Ａに多量の電荷（高電圧）がチャージされていないときにオフ状態となり、ＴＦＴ２３及びＴＦＴ３１からなる負荷を介して供給された基準電圧ＶｄｄをＴＦＴ２５のゲート電極に供給させる。また、ＴＦＴ２２は、容量Ａに電荷がチャージされているときにオン状態となり、ドレイン電極とソース電極との間に貫通電流を流させる。
【００５８】
各段のＴＦＴ２４は、容量Ａがチャージされているとき（すなわち、ＴＦＴ２５がオフ状態のとき）にオン状態となり、入力されたクロック信号ＣＫ１、ＣＫ２によりゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされる。ＴＦＴ２４のゲート電極及びドレイン電極並びにそれらの間のゲート絶縁膜による寄生容量がチャージアップされることによるブートストラップ効果のため、容量Ａの電位が後述するように上昇し、そして、ＴＦＴ２４のゲート飽和電圧にまで達するとＴＦＴ２４のソース−ドレイン電流が飽和し、出力信号ｏｕｔ（ｋ）は、実質的にクロック信号ＣＫ１、ＣＫ２とほぼ同電位となる。各段のＴＦＴ２４は、また、容量Ａに電荷がしきい値に達する程度にチャージされていないとき（すなわち、ＴＦＴ２５がオン状態のとき）にオフ状態となり、ドレイン電極に供給されたクロック信号ＣＫ１、ＣＫ２の出力を遮断する。
【００５９】
各段のＴＦＴ２５のドレイン電極には、定電圧Ｖｓｓが供給される。ＴＦＴ２５は、容量Ａに電荷がしきい値に達する程度にチャージされていないとき（すなわち、ＴＦＴ２５がオン状態のとき）にオフ状態となり、ＴＦＴ２４のソース電極から出力された信号のレベルを当該段の出力信号ｏｕｔ（ｋ）として出力させる。ＴＦＴ２５は、また、容量Ａにしきい値に達する程度に電荷がチャージされているとき（すなわち、ＴＦＴ２５がオフ状態のとき）にオン状態となり、ドレイン電極に供給された定電圧Ｖｓｓのレベルをソース電極から当該段の出力信号ｏｕｔ（ｋ）として出力させる。
【００６０】
また、ＴＦＴ３１のゲート電極（制御端子）とドレイン電極（電流路の一端）とは基準電圧入力端子ＤＤに接続されている。ＴＦＴ２３のドレイン電極（電流路の一端）は基準電圧入力端子ＤＤに接続され、ＴＦＴ２３のゲート電極（制御端子）はＴＦＴ３１のソース電極（電流路の他端）に接続されている。このような接続関係を有するＴＦＴ２３とＴＦＴ３１とで、ＴＦＴ２２のドレイン電極に電圧信号を供給する際の負荷を形成している。
【００６１】
このような負荷は、通常の場合、ゲート電極とドレイン電極とに同一の電圧信号が供給される１つのＴＦＴ２３によって構成される。しかし、このように１つのＴＦＴで形成した負荷では、その寄生容量に起因してソース電極から出力される電圧のレベルが十分に上がらないという問題が生じ得る。これに対して、この実施の形態のシフトレジスタでは、２つのＴＦＴ２３、３１を用いたことによるブートストラップ効果のため、ＴＦＴ２３のソース電極から出力される電圧のレベルを、基準電圧入力端子ＤＤから供給された基準電圧Ｖｄｄとほぼ同じレベルまで上昇させることができる。この点については、さらに詳しく後述する。
【００６２】
以下、この実施の形態にかかる撮像装置の動作について説明する。最初に、トップゲートドライバ２及びボトムゲートドライバ３の動作について説明する。なお、トップゲートドライバ２とボトムゲートドライバ３とは、それぞれ入出力される信号の電圧レベルとタイミングとが異なるだけであるので、以下の説明において、ボトムゲートドライバ３の動作の説明は、トップゲートドライバ２と異なる部分のみに止めることとする。
【００６３】
図６は、トップゲートドライバ２として適用した場合における、この実施の形態のシフトレジスタの動作を示すタイミングチャートである。図中、ｔｑ〜ｔ（ｑ＋１）（ｑ：ｎ以下の自然数）の間となる１ｔ分の期間が１選択期間である。ここでは、１番目以外の奇数番目の段ＲＳ１（ｋ）（ｋ：３，５，・・・，ｎ−１）を例としているが、１番目の段も出力信号ｏｕｔ（ｋ−１）をコントローラからのスタート信号Ｖｓｔとすれば、他の奇数番目の段と同じである。また、偶数番目の段も、制御信号φ１を制御信号φ２に、クロック信号ＣＫ１をクロック信号ＣＫ２とすれば、奇数番目の段と同じ動作である。
【００６４】
タイミングｔ０〜ｔ１の間、クロック信号ＣＫ２がハイレベル（Ｖｄｄと同じレベル）となると、前の段ＲＳ１（ｋ−１）から当該段ＲＳ１（ｋ）の入力端子ＩＮに供給される出力信号ｏｕｔ（ｋ−１）がハイレベルとなる（図中、×をプロットして示す）。この間において、制御信号端子Φから入力される制御信号φ１が一定期間ハイレベルに変化すると、この一定期間だけＴＦＴ２１がオンし、入力端子ＩＮに供給された出力信号ｏｕｔ（ｋ−１）のハイレベルがＴＦＴ２１のソース電極から出力される。
【００６５】
これにより、この信号がＴＦＴ２１のソース電極から出力されることにより、容量Ａの電位が入力信号端子ＩＮから供給された出力信号ｏｕｔ（ｋ−１）に近いレベルにまで上昇する。容量Ａの電位が上昇し、ＴＦＴ２２、２４の閾値電圧を超えると、当該段ＲＳ１（ｋ）のＴＦＴ２２、２４がオン、ＴＦＴ２５がオフする。
【００６６】
次に、タイミングｔ１〜ｔ２の間において、クロック信号入力端子ｃｌｋから入力されるクロック信号ＣＫ１がハイレベルに変化する。すると、ＴＦＴ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされる。そして、この寄生容量の電位がゲート飽和電圧に達すると、ＴＦＴ２４のドレイン電極とソース電極との間に流れる電流が飽和し、当該段ＲＳ１（ｋ）の出力端子ＯＵＴから出力される出力信号ｏｕｔ（ｋ）は、クロック信号ＣＫ１のレベルとほぼ同電位となる（図中、実線で示す）。
【００６７】
次に、タイミングｔ２になると、クロック信号ＣＫ１がローレベル（Ｖｓｓと同レベル）に変化する。これにより、出力信号ｏｕｔ（ｋ）のレベルもこれとほぼ同じとなる。さらに、タイミングｔ３になるまでの間で制御信号φ１が一定期間ハイレベルになると、ＴＦＴ２１が再びオンし、容量Ａに蓄積された電荷がＴＦＴ２１、及び前の段ＲＳ１（ｋ−１）のＴＦＴ２５（オン状態）を介して放出される。これにより、ＴＦＴ２２、２４がオフする。ここで、前の段ＲＳ１（ｋ−１）のＴＦＴ２５がオン状態となっている理由は後述する。
【００６８】
ところで、ＴＦＴ３１のゲート電極とドレイン電極とには、基準電圧Ｖｄｄが供給されている。電源をオンして基準電圧Ｖｄｄを供給したとき、ＴＦＴ３１はオン状態となるために、ドレイン−ソース間に電流が流れ、ソース電極の電圧が上昇する。ここで、ソース電極の電圧がＶｄｄ−Ｖｔｈ31（Ｖｔｈ31は、ＴＦＴ３１の閾値電圧）に達すると、ゲート電極とチャネルと間の電圧がＶｔｈを越えない状態となるので、ＴＦＴ３１はオフする。従って、電源投入時の一定期間以降、ＴＦＴ３１のソース電極とＴＦＴ２３のゲート電極との間に電荷が閉じこめられており、ＴＦＴ２２がオフした瞬間のＴＦＴ２３のゲート電極の電圧Ｖｇは、Ｖｄｄ−Ｖｔｈ31となっている。
【００６９】
一方、この瞬間において、ＴＦＴ２３のドレイン電極には、同じように基準電圧Ｖｄｄが供給されているが、ソース電極の電位は０（Ｖ）程度である。すなわち、ＴＦＴ２３のゲート電極とチャネルと間の電圧がＶｔｈ23（Ｖｔｈ23は、ＴＦＴ２３の閾値電圧）を越えているので、ドレイン−ソース電流が流れ、ＴＦＴ２３のゲート容量がチャージアップされる。この際、ＴＦＴ３１がオフしており、ＴＦＴ２３のゲート電極とＴＦＴ３１のソース電極との間に電荷が閉じこめられるので、ＴＦＴ２３のゲート電極の電位がブートストラップ効果により上昇する。
【００７０】
この際におけるＴＦＴ２３のゲート電極の最大値は、数式１で表せる。
【数１】
Ｖｄｄ−Ｖｔｈ31＋（Ｃ23／（Ｃ31＋Ｃ23））×（Ｖｄｄ−ＢＬ）
【００７１】
Ｃ23：ＴＦＴ２３のゲート容量
Ｃ31：ＴＦＴ３１のゲート容量
ＢＬ：容量Ｂのローレベル
（ＴＦＴ２２、２３のコンダクタンス比で決定される）
Ｖｄｄ−Ｖｔｈ31：容量ＢがローレベルのときのＴＦＴ２３のゲート電圧
Ｖｄｄ−ＢＬ：容量Ｂの電位の変化量
【００７２】
このようにＴＦＴ２２がオフした場合において、ＴＦＴ２３は、ゲート電圧が上昇することによって、そのゲート電極とチャネルとの間の電圧が閾値電圧Ｖｔｈ23を下回らない。これにより、ＴＦＴ２３はオフすることがなく、ＴＦＴ３１と共に負荷を構成するＴＦＴ２３のソース電極から供給される電荷が容量Ｂに蓄積され、図６に示すように、容量Ｂの電位がブートストラップ効果のために基準電圧Ｖｄｄのほぼ同じレベルにまで上昇する（図中、●でプロットする）。
【００７３】
このようにして容量Ｂに電荷が蓄積され、容量Ｂの電位が上昇することによって、ＴＦＴ２５がオンする。しかも、容量Ｂの電位は、ほぼ基準電圧Ｖｄｄのレベルにまで上昇することにより、ＴＦＴ２５は誤動作することなく確実にオンすることができる。これにより、次の水平期間で後ろの段ＲＳ１（ｋ＋１）のＴＦＴ２１がオンしたときに、その容量Ａに蓄積された電荷を放出させることができ、オフ時の出力信号をローレベルに維持することができる。
【００７４】
このような動作を奇数段、偶数段共に順次繰り返していくことにより、トップゲートドライバ２の各段ＲＳ１（ｋ）（ｋ：１〜ｎ）の出力信号ｏｕｔ（ｋ）がそれぞれ１選択期間１ｔずつハイレベルに変化し、順次シフトしていく。
【００７５】
また、ボトムゲートドライバ３の動作は、トップゲートドライバ２の動作とほぼ同じであるが、コントローラから供給される信号ＣＫ１、ＣＫ２のハイレベルが１０（Ｖ）程度であるため、各段ＲＳ１（ｋ）（ｋ：１〜ｎ）の出力信号ｏｕｔ（ｋ）のハイレベルはほぼ１０（Ｖ）程度である。また、クロック信号ＣＫ１、ＣＫ２がハイレベルとなっている期間は、１選択期間１ｔよりも短い所定の期間である。
【００７６】
次に、撮像素子１を駆動して画像を撮影するための全体の動作について、図７（ａ）〜（ｉ）に示す模式図を参照して説明する。なお、以下の説明において、１Ｔの期間は、１水平期間と同じ長さを有するものとする。また、説明を簡単にするため、撮像素子１に配置されているダブルゲートトランジスタ１０のうち、最初の３行のみを考えることとする。
【００７７】
まず、タイミングＴ１からＴ２までの１Ｔの期間において、図７（ａ）に示すように、トップゲートドライバ２は、１行目のトップゲートラインＴＧＬを選択して＋２５（Ｖ）程度を出力し、２、３行目（他の全行）のトップゲートラインＴＧＬに−１５（Ｖ）程度を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）程度を出力する。この期間において、１行目のダブルゲートトランジスタ１０がリセット状態となり、２、３行目のダブルゲートトランジスタ１０が前の垂直期間での読み出し状態を終了した状態（フォトセンスに影響しない状態）となる。
【００７８】
次に、タイミングＴ２からＴ３までの１Ｔの期間において、図７（ｂ）に示すように、トップゲートドライバ２は、２行目のトップゲートラインＴＧＬを選択して＋２５（Ｖ）程度を出力し、他のトップゲートラインＴＧＬに−１５（Ｖ）程度を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）程度を出力する。この期間において、１行目のダブルゲートトランジスタ１０がフォトセンス状態となり、２行目のダブルゲートトランジスタ１０がリセット状態となり、３行目のダブルゲートトランジスタ１０が前の垂直期間での読み出し状態を終了した状態（フォトセンスに影響しない状態）となる。
【００７９】
次に、タイミングＴ３からＴ４までの１Ｔの期間において、図７（ｃ）に示すように、トップゲートドライバ２は、３行目のトップゲートラインＴＧＬを選択して＋２５（Ｖ）程度を出力し、他のトップゲートラインＴＧＬに−１５（Ｖ）程度を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）程度を出力する。この期間において、１、２行目のダブルゲートトランジスタがフォトセンス状態となり、３行目のダブルゲートトランジスタ１０がリセット状態となる。
【００８０】
次に、タイミングＴ４からＴ４．５までの０．５Ｔの期間において、図７（ｄ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）程度を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）程度を出力する。また、ドレインドライバ４は、すべてのドレインラインＤＬに＋１０（Ｖ）程度を出力する。この期間において、すべての行のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００８１】
次に、タイミングＴ４．５からＴ５までの０．５Ｔの期間において、図７（ｅ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）程度を出力する。一方、ボトムゲートドライバ３は、１行目のボトムゲートラインＢＧＬを選択して＋１０（Ｖ）程度を出力し、他のボトムゲートラインＢＧＬに０（Ｖ）程度を出力する。この期間において、１行目のダブルゲートトランジスタ１０が第１または第２の読み出し状態となり、２、３行目のダブルゲートトランジスタ１０がフォトセンス状態のままとなる。
【００８２】
ここで、１行目のダブルゲートトランジスタ１０は、フォトセンス状態となっていたタイミングＴ２からＴ４．５までの期間で十分な光が半導体層に照射されていると、第２の読み出し状態となって半導体層内にｎチャネルが形成されるため、対応するドレインラインＤＬ上の電荷がディスチャージされる。一方、タイミングＴ２からＴ４．５までの期間で十分な光が半導体層に照射されていないと、第１の読み出し状態となって半導体層内のｎチャネルがピンチオフされるため、対応するドレインラインＤＬ上の電荷はディスチャージされない。ドレインドライバ４は、タイミングＴ４．５からＴ５までの期間で各ドレインラインＤＬ上の電位を読み出し、１行目のダブルゲートトランジスタ１０が検出した画像データＤＡＴＡとしてコントローラに供給する。
【００８３】
次に、タイミングＴ５からＴ５．５までの０．５Ｔの期間において、図７（ｆ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）程度を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）を出力する。また、ドレインドライバ４は、すべてのドレインラインＤＬに＋１０（Ｖ）程度を出力する。この期間において、１行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、２、３行目のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００８４】
次に、タイミングＴ５．５からＴ６までの０．５Ｔの期間において、図７（ｇ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）程度を出力する。一方、ボトムゲートドライバ３は、２行目のボトムゲートラインＢＧＬを選択して＋１０（Ｖ）程度を出力し、他のボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、２行目のダブルゲートトランジスタ１０が第１または第２の読み出し状態となり、３行目のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００８５】
ここで、２行のダブルゲートトランジスタ１０は、フォトセンス状態となっていたタイミングＴ３からＴ５．５までの期間で十分な光が半導体層に照射されていると、第２の読み出し状態となって半導体層内にｎチャネルが形成されるため、対応するドレインラインＤＬ上の電荷がディスチャージされる。一方、タイミングＴ３からＴ５．５までの期間で十分な光が半導体層に照射されていないと、第１の読み出し状態となって半導体層内のｎチャネルがピンチオフされるため、対応するドレインラインＤＬ上の電荷はディスチャージされない。ドレインドライバ４は、タイミングＴ５．５からＴ６までの期間で各ドレインラインＤＬ上の電位を読み出し、２行目のダブルゲートトランジスタ１０が検出した画像データＤＡＴＡとしてコントローラに供給する。
【００８６】
次に、タイミングＴ６からＴ６．５までの０．５Ｔの期間において、図７（ｈ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）程度を出力する。一方、ボトムゲートドライバ３は、すべてのボトムゲートラインＢＧＬに０（Ｖ）程度を出力する。また、ドレインドライバ４は、すべてのドレインラインＤＬに＋１０（Ｖ）程度を出力する。この期間において、１、２行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、３行目のダブルゲートトランジスタ１０がフォトセンス状態となる。
【００８７】
次に、タイミングＴ６．５からＴ７までの０．５Ｔの期間において、図７（ｉ）に示すように、トップゲートドライバ２は、すべてのトップゲートラインＴＧＬに−１５（Ｖ）程度を出力する。一方、ボトムゲートドライバ３は、３行目のボトムゲートラインＢＧＬを選択して＋１０（Ｖ）程度を出力し、他のボトムゲートラインＢＧＬに０（Ｖ）を出力する。この期間において、１、２行目のダブルゲートトランジスタ１０が読み出しを終了した状態となり、３行目のダブルゲートトランジスタ１０が第１または第２の読み出し状態となる。
【００８８】
ここで、３行目のダブルゲートトランジスタ１０は、フォトセンス状態となっていたタイミングＴ４からＴ６．５までの期間で十分な光が半導体層に照射されていると、第２の読み出し状態となって半導体層内にｎチャネルが形成されるため、対応するドレインラインＤＬ上の電荷がディスチャージされる。一方、タイミングＴ４からＴ６．５までの期間で十分な光が半導体層に照射されていないと、第１の読み出し状態となって半導体層内のｎチャネルがピンチオフされるため、対応するドレインラインＤＬ上の電荷はディスチャージされない。ドレインドライバ４は、タイミングＴ６．５からＴ７までの期間で各ドレインラインＤＬ上の電位を読み出し、３行目のダブルゲートトランジスタ１０が検出した画像データＤＡＴＡとしてコントローラに供給する。
【００８９】
こうしてドレインドライバ４から行毎に供給された画像データＤＡＴＡに対して、コントローラが所定の処理を行うことで、撮像対象物の画像データが生成される。
【００９０】
以下、基本構成としてのＴＦＴ２３に加えて付加構成としてのＴＦＴ３１を用いて、負荷を構成したことによって得られる効果について、比較例を以て説明する。図８は、この比較例においてトップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの１段分の構成を示す回路図である。付加構成のＴＦＴ３１がなく、ＴＦＴ２３のゲート電極とドレイン電極とを基準電圧入力端子ＤＤに接続し、負荷を構成している。なお、シフトレジスタの全体構成としては、上記の図４に示すものと同じである。
【００９１】
次に、この比較例のシフトレジスタの動作を、トップゲートドライバ２として適用した場合を例として説明する。図９は、トップゲートドライバ２として適用した場合におけるこの比較例のシフトレジスタの動作を示すタイミングチャートである。ここでも、１ｔ分の期間が１選択期間であり、また、１番目以外の奇数番目の段ＲＳ１（ｋ）（ｋ：３，５，・・・，ｎ−１）を例としている。
【００９２】
この比較例のシフトレジスタは、タイミングｔ２〜ｔ３の間において、制御信号φ１がハイレベルに変化したときの動作が、上記の実施の形態のシフトレジスタにおけるものと大きく異なる。
【００９３】
タイミングｔ２〜ｔ３の間において、制御信号φ１がハイレベルに変化すると、上記の実施の形態の場合と同様、容量Ａに蓄積された電荷が放出され、ＴＦＴ２２がオフする。
【００９４】
ＴＦＴ２２がオフした瞬間において、ＴＦＴ２３のゲート電極とドレイン電極との電位は基準電圧Ｖｄｄであり、ソース電極の電位は０（Ｖ）である。すなわち、ＴＦＴ２３のゲート電極とチャネルと間の電圧がＶｔｈ23（Ｖｔｈ23は、ＴＦＴ２３の閾値電圧）を越えているので、ドレイン−ソース電流が流れ、ＴＦＴ２３のゲート容量がチャージアップされる。しかし、この構成では、ＴＦＴ２３のゲート電極は、基準電圧入力端子ＤＤ及びＴＦＴ２３のドレイン電極に接続されているため、Ｖｄｄ以上には上昇しない。
【００９５】
ドレイン−ソース電流が流れることにより、容量Ｂに電荷が供給され、ＴＦＴ２３のソース電極の電位も徐々に上昇していき、所定のタイミングでＶｄｄ−Ｖｔｈ23となる。こうなった場合、ＴＦＴ２３のゲート電極とチャネルとの間の電圧が、閾値電圧Ｖｔｈ23以下となり、ＴＦＴ２３はオフしてしまう。これにより、図９に示すように、容量Ｂの電位はＶｄｄ−Ｖｔｈ23よりも上昇しなくなる（図中、●でプロットして示す）。
【００９６】
ここで、基準電圧Ｖｄｄ、ＴＦＴ２３の閾値電圧Ｖｔｈ23、ＴＦＴ２５の閾値電圧Ｖｔｈ25の関係によっては、ＴＦＴ２５のゲート電極の電位（容量Ｂの電位）が閾値電圧Ｖｔｈ25に達せず、ＴＦＴ２５がオンしないということが起こりうる。また、ＴＦＴ２５がオンしたとしてもゲート電圧が低いため次段の容量Ａからの不要なチャージを十分排出できない場合があり、オフ時の出力信号の電圧が高くなるといったことが起こりうる。これにより、この比較例のシフトレジスタでは、予期しなかった誤動作が生じる可能性があり、動作が安定しない。
【００９７】
以上説明したように、この実施の形態にかかる撮像装置では、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの各段ＲＳ１（ｋ）（ｋ：１〜ｎの整数）から信号ＣＫ１、ＣＫ２のハイレベルをほぼそのまま出力信号のレベルとして出力することができる。このため、各段ＲＳ１（ｋ）にバッファ等を設けなくても、出力信号のレベルを減衰させることなく、順次シフトしていくことができる。
【００９８】
また、基本構成としてのＴＦＴ２３の他に、ＴＦＴ３１を加えて負荷を構成していることにより、ＴＦＴ２２がオフしているときに容量Ｂの電位をほぼ基準電圧Ｖｄｄのレベルにまで上昇させることができる。このため、いずれの段ＲＳ１（ｋ）（ｋ：１〜ｎの整数）においても、ＴＦＴ２５がオンしないというような誤動作を生じることがなく、シフトレジスタとしての動作が安定する。
【００９９】
また、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタは、ＴＦＴ２１〜２５、３１のみで、他の素子を用いることなく構成することができる。ここで、ＴＦＴ２１〜２５、３１は、撮像素子１を構成するダブルゲートトランジスタ１０のボトムゲート電極１０ｂまたはトップゲート電極１０ｈを除いた構造を有している。このため、撮像素子１を基板１０ａ上に形成する際に、同一の基板１０ａ上に、同一プロセスでＴＦＴ２１〜２５、３１を、すなわちトップゲートドライバ２及びボトムゲートドライバ３を形成することができる。
【０１００】
［第２の実施の形態］
この実施の形態にかかる撮像装置の構成は、第１の実施の形態にかかるものとほぼ同じである。但し、この実施の形態では、トップゲートドライバ２及びボトムゲートドライバ３の構成が第１の実施の形態のものと異なり、また、これらにコントローラから供給される制御信号Ｔｃｎｔ、Ｂｃｎｔに含まれる信号が第１の実施の形態のものと異なる。
【０１０１】
図１０は、この実施の形態において、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの全体の構成を示すブロック図である。このシフトレジスタは、ドライバ２、３のいずれとして適用される場合にも、撮像素子１に配されているダブルゲートトランジスタ１０の行数（トップゲートラインＴＧＬの数）をｎとすると、ｎ個の段ＲＳ２（１）〜ＲＳ２（ｎ）から構成される。
【０１０２】
各段ＲＳ２（ｋ）（ｋ：１〜ｎの整数）は、入力信号端子ＩＮ、出力信号端子ＯＵＴ、定電圧入力端子ＳＳ、基準電圧入力端子ＤＤ、クロック信号入力端子ｃｌｋ、及びリセット信号入力端子ＲＳＴを有している。入力信号端子ＩＮ、出力信号端子ＯＵＴ、定電圧入力端子ＳＳ、基準電圧入力端子ＤＤ、及びクロック信号入力端子ｃｌｋの機能、供給される信号の内容は、第１の実施の形態のものと同様である。
【０１０３】
リセット信号入力端子ＲＳＴは、後ろの段ＲＳ２（ｋ＋１）（ｋ：１〜ｎ−１の整数）からの出力信号ｏｕｔ（ｋ＋１）（ｎ−１番目迄の段の場合）、或いはコントローラからのリセット信号Ｖｒｓｔ（最終段ＲＳ２（ｎ）の場合）が入力される端子である。
【０１０４】
図１１は、上記構成のシフトレジスタの各段ＲＳ２（１）〜ＲＳ２（ｎ）の回路構成を示す図である。図示するように、各段ＲＳ２（１）〜ＲＳ２（ｎ）は、基本構成として６つのＴＦＴ２２〜２７と、付加構成として１つのＴＦＴ３１とを有している。ＴＦＴ２２〜２５の機能は、第１の実施の形態のものと同様である。また、ＴＦＴ２６、２７も、ＴＦＴ２２〜２５、３１と同様に、ｎチャネルＭＯＳ型の電界効果トランジスタで構成されている。
【０１０５】
ＴＦＴ２６のゲート電極及びドレイン電極は入力信号端子ＩＮに、ソース電極はＴＦＴ２２、２４のゲート電極に接続されている。ＴＦＴ２７のゲート電極（制御端子）は基準電圧入力端子ＤＤに、ドレイン電極（電流路の一端）は後述するように形成された容量Ａの配線に、ソース電極（電流路の他端）は定電圧入力端子ＳＳに接続されている。ＴＦＴ２６のソース電極とＴＦＴ２２、２４のゲート電極及びＴＦＴ２７のドレイン電極との間の配線には、この配線自体と関係するＴＦＴ２２、２４、２６、２７の寄生容量とによって、電荷を蓄積するための容量Ａが形成されている。
【０１０６】
ＴＦＴ２６のゲート電極とドレイン電極とには、前の段ＲＳ２（ｋ−１）からの出力信号ｏｕｔ（ｋ−１）が供給される。ＴＦＴ２６は、ハイレベル（御レベル）の出力信号ｏｕｔ（ｋ−１）が供給されたときにオンし、この出力信号ｏｕｔ（ｋ−１）によりドレイン電極とソース電極との間に電流が流れる。これにより、ＴＦＴ３２を介して容量Ａに電荷をチャージさせる。
【０１０７】
したがって、本実施形態のＴＦＴ２６は、入力信号端子ＩＮの電圧レベルがハイのときは一垂直期間で一度だけなので、図５のように頻繁にハイになる制御信号φ１或いは制御信号φ２が入力される第１の実施の形態のＴＦＴ２１に比べて、ゲート絶縁膜に高電圧によるチャージが残りにくく、ゲートしきい値がずれることが抑制できる。しかしながら、入力信号端子ＩＮの電圧レベルがローのときは容量Ａに蓄積された電荷をディスチャージさせることができない。このため、この実施の形態のシフトレジスタには、容量Ａに蓄積された電荷をディスチャージさせるためのＴＦＴ２７が設けられている。
【０１０８】
ＴＦＴ２７のゲート電極には、後ろの段ＲＳ２（ｋ＋１）の出力信号ｏｕｔ（ｋ＋１）が供給される。ＴＦＴ２７は、ゲート電極に供給される出力信号ｏｕｔ（ｋ＋１）がハイレベルになったときにオンし、容量Ａに蓄積された電荷をディスチャージさせる。
【０１０９】
以下、この実施の形態にかかる撮像装置の動作について説明する。第１の実施の形態との違いは、トップゲートドライバ２及びボトムゲートドライバ３の動作のみであり、これについて説明する。この実施の形態でも、トップゲートドライバ２とボトムゲートドライバ３とは、それぞれ制御信号Ｔｃｎｔ、Ｂｃｎｔとして供給される入出力される信号のレベルとタイミングとが異なるだけであるので、ボトムゲートドライバ３の動作の説明は、トップゲートドライバ２と異なる部分のみに止めることとする。
【０１１０】
図１２は、トップゲートドライバ２として適用した場合における、この実施の形態のシフトレジスタの動作を示すタイミングチャートである。図中、１ｔ分の期間が１選択期間である。ここでは、最終段以外の偶数番目の段ＲＳ２（ｋ）（ｋ：２，４，・・・，ｎ−２）を例としている。最終段も出力信号ｏｕｔ（ｋ＋１）をコントローラからのリセット信号Ｖｒｓｔとすれば、他の偶数番目の段と同じである。また、奇数番目の段もクロック信号ＣＫ２をクロック信号ＣＫ１と、さらに１番目の段では出力信号ｏｕｔ（ｋ−１）をコントローラからのスタート信号Ｖｓｔとすれば、偶数番目の段と同じである。
【０１１１】
タイミングｔ０〜ｔ１の間の一定期間、クロック信号ＣＫ１がハイレベル（Ｖｄｄと同じレベル）となると、前の段ＲＳ２（ｋ−１）から当該段ＲＳ２（ｋ）の入力端子ＩＮに供給される出力信号ｏｕｔ（ｋ−１）がハイレベルとなる（図中、×をプロットして示す）。この間、ＴＦＴ２６は、ゲート電極の電位がハイレベルとなってオンし、出力信号ｏｕｔ（ｋ−１）のハイレベルがＴＦＴ２６のソース電極から出力される。
【０１１２】
これにより、この信号がＴＦＴ２１のソース電極から出力されることにより、容量Ａの電位が入力信号端子ＩＮから供給された出力信号ｏｕｔ（ｋ−１）に近いレベルにまで上昇する。容量Ａの電位が上昇し、ＴＦＴ２２、２４の閾値電圧を超えると、当該段ＲＳ１（ｋ）のＴＦＴ２２、２４がオン、ＴＦＴ２５がオフする。
【０１１３】
次に、タイミングｔ１〜ｔ２の間の一定期間、クロック信号入力端子ｃｌｋから入力されるクロック信号ＣＫ２がハイレベルに変化する。すると、ＴＦＴ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がブートストラップ効果によりチャージアップされる。そして、この寄生容量の電位がゲート飽和電圧に達すると、ＴＦＴ２４のドレイン電極とソース電極との間に流れる電流が飽和し、当該段ＲＳ２（ｋ）の出力端子ＯＵＴから出力される出力信号ｏｕｔ（ｋ）は、クロック信号ＣＫ２のレベルとほぼ同電位となる（図中、実線で示す）。
【０１１４】
次に、タイミングｔ１〜ｔ２の間の終わりの方の期間になると、クロック信号ＣＫ２がローレベル（Ｖｓｓと同じレベル）に変化する。これにより、出力信号ｏｕｔ（ｋ）のレベルもこれとほぼ同じとなる。さらに、タイミングｔ２になると、リセット信号入力端子ＲＳＴに後ろの段ＲＳ２（ｋ＋１）の出力信号ｏｕｔ（ｋ＋１）（ハイレベル）が入力される。これにより、ＴＦＴ２７がオンし、容量Ａに蓄積された電荷がＴＦＴ２７を介して放出される。これにより、ＴＦＴ２２、２４がオフする。
【０１１５】
ＴＦＴ２２がオフすることによって、負荷を構成するＴＦＴ２３のソース電極から供給される電荷が、容量Ｂに蓄積される。この際、容量Ｂの電位は、上記の第１の実施の形態の場合と同様の理由により、図１２に示すように、ほぼ基準電圧Ｖｄｄのレベルにまで上昇する（図中、●でプロットして示す）。そして、ＴＦＴ２５は、誤動作することなく確実にオンする。
【０１１６】
この状態は、再び段ＲＳ１（ｋ）のＴＦＴ２６の入力端子ＩＮに、ハイレベルのスタート信号Ｖｓｔまたはハイレベルの前の段ＲＳ（ｋ−１）から出力された出力信号ｏｕｔ（ｋ−１）が入力されるまで続く。そして、図９に示す比較例のシフトレジスタでは、各段のＴＦＴ２４のクロック信号入力端子ｃｌｋに一垂直期間中にｎ／２回ハイレベルになって供給されるクロック信号ＣＫ１またはＣＫ２によりオフレベル時で容量Ａの振れ（図９の一点鎖線Ａ参照）が大きいため、各段のＴＦＴ２４のゲートしきい値が低く、各段のＴＦＴ２５のゲートしきい値が高く設定されていると、オフ状態の段の端子ＯＵＴからの出力信号が高くなってしまう。これに対し、本実施形態のシフトレジスタでは、各段の出力信号がオフ時での容量Ｂの電位が高いため、ＴＦＴ２５のしきい値が高くてもオン状態が続句ので、オフ時の出力信号の振れが小さく、シフトレジスタの動作が安定する（図１２の一点鎖線Ａ参照）。
【０１１７】
このような動作を奇数段、偶数段共に順次繰り返していくことにより、トップゲートドライバ２の各段ＲＳ２（ｋ）（ｋ：１〜ｎ）の出力信号ｏｕｔ（ｋ）がそれぞれ１選択期間１ｔずつハイレベルに変化し、順次シフトしていく。
【０１１８】
また、ボトムゲートドライバ３の動作は、トップゲートドライバ２の動作とほぼ同じであるが、コントローラから供給される信号ＣＫ１、ＣＫ２のハイレベルが１０（Ｖ）程度であるため、各段ＲＳ１（ｋ）（ｋ：１〜ｎ）の出力信号ｏｕｔ（ｋ）のハイレベルはほぼ１０（Ｖ）程度である。また、クロック信号ＣＫ１、ＣＫ２がハイレベルとなっている期間は、トップゲートドライバ２として適用した場合よりも短い所定の期間である。
【０１１９】
以下、基本構成としてのＴＦＴ２３に加えて付加構成としてのＴＦＴ３１を用いて、負荷を構成したことによって得られる効果について、第２の比較例を以て説明する。図１３は、この比較例においてトップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタの１段分の構成を示す回路図である。この場合も、第１の実施の形態の場合と同様に、１つのＴＦＴ２３で負荷を構成している。
【０１２０】
次に、この比較例のシフトレジスタの動作を、図１４のタイミングチャートでに示す。ここでも、１ｔ分の期間が１選択期間であり、また、１番目以外の偶数番目の段ＲＳ２（ｋ）（ｋ：２，４，・・・，ｎ）を例としている。この比較例のシフトレジスタは、タイミングｔ２において信号ＣＫ１がハイレベルに変化したときの動作が、上記の実施の形態におけるものと大きく異なる。
【０１２１】
タイミングｔ２になり、信号ＣＫ１がハイレベルに変化すると、上記の実施の形態の場合と同様、容量Ａに蓄積された電荷が放出され、ＴＦＴ２２がオフすることによって、負荷を構成するＴＦＴ２３のソース電極から供給される電荷が、容量Ｂに蓄積される。この際、容量Ｂの電位は、上記の第１の比較例の場合と同様の理由により、図１４に示すように、基準電圧Ｖｄｄのレベルまで十分に上昇しない（図中、●でプロットして示す）。このため、ＴＦＴ２５のゲートしきい値が高く設定されているとＴＦＴ２５がオンせずに誤動作する可能性が生じる。
【０１２２】
以上説明したように、この実施の形態にかかる撮像装置において、トップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタも、各段ＲＳ２（ｋ）（ｋ：１〜ｎ）から出力される出力信号のレベルを減衰させることなく、順次シフトしていくことができる。
【０１２３】
また、基本構成としてのＴＦＴ２３の他に、ＴＦＴ３１を加えて負荷を構成していることにより、ＴＦＴ２２がオフしているときに容量Ｂの電位をほぼ基準電圧Ｖｄｄのレベルにまで上昇させることができる。このため、いずれの段ＲＳ１（ｋ）（ｋ：１〜ｎの整数）においても、ＴＦＴ２５がオンしないというような誤動作を生じることがなく、シフトレジスタとしての動作が安定する。
【０１２４】
また、この実施の形態でトップゲートドライバ２及びボトムゲートドライバ３として適用されるシフトレジスタも、ＴＦＴ２２〜２７、３１のみで他の素子を用いることなく構成することができるので、撮像素子１を基板１０ａ上に形成する際に、同一の基板１０ａ上に、トップゲートドライバ２及びボトムゲートドライバ３を形成することができる。
【０１２５】
［実施の形態の変形］
本発明は、上記の第１、第２の実施の形態に限られず、種々の変形、応用が可能である。以下、本発明に適用可能な上記の実施の形態の変形態様について説明する。
【０１２６】
上記の第２の実施の形態では、シフトレジスタのｎ番目の段ＲＳ２（ｎ）は、他の段と異なり、コントローラからリセット信号Ｖｒｓｔをリセット端子ＲＳＴに供給するものとしていた。これに対して、シフトレジスタの段数を撮像素子１の段数ｎよりも１だけ多いｎ＋１とし、段ＲＳ２（ｎ＋１）の出力信号ｏｕｔ（ｎ＋１）を段ＲＳ２（ｎ）のリセット信号として供給してもよい。この場合、段ＲＳ２（ｎ＋１）の出力信号ｏｕｔ（ｎ＋１）は、リセット信号としてだけ用いられ、撮像素子１には出力されない。
【０１２７】
上記の第１、第２の実施の形態では、シフトレジスタの各段ＲＳ１（ｋ）またはＲＳ２（ｋ）（ｋ：１〜ｎの整数）は、基本構成として５つのＴＦＴ２１〜２５または６つのＴＦＴ２２〜２７と、付加構成として１つのＴＦＴ３１を有するものとしていた。しかしながら、シフトレジスタの各段ＲＳ１（ｋ）、ＲＳ２（ｋ）の構成は、これに限るものではなく、付加構成としてのＴＦＴをさらに追加したものとしてもよい。
【０１２８】
図１５は、図４に示したシフトレジスタの各段ＲＳ１（ｋ）の他の構成を示す図である。この例では、図５に示した構成に、付加構成としてゲート電極に基準電圧Ｖｄｄが印加されているＴＦＴ３２を、ＴＦＴ２１と容量Ａとの間に挿入している。このＴＦＴ３２が果たす役割について、上記したトップゲートドライバ２としてこのシフトレジスタを適用した場合を例にして説明する。
【０１２９】
容量Ａに電荷が蓄積され、ＴＦＴ２４がオンになった状態において、クロック信号入力端子ｃｌｋから供給されるクロック信号ＣＫ１またはＣＫ２が２５（Ｖ）程度となると、ＴＦＴ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされ、ドレイン電極とソース電極との間に流れる電流が飽和する。このとき、容量Ａの電位は、ブートストラップ効果により４５（Ｖ）程度まで達する。
【０１３０】
ここで、定電圧入力端子ＳＳに供給される定電圧Ｖｓｓのレベルが−１５（Ｖ）程度の場合、入力端子ＩＮに供給される出力信号ｏｕｔ（ｋ−１）も−１５（Ｖ）程度に変化していることから、実際の入力端子ＩＮと容量Ａとの間の電圧は、ほぼ６０（Ｖ）程度という大きな値を示す。しかしながら、このような電圧は、負荷として作用するＴＦＴ３２とＴＦＴ２１との間で分圧され、配線Ｃの電位は、２５（Ｖ）程度に抑えられる。すなわち、ＴＦＴ３２は、ＴＦＴ２１のドレイン電極とソース電極との間の電圧を抑制し、ＴＦＴ２１の破壊を防いでいる。
【０１３１】
図１６は、図１０に示したシフトレジスタの各段ＲＳ２（ｋ）の他の構成を示す図である。この例では、図１１に示した構成に、付加構成としてゲート電極に基準電圧Ｖｄｄが印加されているＴＦＴ３２を、ＴＦＴ２１と容量Ａとの間に挿入している。このＴＦＴ３２が果たす役割は、図１５のＴＦＴ３２のものと同じである。
【０１３２】
図１７は、図１０に示したシフトレジスタの各段ＲＳ２（ｋ）のさらに他の構成を示す図である。この例では、図１１に示した構成に、付加構成としてゲート電極に基準電圧Ｖｄｄが印加されているＴＦＴ３３を、ＴＦＴ２７と容量Ａとの間に挿入している。ＴＦＴ３３は、ＴＦＴ３２と同様に、容量Ａの電位が上昇したとき、ＴＦＴ２７のソース電極と容量Ａとの間の電圧を分圧し、配線Ｄの電位を２５（Ｖ）程度に抑えることで、ＴＦＴ２７の破壊を防ぐものである。
【０１３３】
図１８は、図４に示したシフトレジスタの各段ＲＳ１（ｋ）の他の構成を示す図である。この例では、図５に示した構成に、付加構成としてゲート電極がＴＦＴ２５のゲート電極に接続され、ドレイン電極がＴＦＴ２４のゲート電極に接続され、ソース電極が定電圧供給端子ＳＳに接続されたＴＦＴ３４を設けている。ＴＦＴ２６のゲート電極に頻繁に入力される制御信号φ１或いは制御信号φ２によりＴＦＴ２６のゲートしきい値電圧が正方向にシフトした場合、容量Ａのチャージを前段のＴＦＴ２５を介して十分ディスチャージできなくても、容量Ｂの電位が高くなると、ＴＦＴ３４が容量Ａのチャージを十分ディスチャージすることができる。
【０１３４】
図１９は、図１０に示したシフトレジスタの各段ＲＳ２（ｋ）の他の構成を示す図である。この例では、図１６に示した構成に、付加構成としてゲート電極に基準電圧Ｖｄｄが印加され、ドレイン電極がＴＦＴ２４のゲート電極に接続され、ソース電極がＴＦＴ２７のドレイン電極に接続されているＴＦＴ３３を設けている。このＴＦＴ３３が果たす役割は、図１７のＴＦＴ３３と同じである。
【０１３５】
図２０は、図４に示したシフトレジスタの各段ＲＳ１（ｋ）の他の構成を示す図である。この例では、図１５に示した構成に、付加構成としてゲート電極がＴＦＴ２５のゲート電極に接続され、ドレイン電極がＴＦＴ２４のゲート電極に接続され、ソース電極が定電圧供給端子ＳＳに接続されたＴＦＴ３４を設けている。このＴＦＴ３４が果たす役割は、図１８のＴＦＴ３４と同様である。
【０１３６】
この他にも、上記の第１、第２の実施の形態で示したシフトレジスタの各段ＲＳ１（ｋ）、ＲＳ２（ｋ）（ｋ：１〜ｎの整数）の構成は、適宜変更することが可能である。例えば、シフトレジスタの各段ＲＳ１（ｋ）、ＲＳ２（ｋ）（ｋ：１〜ｎの整数）は、ゲート電極にクロック信号ＣＫ１、ＣＫ２のレベルを反転した信号が供給され、ドレイン電極がＴＦＴ２４のソース電極に接続され、ソース電極が定電圧供給端子ＳＳに接続されたＴＦＴをさらに備えるものとしてもよい。
【０１３７】
また、シフトレジスタの各段ＲＳ１（ｋ）、ＲＳ２（ｋ）（ｋ：１〜ｎの整数）は、フローティングを防ぐためのプルアップ用、プルダウン用のＴＦＴや抵抗素子などを適宜付加した構成としてもよい。さらに、クロック信号入力端子ｃｌｋとＴＦＴ２５のゲート電極との間に、ＴＦＴを挿入した構成とすることなどもできる。さらに、ＴＦＴ３１のソース電極とＴＦＴ２３のソース電極との間にキャパシタを挿入してもよい。
【０１３８】
上記の第１、第２の実施の形態では、ダブルゲートトランジスタ１０をマトリクス状に配した撮像素子１を、トップゲートドライバ２及びボトムゲートドライバ３を用いて駆動する撮像装置を例として説明した。しかしながら、本発明は、これに限られず、マトリクス状などの所定の配列で画素を配した他のタイプの撮像素子或いは表示素子を、第１〜第３の実施の形態で示したシフトレジスタと同一の構成を有するドライバで駆動する撮像装置或いは表示装置にも適用することができる。
【０１３９】
例えば、図２１に示すような液晶表示装置への適用を例として説明する。図示するように、この液晶表示装置は、液晶表示素子５と、ゲートドライバ６と、ドレインドライバ７とを有している。
【０１４０】
液晶表示素子５は、一対の基板に液晶を封入して構成されるもので、その一方の基板には、ＴＦＴ５０がマトリクス状に形成されている。各ＴＦＴ５０のゲート電極はゲートラインＧＬに、ドレイン電極はドレインラインＤＬに、ソース電極は同様にマトリクス状に形成された画素電極に形成されている。他方の基板には、定電圧が印加されている共通電極が形成されており、この共通電極と各画素電極との間に、画素容量５１が形成される。そして、画素容量５１に蓄積された電荷によって液晶の配向状態が変化することで、液晶表示素子５は、透過させる光の量を制御して画像を表示するものである。
【０１４１】
ゲートドライバ６は、上記の第１〜第３の実施の形態においてトップゲートドライバ２及びボトムゲートドライバ３として適用したシフトレジスタのいずれか、或いは上記で説明した変形例のものを以て構成される。ゲートドライバ６は、コントローラからの制御信号Ｇｃｎｔに従って、ゲートラインＧＬを順次選択して所定の電圧を出力する。但し、制御信号Ｇｃｎｔとして供給される定電圧Ｖｓｓは０（Ｖ）であり、また、出力電圧は、ＴＦＴ５０の特性に従うもので、コントローラから制御信号Ｇｃｎｔとして供給される信号ＣＫ１、ＣＫ２のレベルもこれに従っている。
【０１４２】
ドレインドライバ７は、コントローラからの制御信号Ｄｃｎｔに従って、コントローラから画像データｄａｔａを順次取り込む。１ライン分の画像データｄａｔａを蓄積すると、ドレインドライバ７は、コントローラからの制御信号Ｄｃｎｔに従ってこれをドレインラインＤＬに出力し、ゲートドライバ６によって選択されたゲートラインＧＬに接続されているＴＦＴ５０（オン状態）を介して、画素容量５１に蓄積させる。
【０１４３】
この液晶表示装置において、液晶表示素子５上に画像を表示する場合には、まず、ゲートドライバ６は、画像データｄａｔａを書き込むべき行のゲートラインＧＬに対応した段からハイレベルの信号を出力し、当該行のＴＦＴ５０をオンさせる。当該行のＴＦＴ５０がオンしているタイミングにおいて、ドレインドライバ７は、蓄積した画像データｄａｔａに応じた電圧をドレインラインＤＬに出力し、オンしているＴＦＴ５０を介して画素容量５１に書き込む。以上の動作の繰り返しにより、画素容量５１に画像データｄａｔａが書き込まれ、これに応じて液晶の配向状態が変化して、液晶表示素子５上に画像が表示される。
【０１４４】
この液晶表示装置では、液晶表示素子５は、一方の基板上にＴＦＴ５０がマトリクス状に形成されたものとなっている。このＴＦＴ５０の構造も、ゲートドライバ６に適用したシフトレジスタを構成するＴＦＴ２１〜２７、３１〜３４と基本的に同じである。従って、ゲートドライバ６を、液晶表示素子５を構成する一方の基板上に、同時プロセスにおいて形成することが可能となる。
【０１４５】
さらには、上記の第１、第２の実施の形態における構成、或いはそれを上記したように変形した構成を有するシフトレジスタは、撮像素子または表示素子を駆動するためのドライバとしての用途以外にも適用することができる。例えば、これらのシフトレジスタは、データ処理装置などにおいて直列のデータを並列のデータに変換する場合などの用途にも適用することができる。
【０１４６】
なお、上記各実施の形態のトップゲートドライバ２、ボトムゲートドライバ３並びにゲートドライバ６は、ＴＦＴ２１〜２７、３１〜３４のいずれかにより構成されているが、これらをＴＦＴ以外のトランジスタに置き換えてもよい。また、上記ＴＦＴ２１〜２７、３１〜３４はｎチャネル型であったが、全てｐチャネル型としてもよい。このとき、各信号のハイ、ローレベルはｎチャネルのときに比べ互いに反転されるように設定されていればよい。
【０１４７】
【発明の効果】
以上説明したように、本発明のシフトレジスタによれば、出力信号のレベルを減衰させることなく、順次シフトしていくことが可能となる。
【０１４８】
また、負荷を２つのトランジスタで構成することにより、負荷から出力される信号のレベルを十分に高いものとすることができる。
【０１４９】
さらに、本発明の電子装置では、撮像素子或いは表示素子などの駆動素子に、ドライバを構成するトランジスタとほぼ同様の構造を有する素子を含むものを適用することによって、ドライバを撮像素子と同一の基板上に、同一のプロセスで形成することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる撮像装置の構成を示すブロック図である。
【図２】図１のダブルゲートトランジスタの概略的な構造を示す断面図である。
【図３】（ａ）〜（ｄ）は、図１のダブルゲートトランジスタの駆動原理を示す模式図である。
【図４】本発明の第１の実施の形態において、トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの全体の構成を示すブロック図である。
【図５】本発明の第１の実施の形態において、トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の構成を示す回路図である。
【図６】本発明の第１の実施の形態におけるシフトレジスタを、トップゲートドライバとして適用した場合の動作を示すタイミングチャートである。
【図７】（ａ）〜（ｉ）は、本発明の第１の実施の形態にかかる撮像装置の動作を示す模式図である。
【図８】第１の比較例においてトップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の構成を示す回路図である。
【図９】第１の比較例におけるシフトレジスタを、トップゲートドライバとして適用した場合の動作を示すタイミングチャートである。
【図１０】本発明の第２の実施の形態において、トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの全体の構成を示すブロック図である。
【図１１】本発明の第２の実施の形態において、トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の構成を示す回路図である。
【図１２】本発明の第２の実施の形態におけるシフトレジスタを、トップゲートドライバとして適用した場合の動作を示すタイミングチャートである。
【図１３】第２の比較例において、トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の構成を示す回路図である。
【図１４】第２の比較例におけるシフトレジスタを、トップゲートドライバとして適用した場合の動作を示すタイミングチャートである。
【図１５】トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の他の構成を示す回路図である。
【図１６】トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の他の構成を示す回路図である。
【図１７】トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の他の構成を示す回路図である。
【図１８】トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の他の構成を示す回路図である。
【図１９】トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の他の構成を示す回路図である。
【図２０】トップゲートドライバ及びボトムゲートドライバとして適用されるシフトレジスタの１段分の他の構成を示す回路図である。
【図２１】本発明の実施の形態の変形にかかる液晶表示装置の構成を示すブロック図である。
【符号の説明】
１・・・撮像素子、２・・・トップゲートドライバ、３・・・ボトムゲートドライバ、４・・・ドレインドライバ、５・・・液晶表示素子、６・・・ゲートドライバ、７・・・ドレインドライバ、１０・・・ダブルゲートトランジスタ、１０ａ・・・基板、１０ｂ・・・ボトムゲート電極、１０ｃ・・・ボトムゲート絶縁膜、１０ｄ・・・半導体層、１０ｅ・・・ドレイン電極、１０ｆ・・・ソース電極、１０ｇ・・・トップゲート絶縁膜、１０ｈ・・・トップゲート電極、１０ｉ・・・絶縁保護膜、２１〜２７・・・ＴＦＴ（基本構成）、３１〜３４・・・ＴＦＴ（付加構成）、５０・・・ＴＦＴ、５１・・・画素容量、ＴＧＬ・・・トップゲートライン、ＢＧＬ・・・ボトムゲートライン、ＤＬ・・・ドレインライン、ＧＬ・・・ゲートライン、ＧｒＬ・・・グラウンドライン
Claims (9)
- 複数の段からなるシフトレジスタであって、前記シフトレジスタの各段は、
隣接する一方の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前の段から電流路の一端に供給された所定レベルの信号を電流路の他端に出力する第１のトランジスタと、
前記第１のトランジスタの電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、負荷を介して電流路の一端に供給される信号を電流路の他端から放出する第２のトランジスタと、
前記第１のトランジスタの電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、外部から電流路の一端に供給される第１または第２の信号を当該段の出力信号として電流路の他端から出力する第３のトランジスタと、
前記第２のトランジスタがオフしているときに負荷を介して制御端子に供給される信号によってオンし、外部から電流路の一端に供給される定電圧の信号を当該段の出力信号として電流路の他端から出力する第４のトランジスタと、
隣接する他方の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前記第１のトランジスタの電流路の他端と前記第２、第３のトランジスタの制御端子との間に形成された容量に蓄積された電荷を排出させる第５のトランジスタとを備え、
前記負荷は、
制御端子と電流路の一端とに外部からの信号が供給され、供給された信号を電流路の他端に出力する第６のトランジスタと、
電流路の一端に前記外部からの信号が供給されると共に、制御端子に前記第６のトランジスタの電流路の他端から出力された信号が供給され、制御端子に供給された信号によってオンすることにより、電流の一端に供給された信号を電流路の他端から出力して、前記第２のトランジスタの電流路の一端に供給する第７のトランジスタとから構成されている
ことを特徴とするシフトレジスタ。 - 前記第１のトランジスタの電流路の他端と前記容量との間に設けられ、前記容量の電圧を分圧させて、前記第１のトランジスタの電流路の両端にかかるようにする第１の分圧素子をさらに備える
ことを特徴とする請求項１に記載のシフトレジスタ。 - 前記第５のトランジスタの電流路の一端と前記容量との間に設けられ、前記容量の電圧を分圧させて、前記第５のトランジスタの電流路の両端にかかるようにする第２の分圧素子をさらに備える
ことを特徴とする請求項１または２に記載のシフトレジスタ。 - 前記複数の段のそれぞれを構成する各トランジスタは、同一のチャネル型の電界効果トランジスタである
ことを特徴とする請求項１乃至３のいずれか１項に記載のシフトレジスタ。 - 複数の段からなり、出力信号をシフトさせることによって所定レベルの信号を各段から順次出力するドライバと、複数の画素によって構成され、前記ドライバの各段から出力された出力信号によって駆動される駆動素子とを備え、
前記ドライバの各段は、
隣接する一方の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前の段から電流路の一端に供給された所定レベルの信号を電流路の他端に出力する第１のトランジスタと、
前記第１のトランジスタの電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、負荷を介して電流路の一端に供給される信号を電流路の他端から放出する第２のトランジスタと、
前記第１のトランジスタの電流路の他端と制御端子との間の容量に蓄積された電荷によってオンし、外部から電流路の一端に供給される第１または第２の信号を当該段の出力信号として電流路の他端から出力する第３のトランジスタと、
前記第２のトランジスタがオフしているときに負荷を介して制御端子に供給される信号によってオンし、外部から電流路の一端に供給される定電圧の信号を当該段の出力信号として電流路の他端から出力する第４のトランジスタと、
隣接する他方の段から所定レベルの出力信号が制御端子に供給されることによってオンし、前記第１のトランジスタの電流路の他端と前記第２、第３のトランジスタの制御端子との間に形成された容量に蓄積された電荷を排出させる第５のトランジスタとを備え、
前記負荷は、
制御端子と電流路の一端とに外部からの信号が供給され、供給された信号を電流路の他端に出力する第６のトランジスタと、
電流路の一端に前記外部からの信号が供給されると共に、制御端子に前記第６のトランジスタの電流路の他端から出力された信号が供給され、制御端子に供給された信号によってオンすることにより、電流の一端に供給された信号を電流路の他端から出力して、前記第２のトランジスタの電流路の一端に供給する第７のトランジスタとから構成されている
ことを特徴とする電子装置。 - 前記駆動素子は、撮像素子である
ことを特徴とする請求項５に記載の電子装置。 - 前記撮像素子は、励起光によりキャリアを生成する半導体層と、前記半導体層の両端にそれぞれ接続されたドレイン電極及びソース電極と、第１ゲート絶縁膜を介して前記半導体層の一方側に設けられた第１ゲート電極と、第２ゲート絶縁膜を介して前記半導体層の他方側に設けられた第２ゲート電極とを、画素毎に備え、
前記ドライバは、出力信号を第１のゲート電極に出力する第１のドライバと、出力信号を第２のゲート電極に出力する第２のドライバとを含む
ことを特徴とする請求項６に記載の電子装置。 - 前記駆動素子は、表示素子である
ことを特徴とする請求項５に記載の電子装置。 - 前記表示素子は、制御端子に前記ドライバの各段のいずれかの出力信号が供給され、電流路の一端に外部から画像データが供給される第６のトランジスタを、画素毎に備える
ことを特徴とする請求項８に記載の電子装置。
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