JPS5829200A - 走査回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、高速で動作しかつ駆動能力の大きいシフトレ
ジスタに関する。

シフトレジスタ（走査回路）は、集積回路の中で非常に
多方面にわたって使用されており、きわめて重要なもの
である。高速動作が行えるものとして、Ｎ−Ｋｏｉｋｅ
　ｅＬ　ａｌ．”ＭＯｓ　ＡｒｅａＳｅｎｓｏｒ：　　
Ｐａｒｔ　　Ｉ　　Ｄｅｓｉｇｎ　Ｃｏｎｓｉｄｅｒａ
ｔｉｏｎ　ａｎｄ　　Ｐｅｒ−ｆｏｒｍａｎｃｅ　　ｏ
ｆ　ａｎ　　ｎ−ｐ−ｎ　Ｓｔｒｕｃｔｙ・ｒｇｒ　４
８４Ｘ３８４Ｅｌｅｍｅｎｔｓ　Ｃｏｌｏｒ　　ＭＯＳ
　Ｉｍａｇｅｒ，”　ＩＥＥＥ　Ｔｒａｎｓ。

Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　、ｖｏｌ　、ＥＤ
−２７　、　Ｎ（１Ｂ，　藤−　１６７６〜１６８１　
、　Ａｕｇ　、　１９８０　、　”に提案されｔｉシフ
｝　Ｌ／レジスタある。

第１図にその回路構成とタイムチャートを示す。このシ
フトレジスタは、φ１，φ２．という２相クロツクと７
　ｒ　１〜Ｔｒ８までの８個のトランジスタにより１ビ
ツトが構成されている．またコンデンサＣａを入れると
−とにより、しきい値電圧の降下分を補償している。Ｃ
Ｎは浮遊容量である。入力パルスＰＳとクロ・ンクパル
スφｌが同時に入るとＲ１の電位が高いレベルに）維持
され、Ｒ２の電位は零レベルに保たれる。このとき容量
ＣＢＩは、充電されることになる。次に、クロックパル
スφ２が入ると、Ｔｒ３を通ってＲ２　が高いレベルに
移向する。このときＴｒ４はＯＦＦ　状態である。Ｒ２
のレベルが上がった量に応じてＣａｔの電位が押し上げ
られ、Ｔｒ　３のゲート電位が上がることになり、しき
い値電圧の降下分を補償することができる。同様な動作
によりＴｒ　７を通ってクロックパルスφｌがＰＩパル
スとして出力される。、また、ＣＢＩに蓄えられた電荷
量は、フィードバック線によりＴｒ２、ＴｒａをＯＮす
ることによって放電される。この板に入力パルスＰＳに
対して１ピツト遅れたパルスＰＩを取り出すことができ
る。このシフトレジスタは高速で動作しかつ直列につな
がれたＭＯ５Ｔｒ、が同時に導通することがないため消
費電力がきわめて小さいという長所を有している。さら
にシフトして行くパルス間に重なりがないという特徴を
もっている。

第１図の回路構成は、上記の特徴を持っていて優れた特
性を示すが、回路内に１ステージ後の回路からのフィー
ドバック線を有していることから、浮遊容量ＣＮが大き
くなり易いこと、最終段の処理が難しいことなどの欠点
を合せもっている。こうした欠点を克服するものとして
、第２図の回路構成のシフトレジスタが提案されている
（特開昭５２−９５９６１号「固体走査回路」）。

クロックパルスφ！、φ２、電源Ｖｄｄにより動作する
ことは、第１図の場合と同様である。スタートパルスＰ
ｓは’Ｉ’　ｒ　ｇに入射する。　１ビツト１０個の絶
縁ゲート型トランジスタ（ＭＯＳ）ランジスタ）　　（
Ｔｒ９、・・・・・・・・・％’ＴｒｌＢ）で構成され
ている。

ブートストラップキャパシタＣＢＳ、Ｃ８４・・・・・
・が設けられている。Ｔｒｌｌ　、　Ｔｒｌ６のゲート
は電源Ｖｄｄに接続されているから、常時導通状態にあ
る。すなわち、Ｔｒｌｏｓ　Ｔｌｌ及びＴｒｙｇ、ＴＩ
６等のペアはＥ／Ｄｉｌ［のインバータになっている。

Ｔｌｌ３、Ｔｒｌｇは導通状態にあり、Ｐｌ、Ｐ２め電
位は接地されている。ＭＯＳトランジスタのしきい値を
Ｖ’ｔＡ、とする。クロックφ２とスタートパルスｐｓ
が入ると−ｓ　Ｔｒｇは導通して、点ＤＩは（ＶＤＤ　
−Ｖ＋Ｒ）に充電される。ＴｒｌＯｓ　Ｔ１２は導通し
、Ｔｌｌ３は遮断状態になる。プツトストラップキャパ
シタＣＢ５は、ＶＤＤ　−２Ｖｔ＃に充電される。この
状態で、クロックφｌが入ると、プツトストラックキャ
パシタＣａｓの働きで、Ｐｌにはクロックパルスφ１が
そのまま現れるようになっている。φ１、φ２のパルス
電圧がＶｄｄであれば、ＰＩにはＶｄｄの電圧を持った
パルスが現われる。

同様な動作のくり返して、パルスがシフトして行くので
ある。その動作波形を第２図ｆｂ）に示す。

第２図のシフトレジスタは、Ｄｌが充電状態すなわち高
レベルにするとき、Ｔｒｔｏ　、　Ｔｒｌｔ　が両方導
通するため電源から電流が流れる。そのため、第１図の
回路構成にくらべて消費電力はやや大きくなる。しかし
、第１図のものと同様、（１）段数が増しても消費電力
が増加しない、（２）シフトするパルスに重なりを持た
ないようにできる、（３）高速動作が行える、などの特
徴を有している。

しかし、いずれも出力パルスがクロックパルスそのもの
であることから、外部に負荷を多数接続した場合には、
クロックパルス自体の駆動能力を大きくしなければなら
なくなる。さらＩこ、りｏックパルスを外部に供給する
トランジスタ、第１図であれば、Ｔｒ　３、Ｔｒ７、第
２図でＴｒｌ２゜Ｔｒｌ７の駆動能力を大きくしなけれ
ばならず、大きな面積のトランジスタにしなければなら
ないという欠点を有する。

本発明の目的は、叙上の欠点を除去し、長所はそのまま
生かして、外部に供給するパルスを電源から供給すべ（
なしたシフトレジスタを提供することである。

以下図面を参照しながら本発明を説明する。

第２図（ａｌに本発明のシフトレジスタの回路構成を示
す。

このシフトレジスタは、φ１、φ２の２相クロツクとＴ
ｒｌ　ＮＴｒＢ　、Ｔｒｘｏｔ　、　Ｔｒ＋ｏｚの１０
個のトランジスタにより１ビツトが構成されている。入
力パルスＰｓとクロックパルスφｌが入るとＬｌの電位
が高いレベルに移向し、（Ｖｄｄ　−ＶｉＷ　）　Ｌ２
の電位は低いレベルに保たれる。このとき容ｆｆ１ｃｓ
ｔは充電され、’ｌ’　ｒ　２はＯＦＦ状態、７ｒ３は
ＯＮ状態である。次に、フロックパルスφ２が入力する
と、’ｌ’　ｒ　３を通ってＬ２が高いレベルに移向ス
る。このときＴｒ　４はＯＦＦ状態である。Ｂ２のレベ
ルが上がった量に応じてＣ旧の電位が押し上げられ、７
’ｒ３のゲート電位が上ること番こなり、しきい値電圧
の降下分を補償することができる。したがって、Ｂ２は
高いレベルになるのでＴｒ５がＯＮ状態になって、Ｂ３
が高いレベルになる。ＣＢ２は充電される。このとき、
Ｔｒ６はＯＦＦでＴｒｓは（２）になる。そこでＢ４は
低いレベルになる。パルスφｌが入るとＢ４は高いレベ
ルへ移向する。ただし、この時すでにＴｒ８はＯＦＦ状
態となっている。Ｂ４が高いレベルになるとＴ　ｌｏｔ
がＯＮ状態になってパルスＰｉが出力される。出力パル
ス１の電圧は（ＶＤＤ　−Ｖｔｋ　）である。この様に
入カパルスＰｓｌζ対して１ビツト瓜れたパルスＰＩを
出力する。Ｔｒ　ｘ　〜Ｔｒ　ｓ、Ｔｒ＋ｏ１がＤ　チ
ャンネルトランジスタで構成されていれば、Ｔｉ２Ｏ３
は　Ｐチャンネルのディブレジョンモードトランジスタ
である。Ｔｒ＋〜’ｌ’　ｒ　Ｂ、Ｔｒｔｏ＋がｐチャ
ンネルトランジスタであれば、ＴｒｌＯ２はｎチャンネ
ルのディプレジジンモードトランジスタである。Ｂ４が
、低レベルのときは、Ｔｉ２Ｏ３は導通状態にあり、Ｐ
ｌは接地されている。Ｂ４が高レベルになったとき、Ｔ
ｒｌｍはＯＦＦ状態になり、　Ｔ’ｒｔｏｔ　がＯＮ状
態であるから、Ｐｉ　ニ（ＶＤＤ　　Ｖｔｋ　）　ノ具
ルスが現われる。Ｂ４が低レベル番ともどると、Ｔ　ｒ
　１ｏｔはＯＦＦになり、Ｔｔｗａ２はＯＮとなるから
、パルスＰ１で駆動された外部回路の電圧はふただび接
地され零にもどる。この様子を第３図（ｂｌに示す。

Ｔｉ２Ｏ３は、外部回路の側に、一度高しベル番どなっ
た状態を低レベルに戻す機能が含まれていれば、必ずし
も必要はない。Ｔｉ２Ｏ３は、第３図ではＭＯ５Ｉ−ラ
ンジスタとして表示したが、　接合型電界効果トランジ
スタあるいは静電誘導トランジスタでもよい。このシフ
トレジスタでは、高速、低消費電力、シフ韮パルスの重
なりがない。さらに、電源ラインから出力パルスを得る
ので大きな駆動能力をもつ。

’ｌ’ｒ　１０１　、　Ｔｒ　１ｏ２に相当するトラン
ジスタを端子Ｌ２に接続すれば、％ビット遅れのシフト
レジスタ化なる。パルスは、クロックの半周期ずっ遍れ
るわけであるが、外部回路に対しては、これでなんらさ
しつかえない。

第４１１にそのｌ１ｍ構成を示す、第４図に示したシフ
トレジスタでは、低消費電力て、高速かつ高畠積度のも
のが得られ、大会な駆動能力をもつことがで会る。１ビ
ツトは７’ｒｌ〜ＴＰａ、Ｔｒｍ。

は金（関係なく、Ｂ４に設計することがで命る。

すなわち、大会な駆動篩カを持たせたい場合には、外部
回路にパルスを供給するトランジスｌ　Ｔｔｗａ　ｓ　
Ｔｒｕｓを変換コンダクタンスの大合い、すなわち面積
の六会いトランジスタ化すればよい、パルスのシフトを
行うトランジスタ７ｒｔ〜Ｔｔ４と外部回路を駆動する
トランジスタＴｒ域、’ｒｒｔｕは、殆んど独立Ｋａ計
することがで会る−すなわち、Ｔｒ南、Ｔｒｌｇは外部
回路の駆動−カに合わせて、設計すればよいし、Ｔｒｌ
ｍ７ｒ４はパルスシフトをもっとも所望の状態で行える
ようにすればよい。Ｔｒｌ１２は、他のエンハンスメ７
　）　モー　ＦＭＯ３トランジスタとは、導電型カー反
対のディブレジョンモードトランジスタである。第４　
図（ａｌのシフトレジスタの動作波形を第４図ｆｂｌに
示す。

第３図、第４図のようなフィードバック線を持たず、よ
り高速な動作が行える本発明のシフトレジスタを第５図
に示す。第２図の回路構成に、あらたにＴｒ　１２１　
、Ｔｒ　１２２が接続されている。

Ｔｒ１２２のゲートはクロッ１りφ２に接続され、クロ
ゝツクパルスφ２が入るたびにＯＮ状態になって、Ｐｌ
を接地する。　Ｔｒ　１２１のゲートは、Ｔｒ１２とＴ
、１３の中点Ｓｌ（簡単のために、この点をパルス　シ
フト端子と呼ぶ）に接続されている。Ｔｒ１２１　　の
一端は電源に接続され、他端はＴｒ１２２の一端と接続
されている。この中点が出力端子となり、シフトしたパ
ルスＰＩの出力端子となり、外部回路駆動用の出力線１
゛＝接続されている。動作波形を第５図ｆｂｌに示す。

クロックφｌ、φ２毎にパルスはシフトする。第５図の
回路では、全部のトランジスタは、同一導電型のエンノ
１ンスメントＭＯ５）ランジスタである。クロックツ（
パルスφ２が入るとＴｒ９はＯＮになり、スタートノず
パルスＰｓにより、端子ＤＩは高レベルに充電される。

Ｄｌが高レベルになることにより、それまでＯＦＦ状態
にあったＴｒｌｏ　、　ＴｒｔｚはＯＮになり、Ｔｒ１
３はＯＦＦになる。ブートスドラ・ノブキャノ寸シタＣ
Ｂは高レベルに充電される。簡単のために全部のトラン
ジスタのしきい値電圧をｖ刊、とする。スタートパルス
Ｐｓが電源と同じパルス電圧だと　すルト、Ｄｌは、Ｖ
ｏｏ　−Ｖｔｉｌ　ニ充電すレ、ＣＢも同じ電圧に充電
される。Ｄｒが高レベルにあるとき、クロックφｌが入
ると、ＣＢの働きで、、Ｌ）、の電圧は高くなり、パル
スシフト端子にはクロ・シフパルスミ圧（たとえばＶＤ
Ｄ　）がそのまま現われる。出力端子及び出力線は、ク
ロ・ツクφ２が入るたびに、Ｔｒ１２２がＯＮになって
接地されており、Ｏｉ　位ニなっている。パルスシフト
端子が高し、ベルになるとＴｒｔ２ｉはＯＮになり、出
力線に、＜ルスＰＩが現われる。パルスシフト端子Ｓｔ
が高レベルにあるとき、Ｔｒ１４はＯＮ状態（こある力
）ら、端子Ｄ２は高レベルになる。このとき、Ｄ２　＋
ｉ　Ｄ１ト同Ｌ：　＜　　（ＶＤＤ　−Ｖｔ４　）　ニ
なって（する。Ｔｒｔ４〜Ｔｒｌｓ、Ｔｒｔｚ３、Ｔｒ
１２４て構成される次段で（ま、クロックパルスφｌ、
φ２の役割が、前段と（ま逆１こ′なっティる。ＰＩ、
Ｐ２の出力ノスパルス電圧１；！　（ＶＤＤ−ｖｔｉ　
）である。出力線の負荷がコンデンサだけであり、その
中に放電のための機能が含まれていなければ、出力線０
＋　、　０２の電圧波形（ま結果的に、第６図のように
なる。Ｓ！が高レベルＶＤＤになって、Ｔｒ＋２ｔがＯ
Ｎになり、出力線０１力（（ＶＤＤ　−ｖｔｉ　）に充
電されると、たとえＳｌ力（低レベルニ戻ッても、出力
線Ｏ１）電圧ハ（■ＤＤ−Ｖ＋ｉ　）に保たれており、
クロ、ツクφ２が入っ　てＴｒ１２２がＯＮになるまで
そのまま保たれること１こなる。結果的に、シフトする
ノマパルスＰ１．Ｐ２１こかさなりが生ずる結果になる
。こうしたノ＜　７レスの重なりが不都合な場合には、
第３図、第４図のように、導電型の違うディプレッショ
ンモードトランジスタを使うことになる。その例を１ビ
ット分だけ、第７図に示す。Ｔｒ＋３＋　、　Ｔｒｒ３
２かそれである。パルスシフト点が、Ｔｒｓ３ｘ　、Ｔ
ｒ１３２のゲートに接続されている。Ｔ　ｒ　１３１の
ソー“ス・ドレインの一端は電源ｖＤＤに接続されてお
り、他の一端はＴｒ３３２のソース・ドレインの一端と
接続されている。出力端子から出力線が引き出すレ、パ
ルスＰＩが外部に供給される。Ｔｒｔ３２は、他のトラ
ンジスタとは導電型の異なるディブレジョンモードトラ
ンジスタである。ＭＯＳ型でも接合型でも、どちらでも
よい。この回路では、出力線の負荷が容量であっても、
第５図ｆｂｌのように、かさなりのないパルスイツトが
行える。

第３図、第４図、第７図のように容量負荷を６つ出力線
の電圧の放電のために、他のトランジスタと異なるトラ
ンジスタを導入することが、回路製造プロセス上、工程
数を増して不都合な場合には、同一の導電型のディブレ
ジョンモードＭｏＳトランジスタを第８図のＴｒ１３３
のように導入すればよい。Ｔｒ１３３はディプレッショ
ン　モードＭｏＳトランジスタである。ゲートは接地さ
れている。Ｔｒｔｚ１がＯＦＦ状態にあるときは、出力
線はＴｒｌｏ３により接地されている。パルスシフト点
Ｓｌが高レベルになるとＴｒｔｚ１は導通し、出力端子
に略々（ＶＤＤ　　、Ｖｔｈ）の電圧が現われる。

この時、Ｔｒ１３３の抵抗がＴｒｔｚ１にくらべて十分
大きくなるように面積に差をつける。すなわち、Ｔｒｔ
ｚ１は、Ｔｒ１３３に（らべれば十分に大きな（たとえ
ば少なくとも１０倍以上）トランジスタにしておき、Ｏ
Ｎ状態にあるＴｒｔｚ１の抵抗は、Ｔｒｔ３３にくらべ
て少なくとも済。以下になるように設計する。第８図の
回路構成では、第５図ｆｂｌに示すようにパルスシフト
に重なりのないシフトレジスタが、外部回路が容量負荷
であっても得られることになる。イメージセンサのよう
に、多数の画素を同時に、駆動することを考えると、Ｔ
ｒｔｚ１は、大きな駆動能力が必要となる。Ｔｒｔｚ１
は、他のトランジスタより大きく設計される。

次に、ブートストラップキャパシタンスＣＢの条件につ
いて述へる。第３図、第４図、第５図、第７図、第８図
の実施例でブートストラップキャパシタＣＢの役割に関
係した部分を抜粋すると、基本的ｔとは第９図のように
書くことができる。ＭＯＳ　トランジスタＱｌ、Ｑ２、
Ｑ３とキャ／＜シタＣＮ　ｓ　ＣＢより構成されている
。キャパシタＣＮは、ラインの浮遊容量等、点Ａ１が、
接地点や電源ライン等に対して持つすべての容量の和で
ある。ＣＢは、トランジスタＱ２のゲートとソースもし
くはドレインに当る主電極の一方（Ａ２）との間のキャ
パシタンスである。ＣＢは、拡散やイオン注入で構成さ
れる主電極領域となる拡散領域を大きくして、薄い５ｉ
０２や５ｉｓＮ４等の絶縁膜を介してゲート電極を対向
させて形成してもよいし、別途拡散領域、絶縁膜、低抵
抗ポリシリコンの３層構造を形成して作成してもよい。

クロックパルス電圧は電源ＶＤＤに等しいものとする。

パルスＰとクロックφ２が入ると、ＭＯＳトランジスタ
Ｑ＋は導通し、点Ａ＋は（Ｖｏｏ　−Ｖｔｈ）に充電さ
れる。ＶｔＨはＭｏｓトランジスタのしきい値電圧であ
る。クロックφが末だ入ってぃない状態では、点Ａ２は
接地されている。したかって、この状態でキャパシタＣ
Ｎ％ＣＢは（ＶＤＤ−Ｖｔ）ｌ）に充電される。ＣＮ、
ＣＢに蓄積されるｉｉ　荷ｆｔ、＋レソレＣＮ（ＶＤＤ
　　Ｖｔｈ　）　１．ＣＢ（ＶＤＤ−Ｖｔｈ’）である
。Ｑｌ、Ｑ２、Ｑ３がｎチ＋７ネルＭＯ３）ランジスタ
であれば、ＶＤＤ、ｖｔｈ　　は正である。したがって
、Ａ１点側に正電荷が蓄積される。Ｑ２はＯＮ、Ｑ３は
ＯＦＦである。この状態で、クロックパルスφｌが入る
。パルス電圧はＶＤＤである。この時、Ａ２点に電圧Ｖ
ＤＤが出るようでないと、パルスはシフトするにつれて
減少してしまい、正規の動作が実現されない。−恣意Ａ
２の電圧をＶＡ２とする。この状態で、点ＡＩの電圧を
ＶＡＩ、ＣｓからＣＮに移る電荷を△Ｑとすると、 となる。シフトレジスタが正常ｌこ動作するためには、
ＶＡ２　＝　Ｖｏｏてなければならないから、式１式％
（２） となる０式（４）右辺第３項が、クロックφが入ること
による点Ａ１での電圧の上昇分である。ところて％　Ｑ
２のゲート電圧がＶＡＩである時、点Ａ２に電圧ＶＤＤ
が現われるためには、ＶＡＩ　−ＶＤＤ　　〉Ｖｉ−ｈ
（５１でなければならない、したがって、 となる。本発明のシフトレジスタに使われるＭＯＳ　）
ランジスタのしきい値電圧は、ＶＤＤ Ｖｔｈ　　　く　　　　２　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　Ｆ７１でなけれ
ばならない、すなわち、電源電圧の半分より、Ｖ−ｔｈ
は小さくなければならない。式（６）％式％ ＣＮの　ス程度まて小さくすることができる。

当然、実際の集積回路の中では、ＭＯＳ　トランジスタ
のしきい値電圧ｖｔｈが完全に一定に保たれることはな
（、ある程度のばらつきを持つことになるから、ＣＢは
式（８）の右辺で与えられる臨界値より大きくしなけれ
ばならない。ＣＢを、臨界値より大きくすればする程、
たとえＭＯＳ　トランジスタのしきい値電圧のばらつき
が大きくても、シフトレジスタの動作は、安定に行える
。

Ｃａを大きくすると、ブートストラップキャパ／夕を形
成するために、広い面積が必要となり、シフトレジスタ
１段当りの面積を小さくてきないという欠点を生じる。

本発明のシフトレジスタのように、クロックパルス周期
の半分を、１ビット遅れとして使う場合でも、１段当り
少なくとも５個のトランジスタが必要になるような回路
では、キャパシタＣＢに要する面積は小さい程望ましい
。とくに、イメージセンサの周辺回路にシフトレジスタ
を用いる場合には、たとえば、５１２　ｘ　７６ｓ画素
というようにきわめて多段のシフトレジスタが必要とな
る。１段当りの面積は少ない程望ましい。式（６）ある
いは式（８）から程、ＣＢは小さくてきる。　第３図、
第４図のものにくらべて、第５図、第７図、第８図のも
のの方が、フィードバックラインがない分だけＣＮは小
さくできる。すなわち、ＣＢを小さくすることができる
。

式（４）や式（８）から明らかなように、５し≦は士る
値より大き（なければならない。これが大きい程、トラ
ンジスタＱ２のゲート電圧が高くなり、余裕のある動作
が実現される。しかし、ＣＢがあまり大きくなるとｓＱ
ｔが導通している間に、（ＣＢ＋ＣＮ）が（ＶＤＤ　−
Ｖ−ｉ−ｈ）近くまで充電されず、低い電圧までしか充
電されないから、次にクロックφｌが入ったときのブー
トストラップＢ キャパシタの効果で、たとえ７ｒ−ＧＶＤＤだけ電圧が
高（なっても、動作に余裕がなくなってし声う。

これまでに述べてきたシフトレジスタのＣＦ３５ＣＮの
充電過程について述べる。ＣＢ　ｓ　ＣＮの充電過程を
説明するための回路は第１０図のようにかける。ＭＯＳ
　）ランジスタＱとキャパシタＣ（Ｃ＝Ｃａ十〇Ｎ）が
直列につながれている回路である。簡単のために、Ｖｇ
、Ｖｄが第１０図ｆｂｌに示すように単位関数状に加わ
ったものと考える。

ＭＯＳ　ＦＥＴの電流電圧特性は、通常Ｖｄ　＜　Ｖｇ
　−Ｖ−１；）Ｉ Ｖｄ　＞　Ｖｇ　−Ｖｔｈ ただ、し、 με−、Ｗ β−ｔｏｘ　Ｌ　　　　　　　　　　　　（１１）で与
えられる。ただし、Ｉｄニドレイン電流、ｖｄニドレイ
ン電圧、Ｖｇ：ゲート電圧、Ｔ１０Ｘ：ゲート絶縁膜厚
、８０χ：ゲート絶縁膜誘電率、μ：キャリアの移動度
、Ｌ：チャンネル長、Ｗ：チャンネル幅である。Ｖｇ、
Ｖｄがともに第１０図ｆｂｌに示すように単位関数状に
、ｔ＝Ｑの瞬間に電圧がＶＤＤまで増加するものとする
。ＭＯ３ＦＥＴＱに加わる電圧Ｖ２．キャパシタＣに加
わる電圧Ｖｌ（ただし、ＶＤＤ　＝　Ｖｔ　＋Ｖ２　）
　（！：　ｔ　７；　、！：、ＭＯＳ　ＦＥＴ（７）　
ゲートソース間電圧もＶ２１こ等しいことになる。した
がって、第１０図（ａｌの回路のＭＯＳ　ＦＥＴを流れ
る電流は式（１ｏ）で与えられることになる。第１０図
ｆａｌの回路を流れる電流１１キヤパシタＣに蓄積され
る電荷Ｑとする。たたし、Ｑ（Ｏ１＝Ｏである。

式（１２）、（１３）より 式（１４）をｔ＝０からｔまで積分する。たたし、Ｖ２
　（Ｏｆ　＝　ＶＤＤである。

したがって、キャパシタＣに加わる電圧Ｖ＋　ｆｔｌは
、 Ｖｒ　ｆｔｌ　＝　ＶＤＤ　　Ｖま ただし、 である。Ｖｌｆｔｌが時間と伴に増加して行く様子を第
１１図に示す。クロックパルスの幅Ｔとしたときに、ク
ロックパルスが入ってＭＯＳトランジスタＱが導通状態
にあるうちに、たとえばｖｌ力（最終充電電圧（ＶＤＤ
　−ｖｔａ　）の９０％にまで充電されるためには、 −＞　　１０　　　　　　　　　　　　　（１８）ｔ。

でなければならない。式（１７）、　　（１Ｂ）よりと
なる。クロックパルス幅Ｔが短（なるにつれて、ＣＢは
小さくしなければならない。式（１９）の右辺を簡単に
検討してお（。

ただし、ｎは２とか３とかの数係数でする。Ｔが短くな
ったときには、チャンネル長りを短くしなければならな
いことを、式（２１）は示している。

式（８）と式（１９）が、ブートストラップキャノずシ
タンスＣｏの値の範囲を与えて（する。ＣＢｌｅｔこの
両軍等式を満足する値でなければならなＩＩＸ。

ＣＢが小さすぎると、プートストラツプキャノ寸シタン
スの働きが十分でなくて動作力（安定せず、ＣＢが大き
すぎると（ＣＢ＋ＣＮ）の充電番こ叫間力（かかりすぎ
て十分な動作が得られなｔ１様子を以下に示す。この検
討は、出力トランジスタをつけない第５図及び第７図の
シフトレジスタ（走査回路）についてなされて（する。

検討した第５図及び第７図の走査回路構成の中で変化さ
せたのは、ブートストラツプキャノずシタＣＢだけであ
り、他の全ての回路要素１よ同一条件で行なった。第１
２図、第１３図、第１４図１ζＣＢを変化させたときの
出力波形を示す。第１２図はト＝０．５の場合である。

第１２図に示された波形は、上からｃ　１ｏｏｋφ１、
φ２波形５ｔａｒｔ　ｐｕｌｓｅ波形、ＰＤＩ波形、Ｐ
０２波形、Ｐ２波形、ＰＤ３波形、Ｐ３波形で、５ｔａ
ｒｔ　ｐｕｌｓｅ波形力）ら、順次シフトして行く様子
を示している。最後の４つの波形は、上の波形ｃｌｏｏ
ｋφｌ、φ２波形、Ｐ０２波形、Ｐ２波形を拡大したも
のである。この波形から、上に述べてきた様にＣＢが大
き過ぎると（ＣＢ＋　ＣＮ　）の充電に時間がかかりす
ぎて十分な動作が得られず、出力波形がｃｌｏｏｋ波形
に比べて鈍った形になっている。第１３図はり一≦＝４
．０の場合である。第１３図に示された波形は、上から
ｃｌｏｏｋφ２波形、５ｔａｒｔ　ｐｕｌｓｅ波形、Ｐ
Ｄ１波形、Ｐ１波形、ＰＤ２波形、Ｐ２波形、ＰＤ３波
形、Ｐ３波形で順次シフトして行く様子を示−している
。

これらの波形からも、既に述べた様にＣＢが小さすぎて
、ブートストラップキャパシタンスの働きが十分でな（
、出力波形はｃｌｏｏｋ　ｐｕｌｓｅ波形に比べて鈍っ
た形になっている。この実験を通して、明らかになった
ことは、ブートストラップキャパシタＣｓが大きくても
小さくてもシフトレジスタは正常な動作をしなくて、正
常な動作をするためのブートストラップキャパシタンス
ＣＢはある限られた範囲内にあることである。実験結果
から得られるブートストラップキャパシタンスＣＢ値の
範囲は、０．７＜任＜３．０から決められる。より望ま
しくは　０．３　＜？＜２．０である。

例えば寄生容量ＣＮ　＝　０．１２　ＰＦとするなら、
０．６　ＰＦ　＜Ｃａ　＜１．５　ＰＦと決まる。第１
３図には、ど同じて、シフトレジスタが正常に動作して
いることを示している。

本発明のシフトレジスタは、消”！　電力が小さく、か
つ高速の動作が行なえ、外部回路の駆動能力が太き（、
さらにシフトする〕＜　ｉレスが重ならないようにでき
るという特徴を有している。

半導体集積回路のイメージセンサの周辺回路書ご用いた
時には、このシフトするパルスが重ならないという特徴
はきわめて有効である。すなわち、順次出力電圧を読み
出して行く各ラインの画素の出力が、まじり合うことな
く完全に分離できることになる。さらに、１本のライン
を読み終った後、次のラインの画素を読み出す前に、画
素の出力ラインの電圧を放電して、完全に０に戻してお
くことかできる。

きわめて、多くの用途に使えて、工業的価値が高い。

【図面の簡単な説明】

第１図及び第２図は、シフトレジスタで（ａｌは回路構
成、（ｂｌは動作波形、第３図乃至第５図は本発明のシ
フトレジスタで（ａｌは回路構成、（ｂ）は動作波形、
第６図は出力線が容量負荷の場合の動作波形、第７図及
び第８図は本発明のシフトレジスタ、第９図はブートス
トラップキャパシタの役割を説明する回路、第１０図は
ＣＢ、ＣＮの充電過程を説明する回路、第１１図はＶｌ
の時間変化の様子、第１２図はｆ　＝０−５の出力波形
、第１３図は叱−４，０の−ときの出力波形、第１４図
ｒａｔ　地＝　２−０の出力波形である。 特許出願人 （ｂ） 第１図 （α　） 一２図 （リ　　） ｓｇｚ図 （ｂ　） 一５図 第６図 陽 （ａ） （１）） ′Ｒ／θ図 ｑと ぐぐ ぐ べ′　　〜　） （（（

Claims (1)

1. 【特許請求の範囲】 源に接続されたＭＯＳ　）ランジスタのゲートに導き、
   前記ＭＯＳトランジスタの他方の主電極を出力端子とな
   したことを特徴とする走査回路。 （２）前記出力端子と接地点の間に、ＭＯ３Ｉ−ランジ
   スタを接続したことを特徴とする特許請求の範囲第１項
   記載の走査回路。