KR0128512B1

KR0128512B1 - 승압회로

Info

Publication number: KR0128512B1
Application number: KR1019940008541A
Authority: KR
Inventors: 다쿠야 후지모토; 요시하루 히라타
Original assignee: 사토 후미오; 가부시키가이샤 도시바
Priority date: 1993-04-22
Filing date: 1994-04-22
Publication date: 1998-04-07
Also published as: JP3043201B2; JPH06311732A; US5675279A

Abstract

본 발명은 동작 전원전압범위를 넓게 설정할 수 있으면서 쓸데없는 소비전류 및 전원노이즈의 증대를 억제해서 얻은 승압회로를 제공한다.

승압 입력노드(a)와 승압 출력노드 간에 직렬로 접속되어 각각 드레인·게이트 서로가 접속된 복수개의 MOS트랜지스터(T1,T2)와 복수개의 MOS트랜지스터 중의 기수번째/우수번째의 MOS트랜지스터(T1)의 드레인·게이트 상호 접속노드와 제1/제2클럭신호 인가노드(d,e) 간에 각 대응해서 접속된 제1승압 용량소자(C1) 및 제2승압 용량소자(C2) 및, 서로의 펄스기간이 중복되지 않는 제1 및 제2클럭신호(1,

Description

[발명의 명칭]

승압회로

[도면의 간단한 설명]

제1도는 본 발명의 제1실시예에 따른 승압회로를 나타낸 회로도.

제2도는 제1도 중의 클럭 진폭제어회로의 입력 클럭신호(1,2) 및 출력클럭신호(1',2')를 나타낸 타이밍 파형도.

제3도는 제1도 중의 클럭 진폭제어회로의 1구체예를 나타낸 회로도.

제4도는 제3도의 클럭 진폭제어회로의 제어특성(전원전압(Vcc)에 대한 클럭신호 출력진폭(V'))의 일례를 나타낸 도면.

제5도는 제1도의 제1승압회로가 제3도의 클럭 진폭제어회로를 갖춘 경우의 승압특성(전원전압(Vcc)에 대한 출력전압(Vpp))의 일례를 나타낸 도면.

제6도는 제3도의 클럭 진폭제어회로의 변형예를 나타낸 단면도.

제7도는 제6도의 클럭 진폭제어회로의 제어특성(전원전압(Vcc)에 대한 클럭신호 출력진폭(V'))의 일례를 나타낸 도면.

제8도는 제1도의 승압회로가 제6도의 클럭 진폭제어회로를 갖춘 경우의 승압특성(전원전압(Vcc)에 대한 출력전압(Vpp))의 일례를 나타낸 도면.

제9도는 종래 승압회로의 일례를 나타낸 회로도.

제10도는 제9도의 승압회로에 인가되는 클럭신호(1',2')의 일례를 나타낸 타이밍 파형도.

제11도는 제9도 중의 승압기본회로의 1단분의 동작예를 나타낸 전압파형도이다.

* 도면의 주요부분에 대한 부호의 설명

T0, T1, T2 : 종속 접속된 MOS트랜지스터 C1, C2 : 승압용량

10 : 승압기본회로 11 : 제1클럭 진폭제어회로

12 : 제2클럭 진폭제어회로 13, 15 : 클럭신호 입력선

14, 16 : 클럭신호 출력선 T3, T6 : N채널 공핍형 트랜지스터

T4 : P채널 트랜지스터 T5 : N채널 트랜지스터.

[발명의 상세한 설명]

(산업상의 이용분야)

본 발명은 승압회로에 관한 것으로, 특히 반도체 집적회로에 형성되어 입력전압을 승압시켜 고전압을 발생시키기 위한 승압회로에 관한 것으로, 예컨대 불휘발성 반도체 메모리의 소거(消去)·기록시에 필요한 고전압을 발생시키기 위해 사용되는 것이다.

(종래의 기술 및 그 문제점)

제9도는 종래의 불휘발성 메모리에 있어서 소거(消去)·기록시에 필요한 고전압을 발생시키기 위해 형성되어 있는 승압회로의 이례를 나타낸다.

이 승압회로는 승압입력전압(전원전압(VCC)) 노드에 드레인·게이트 서로가 접속되고 소스가 제1노드(a)에 접속된 상시 온상태의 N채널 MOS트랜지스터(T0)와, 상기 제1노드(a)와 승압출력전압(고전압(Vpp)) 노드와의 사이에 직렬로 접속되면서 각각 드레인·게이트 서로가 접속된 복수개의 MOS트랜지스터(T1,T2), 상기 직렬로 접속된 복수개의 MOS트랜지스터 중의 기수번째의 MOS트랜지스터(T1)의 드레인·게이트 상호 접속노드와 제1클럭신호(1) 인가노드와의 사이에 각각 대응해서 접속된 복수개의 제1승압 용량소자(C1), 상기 복수개의 MOS트랜지스터 중의 우수번째의 MOS트랜지스터(T2)의 드레인·게이트 상호 접속노드와 제2클럭신호(2) 인가노드(e)간에 각각 대응해서 접속된 복수개의 제2승압 용량소자(C2)를 구비하고 있다.

상기 클럭신호(1,2)는 서로의 H레벨기간이 겹치지 않도록 타이밍이 설정되어 있으며, 예컨대 제10도에 나타낸 바와 같은 파형을 갖춘다.

다음에 제9도 중의 승압기본회로(10)의 1단분의 동작에 대해 제11도를 참조하면서 설명한다.

클럭신호(1,2)가 함께 L레벨인 때에는 트랜지스터(T1,T2)가 함께 오프상태이며, 제1노드(a)근 그 이전의 전위(Va)를 유지하고, 제2노드(b)는 그 이전의 전위(Vb)를 유지한다.

다음에, 클럭신호(1)가 H레벨,2가 L레벨인 때에는 노드(a)의 전위는 승압용량(C1)을 매개로 클럭신호(1)의 진폭(V(Vcc와 같다))만 상승해서 (Va+V)로 된다. 이때, 상기 트랜지스터(T1)가 온상태로 되어 전류를 방전하기 때문에, 이 트랜지스터(T1)의 방전전류에 의한 전압저하분을 VL로 하면, 노드(b)는 (Va+V-Vth-VL)까지 충전된다. 여기서, Vth는 트랜지스터(T1)의 임계전압이다.

다음에, 다시 클럭신호(1,2)가 함께 L레벨로 되면 트랜지스터(T1,T2)가 함께 오프상태로 되어, 노드(a), 노드(b)는 각각 이전의 전위를 유지한다.

다음에, 클럭신호1이 L레벨,2가 H레벨인 때에는 노드(b)의 전위는 승압용량(C2)을 매개로 클럭신호(2)의 진폭(V)분만 상승되어 V+V로 된다. 이때, 트랜지스터(T1)는 오프상태, 트랜지스터(T2)는 온상태로 되어 전류를 방전하기 때문에, 이 트랜지스터(T2)의 방전전류에 의한 전압저하분을 VL로 하면 제3노드(c; 트랜지스터 T2의 소스측)는 (Vb+V-Vth-VL)가지 충전된다. 여기서, Vth는 트랜지스터(T2)의 임계전압이다.

이하, 상기한 바와 같은 동작이 반복됨으로써 승압기본회로(10)의 1단에 대해 2(V-Vth-VL)의 전위만 승압되어 최종적으로 필요한 고전압(Vpp)이 얻어진다.

즉, 제9도의 승압회로에 의하면, 전원전압(Vcc)이 클럭신호(1,2)에 동기되어 순차적으로 승압되어 고전압(Vpp)이 얻어진다. 상기 승압회로의 사양(仕樣)이 전원전압 Vcc=예컨대 2V, 출력전압 Vpp=예컨대 20V인 경우, 승압기본회로(10)의 1단에서 1V씩 승압되는 것으로 가정하면 승압기본회로(10)를 20단 접속할 필요가 있다.

그러나, 상기 승압기본회로(10)의 MOS트랜지스터(T1,T2)의 임계전압(Vth)의 백게이트효과는 전압회로에 있어서의 승압기본회로(10)가 최종담에 접근하는 만큼 순차적으로 크게 된다. 상기 MOS트랜지스터(T1,T2)로서, 초기의 임계전압이 0V 정도의 진성(INTRINSIC)형의 것을 사용한 경우에도 최악의 경우 그 임계전압은 1V 정도가 된다. 또한, 전술한 바와 같이 MOS트랜지스터(T1,T2)에 방전전류가 흐름으로써 전압저하분(VL)이 존재한다.

따라서, 제9도의 승압회로에 있어서, 예컨대 2V 정도의 낮은 전원전압(Vcc)로부터 20V 정도의 고전압(Vpp)을 얻는 것으로 하면, 각 승압기본회로(10)의 승압분이 작은 값으로 되기 때문에 승압기본회로(10)의 접속단수를 큰 폭으로 늘릴 필요가 있다.

지금, 동작전원전압이 예컨대, 2V~5V와 같이 넓은 범위를 갖춘 승압회로를 얻도록 하는 경우를 생각한다.

전술한 바와 같이 예컨대, 2V 정도의 낮은 전원전압의 경우에 바라는 고전압(Vpp)이 얻어지도록 승압기본회로(10)의 접속단수를 설정해 두면, 5V 정도의 높은 전원전압인 때에 각 승압기본회로(10)에 있어서의 승압분이 증가하기 때문에 승압회로가 과잉 승압능력을 갖게 된다.

그러나, 불휘발성 메모리에 있어서는 메모리셀에 과대한 전압이 인가되면 메모리셀의 신뢰성에 악영향을 주게 된다. 여기서, 승압회로의 출력측에 고전압(Vpp)의 진폭을 제한하기 위한 Vpp 리미터를 접속하는 것을 생각할 수 있지만 이것은 소비전류의 낭비를 초래하게 된다.

또한, 제9도의 승압회로에 있어서 클럭신호(1,2)의 공급원이 구동버퍼회로(도시않음)는 승압기본회로(10)의 접속단수의 증가에 수반해 구동능력을 크게 할 필요가 있지만, 전원전압이 높은 때에 구동버퍼회로의 충방전전류, 관통전류가 크게 된다. 이것은 전원노이즈의 증대 등, LSI특성을 악화시키는 요인도 된다.

상기한 바와 같이 종래의 승압회로는 그 동작 전원전압 범위를 크게 설정하도록 하면 전원전압이 높은 영역에서 쓸데없는 소비전류 및 전류노이즈의 증대를 초래한다고 하는 문제가 있다.

(발명의 목적)

본 발명은 상기한 점을 감안하여 발명된 것으로, 동작 전원전압 범위를 크게 설정할 수 있으면서 쓸데없는 소비전류 및 전원노이즈의 증대를 억제해서 얻은 전압회로를 제공함에 그 목적이 있다.

(발명의 구성)

상기 목적을 달성하기 위한 본 발명은, 승압 입력전압이 주어지는 제1노드와 승압 출력노드 간에 직력로 접속되면서 각각 드레인.게이트 서로가 접속된 복수개의 MOS트랜지스터와, 상기 직렬로 접속된 복수개의 MOS트랜지스터 내의 기수번째의 MOS트랜지스터의 드레인.게이트 상호 접속노드와 제1클럭신호 인가노드 간에 각각 대응해서 접속된 복수개의 제1승압 용량소자, 상기 복수개의 제1승압 용량소자, 상기 복수개의 MOS트랜지스터 중의 우수번째의 MOS트랜지스터의 드레인.게이트 상호 접속노드와 제2클럭신호 인가노드 간에 각각 대응해서 접속된 제2승압 용량소자, 제1클럭신호가 입력되고 이 클럭신호의 진폭을 전원전압의 레벨에 따라 제어하며, 이 진폭이 제어된 클럭신호를 상기 제1클럭신호 인가노드에 공급하는 제1클럭 진폭제어회로 및, 상기 제1클럭신호와는 펄스기간이 중복되지 않는 제2클럭신호가 입력되고 이 클럭신호의 진폭을 전원전압의 레벨에 따라 제어하며, 이 진폭이 제어된 클럭신호를 상기 제2클럭신호 인가노드에 공급하는 제2클럭 진폭제어회로를 구비하는 것을 특징으로 한다.

(작용)

상기와 같이 구성된 본 발명은 전원전압레벨에 따라 진폭이 제어된 클럭신호가 승압용량소자의 전극에 인가되기 때문에 승압기본회로의 각 단의 승압분이 상기 클럭신호의 레벨에 따라 제한된다.

따라서, 전원전압이 높은 영역에 있어서의 과잉승압을 회피하소 쓸데없는 소비전류의 낭비를 억제할 수 있게 된다.

더구나, 클럭신호의 진폭을 전원전압 이하로 레벨 쉬프트하도록 제어함으로써 클럭신호 구동용 버퍼회로의 충방전전류, 관통전류를 억제하면서 전원노이즈의 증대를 억제할 수 있다.

(실시예)

이하, 예시도면을 참조하여 본 발명에 따른 1실시예를 상세히 설명한다.

제1도는 본 발명의 제1실시예에 따른 불휘발성 메모리에 형성된 승압회로를 나타내고 있다.

이 승압회로는 제9도를 참조해서 전술한 종래의 승압회로와 비교해 각각 대응해서 클럭신호(1,2)의 진폭을 전원전압(Vcc)의 레벨에 따라 제어하는 제1클럭 진폭제어회로(11), 제2클럭 진폭제어회로(12)가 부가되어 있고, 이 클럭 진폭제어회로(11,12)에 의해 진폭이 제어된 클럭신호('1,2')를 각각 대응해서 상기 승압용량소자(C1,C2)에 인가하는 점이 다르며, 그 외는 동일하므로 제9도 중에서처럼 동일부호를 붙이고 있다.

즉, 제1도의 승압회로는 승압 입력전압노드와 제1노드(a)와의 사이에 항상 온 상태의 MOS트랜지스터(T0)가 접속되어 있다. 그리고, 상기 제1노드(a)와 승압 출력노드 간에 직렬로 접속되어 각각 드레인.게이트 서로가 접속된 복수개의 MOS트랜지스터(T1,T2)와, 상기 직렬로 접속된 복수개의 MOS트랜지스터 중의 기수번째의 MOS트랜지스터(T1)의 드레인.게이트 상호 접속노드와 제1클럭신호 인가노드(d)간에 각각 대응해서 접속된 복수개의 제1승압 용량소자(C1) 및, 상기 복수개의 MOS트랜지스터 중의 우수번째의 MOS트랜지스터(T2)의 드레인.게이트 상호 접속노드와 제2클럭신호 인가노드(e) 간에 각각 대응해서 접속된 복수개의 제2승압 용량소자(C2)를 갖춘다.

더구나, 제1클럭신호(1)가 제1클럭신호 입력선(13)으로부터 입력되어 이 클럭신호의 진폭을 전원전압의 레벨에 따라 제어하며, 이 진폭이 제어된 클럭신호(1')를 제1클럭신호 출력선(14)을 매개로 제1클럭신호 인가노드(d)에 공급하는 제1클럭 진폭제어회로(11)와, 상기 제1클럭신호(1)와는 펄스기간이 중복되지 않는 제2클럭신호(2)가 제2클럭신호 입력선(15)으로부터 입력되어 이 클럭신호의 진폭을 전원전압의 레벨에 따라 제어하고, 이 진폭이 제어된 클럭신호(2')를 제2클럭신호 출력선(16)을 매개로 제2클럭신호 인가노드(e)에 공급하는 제2클럭 진폭제어회로(12)를 구비하는 것을 특징으로 한다.

즉, 제1승압회로는 기본적인 구성으로서 승압 입력전압이 인가되는 제1노드(a)와 제1클럭 인가노드(d) 간에 삽입된 제1승압용량(C1)과, 상기 제1노드(a)와 제2노드(b) 간에 삽입되어 상기 제1노드(a)의 전위에 따라 도통억제되는 제1MOS트랜지스터(T1), 상기 제2노드(b)와 제2클럭 인가노드(e) 간에 삽입된 제2승압용량(C2), 상기 제2노드(b)와 제3노드(C) 간에 삽입되어 상기 제2노드로 (10)가 복수개 종속 접속되어 있다. 그리고, 각 단의 승압기본회로(10)의 제1클럭 인가노드(d) 및 제2클럭 인가노드(e)에 제1클럭 진폭제어회로(11) 및 제2클럭 진폭제어회로(12)로부터 대응하여 클럭신호(1',2')가 공급되어 있다.

제2도는 상기 클럭 진폭제어회로(11,12)의 입력 클럭신호(1,2) 및 출력 클럭신호(1',2')의 타이밍 파형을 나타낸다.

상기 클럭 진폭제어회로(11,12)는 입력 클럭신호(1,2)의 진폭(V: Vcc와 동일)을 전원전압 레벨에 따라 제어하고, 진폭(V')을 갖춘 출력클럭신호(1',2')를 승압기본회로(10)의 승압용량(C1,C2)에 인가한다. 이에 의해 전술한 종래예의 승압회로와 마찬가지의 동작에 의해 전원전압(Vcc)이 클럭신호(1',2')에 동기해서 순차적으로 승압되어 고전압(Vpp)이 얻어진다.

이 경우, 승압기본회로(10)의 1단에 대해 승압분이 2(V'-Vth-VL)로 제한되기 때문에 특히, 전원전압(Vcc)이 높은 영역에 있어서의 과잉승압을 회피하면서 쓸데없는 소비전류의 낭비를 억제할 수 있다.

더구나, 클럭신호(1',2')의 진폭을 전원전압 이하로 레벨쉬프트하도록 제어함으로써 클럭신호 구동용 버퍼회로의 충방전전류, 도통전류를 억제하면서 전원노이즈의 증대를 제어할 수 있게 된다.

제3도는 제1도중의 제1클럭 진폭제어회로(11), 제2클럭 진폭제어회로(12)의 각각의 1구체예를 나타내고 있다.

이 클럭 진폭제어회로(11)는, Vcc노드에 드레인이 접속되고, 게이트에 접지전위(Vss)가 인가되는 제3MOS트랜지스터(T3)와, 이 제3트랜지스터의 소스와 Vss노드 간에 제4MOS트랜지스터(T4) 및 제5MOS트랜지스터(T5)가 직렬로 접속되어 있다. 그리고, 상기 제4트랜지스터 및 제5트랜지스터의 각 게이트에 상기 제1클럭신호 입력선(13) 또는 제2클럭신호 입력선(15)으로부터 클럭신호((1,2를 대표해서 나타냄))가 입력되고, 상기 제4트랜지스터 및 제5트랜지스터의 각 드레인 상호 접속노드로부터 제1클럭신호 출력선(14) 또는 제2클럭신호 출력선(16)에 클럭신호('(1',2'를 대표해서 나타냄))가 출력된다.

본 예에서는 상기 제3MOS트랜지스터(T3)로서 N채널 공핍형 트랜지스터를, 상기 제4MOS트랜지스터(T4)로서 P채널 트랜지스터, 상기 제5MOS트랜지스터(T5)로서 N채널 트랜지스터가 이용되고 있으며, 제4MOS트랜지스터 및 제5채널 MOS트랜지스터는 CMOS인버터회로를 구성하고 있다.

제4도는 제3클럭 진폭제어회로의 진폭 제어특성(전원전압(Vcc)에 대한 클럭신호 출력진폭(V'))의 일례를 나타낸 도면이다.

제5도는 제1도 중의 클럭 진폭제어회로를 제2도와 같이 구성한 경우의 승압특성(전원전압(Vcc)에 대한 출력전압(Vcc))의 일례를 나타낸 도면이다.

다음에, 제3도의 클럭 진폭제어회로의 동작 및 제1도의 승압회로의 특성에 대해 제4도 및 제5도에 나타낸 특성도를 참조하면서 설명한다.

제3도의 클럭 진폭제어회로에 있어서, N채널 공핍형 트랜지스터(T3)의 임계전압을 Vthd로 표현하면 이 트랜지스터(T3)는 그 소스(노드f)의 전위가 ｜Vthd｜가 되면 오프상태가 된다. 이에 의해 노드(f)의 전위는 ｜Vthd｜로 제한되어 그 이상으로는 올라가지 않는다.

그리고, CMOS인버터회로의 P채널 트랜지스터(T4)의 소스는 상기 노드(f)에 접속되어 있기 때문에 상기 CMOS인버터회로의 출력신호(클럭신호')의 레벨 V'는 전원전압(Vcc)에 정비례하는 것은 아니고 상기 ｜Vthd｜로 제한된다.

승압기본회로(10)의 1단에 대해서의 승압전압은 전술한 바와 같이 2(C-Vth-VL)이며, Vth 및 VL이 일정한 것으로 하면 전원전압(Vcc)이 ｜Vthd｜ 이상에서는 클럭신호(')의 레벨 V'는 ｜Vthd｜로 일정하게 되어 출력전압(Vpp)도 일정하게 억제할 수 있게 된다.

더구나, 상기 Vthd를 임의의 값으로 설정함으로써 클럭신호(')의 진폭(V') 및 출력전압(Vpp)을 바라는 값으로 설정하는 것이 용이하게 된다. 이 경우, 클럭신호의 진폭(')을 전원전압(Vcc) 이하로 설정함으로써 클럭신호 구동용 버퍼회로의 충방전전류, 관통전류를 억제하고, 전원노이즈의 증대를 억제할 수 있게 된다.

제6도는 제3도의 클럭 진폭제어회로의 변형예를 나타내고 있다.

이 클럭 진폭제어회로는 제3도를 참조해서 전술한 클럭 진폭제어회로와 비교해 상기 제3MOS트랜지스터(T3; N채널 공핍형 트랜지스터)의 게이트전위가 Vss전위로 고정되어 있지 않은 점, Vcc노드와 상기 제3트랜지스터(T3)의 게이트 간에 제6MOS트랜지스터(T6)의 게이트에 Vss전위가 주어지는 점이 다르고, 그 외는 동일하기 때문에 제3도에서와 마찬가지로 동일부호를 붙이고 있다.

제7도는 제5도의 클럭 진폭제어회로의 진폭제어특성(전원전압(Vcc)에 대한 클럭신호 출력진폭(V'))의 일례를 나타낸 도면이다.

제8도는 제1도 중의 클럭 진폭제어회로를 제6도와 같이 구성한 경우의 승압특성(전원전압(Vcc)에 대한 출력전압(Vpp))의 일례를 나타낸 도면이다.

제6도의 클럭 진폭제어회로의 동작은 기본적으로는 전술한 제3도의 클럭진폭제어회로의 동작(제4도를 참조)과 동일하지만, 공핍형 트랜지스터(T6)가 부가되어있음으로써 다음에 서술하는 바와 같은 동작이 얻어진다.

즉, 제6트랜지스터(T6)의 임계전압을 Vthd로 표현하면, 이 제6트랜지스터(T6)는 그 소스(노드g)의 전위가 ｜Vthd｜가 되면 오프상태가 된다. 이에 의해 제3트랜지스터(T3)의 게이트 전위는 ｜Vthd｜로 제한되며, 그 이상으로는 올라가지 않는다.

따라서, 제3트랜지스터(T3)는 그 소스(노드f)의 전위가 ｜Vthd｜+｜Vthd｜=2｜Vthd｜가 되면 오프상태가 된다. 이에 의해 노드(f)의 전위는 2｜Vthd｜로 제한되며 그 이상으로 올라가지 않는다.

그리고, CMOS인버터회로의 P채널 트랜지스터(T4)의 소스가 상기 노드(f)에 접속되어 있기 때문에, 상기 CMOS인버터회로의 출력신호(클럭신호('))의 레벨(V')은 전원전압(Vcc)에 정비례하는 것은 아니고, 상기 2｜Vthd｜로 제한된다.

승압기본회로(10)의 일단에 대해서의 승압전압은 2(V'-Vth-VL)이며, Vth 및 VL이 일정한 것으로 하면, 전원전압(Vcc)이 2｜Vthd｜ 이상에서는 클럭신호(')의 레벨(V')은 2｜Vthd｜로 일정하게 되고, 출력전압(Vpp)도 일정하게 억제할 수 있게 된다.

더구나, 제6도의 승압회로에 있어서도, 상기 Vthd를 임의의 값으로 설정함으로써 출력전압(Vpp)을 바라는 값으로 설정하는 것이 용이하게 되며, 더구나 본원 특허청구범위의 각 구성요건에 병기한 도면의 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로서, 본원 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.

(발명의 효과)

이상 설명한 바와 같이 본 발명에 의하면, 동작 전원전압범위를 넓게 설정할 수 있으면서 쓸데없는 소비전류 및 전원노이즈의 증대를 억제해서 얻은 승압회로를 실현할 수 있다.

Claims

승압 입력전압이 인가되는 제1노드(a)와 승압 출력노드(b) 간에 직렬로 접속되면서 각각 드레인·게이트 서로가 접속된 복수개의 MOS트랜지스터(T0,T1,T2)와, 상기 직렬로 접속된 복수개의 MOS트랜지스터 중의 기수번째의 MOS트랜지스터의 드레인·게이트 상호 접속노드와 제1클럭신호 인가노드(d) 간에 각각 대응해서 접속된 복수개의 제1승압용량소자(C1). 상기 복수개의 MOS트랜지스터 중의 우수번째의 MOS트랜지스터의 드레인·게이트 상호 접속노드와 제2클럭신호 인가노드(e) 간에 각각 대응해서 접속된 복수개의 제2승압용량소자(C2), 제1클럭신호(1)가 입력되고, 이 클럭신호의 진폭을 전원전압의 레벨에 따라 제어하며, 이 진폭이 제어된 클럭신호(2)를 상기 제1클럭신호 인가노드에 공급하는 제1클럭 진폭제어회로(11) 및, 상기 제1클럭신호와는 펄스기간이 중복되지 않는 제2클럭신호(Φ2)가 입력되고, 이 클럭신호의 진폭을 전원전압의 레벨에 따라 제어하며, 이 진폭이 제어된 클럭신호(2')를 상기 제2클럭신호 인가노드(e)에 공급하는 제2클럭 진폭제어회로(12)를 구비하여 구성된 것을 특징으로 하는 승압회로.
제1항에 있어서, 상기 21 및 제2클럭 진폭제어회로(11,12)의 각각은 일단이 전원전압 노드에 접속되고, 게이트에 접지전위가 인가되는 제3MOS트랜지스터(T3)와, 이 제3MOS트랜지스터(T3)의 타단에 일단이 접속되면서 게이트가 클럭신호 입력선에 접속되고, 타단이 클럭신호 출력선에 접속된 제4MOS트랜지스터(T4) 및, 이 제4MOS트랜지스터(T4)의 타단에 일단이 접속되면서 게이트가 상기 클럭신호 입력선에 접속되고, 타단이 접지노드에 접속된 제5MOS트랜지스터(T5)를 갖춘 것을 특징으로 하는 승압회로.
제2항에 있어서, 상기 제3MOS트랜지스터(T3)가 N채널 공핍형 트랜지스터이고, 상기 제4MOS트랜지스터(T4)가 P채널 트랜지스터이며, 상기 제5MOS트랜지스터(T5)가 N채널 트랜지스터인 것을 특징으로 하는 승압회로.
제2항에 있어서, 상기 제1 및 제2클럭 진폭제어회로(11,12)의 각각은 일단이 전원전압 노드에 접속된 제3MOS 트랜지스터(T3)와, 이 제3MOS트랜지스터(T3)의 타단에 일단이 접속되고, 게이트가 클럭신호 입력선에 접속되며, 타단이 클럭신호 출력선에 접속된 제4MOS트랜지스터(T4), 이 제4MOS트랜지스터(T4)의 타단에 일단이 접속되고, 게이트가 상기 클럭신호 입력선에 접속되며, 타단이 접지노드에 접속된 제5MOS트랜지스터(T5) 및, 일단이 전원전압 노드에 접속되고, 게이트에 접지전위가 인가되며, 타단이 상기 제3MOS트랜지스터(T3)의 게이트에 접속된 제6MOS트랜지스터(T6)를 갖춘 것을 특징으로 하는 승압회로.
제4항에 있어서, 상기 제3MOS트랜지스터(T3) 및 제6MOS트랜지스터(T6)가 N채널 공핍형 트랜지스터이고, 상기 제4MOS트랜지스터(T4)가 P채널 트랜지스터이며, 상기 제5MOS트랜지스터(T5)가 N채널 트랜지스터인 것을 특징으로 하는 승압회로.