JP2006311731A - 電子回路 - Google Patents

Abstract

【課題】 昇圧回路を有する電子機器において、規格以上の電圧が入力されても、昇圧回路およびその他の回路の破壊を防ぐこと。
【解決手段】 入力された電圧を昇圧して出力する昇圧回路において、出力される電圧の上限を規定する入力電圧制限回路と、コンデンサを使って入力電圧を固定倍率に昇圧する昇圧回路から構成する。
【選択図】 図１

Description

本発明は電子回路に係り、特にコンデンサを用いて入力された電圧を昇圧する昇圧回路に関する。

図４に、従来のコンデンサを用いた昇圧回路を示す。従来のコンデンサを用いた昇圧回路は、ダイオード接続されたＭＯＳＦＥＴ６１から６５と、コンデンサ６７から７１と、クロック発生回路７２とから構成される。ＭＯＳＦＥＴ６１から６５のゲート端子はドレイン端子と接続し、ソース端子はコンデンサ６７から７１の一方の電極と接続し、コンデンサ６７から７１のもう一方の電極はクロック発生回路７２と接続する回路ブロックがカスケードに複数個接続されている。ＭＯＳＦＥＴ６５のソース端子はＭＯＳＦＥＴ６６のドレイン端子と接続すると共にＭＯＳＦＥＴ６６のゲート端子とも接続し、ＭＯＳＦＥＴ６６のソース端子が従来の電子回路の出力端子となる。クロック発生回路は位相が１８０度異なる２つのパルス信号ＣＬＫＡとＣＬＫＢを生成し、コンデンサ６７から７１の一方の電極に供給する。

従来のコンデンサを用いた昇圧回路の動作を、出力端子Ｏ２に負荷が接続されていない状態で説明する。入力端子Ｉ２に供給された電荷は、ＭＯＳＦＥＴ６１から６５を通ってコンデンサ６７から７１に充電される。このときのコンデンサ６７の一方の電極の電位Ｖｃ６７−１は入力電圧−Ｖｆである。ここでＶｆとはＭＯＳＦＥＴ６１から６６におけるダイオードドロップ分である。次にパルス信号ＣＬＫＡによってコンデンサ６７の一方の電極の電位Ｖｃ６７−２がパルス信号の波高値分（電圧分）上げられると、コンデンサ６７のもう一方の電極の電位Ｖｃ６７−１は入力電圧−Ｖｆ＋パルス信号の波高値となる。このときコンデンサ６８の一方の電極はパルス信号ＣＬＫＡとは位相が１８０度異なるＣＬＫＢに接続されているため、コンデンサ６８の一方の電極の電位Ｖｃ６８−２はＬｏｗレベル（接地電位に近いレベル）にある。よってコンデンサ６８の一方の電極の電位Ｖ６８−１はコンデンサ６７から送られてきた電圧からＭＯＳＦＥＴ６２のダイオードドロップ分の値、（入力電圧−Ｖｆ＋パルス信号の波高値）−Ｖｆとなる。

更に次の段階としてパルス信号ＣＬＫＢがＨｉｇｈレベルに変化し、コンデンサ６８の一方の電極の電位Ｖ６８−２がパルス信号の波高値分（電圧分）上げられると、コンデンサ６８のもう一方の電極の電位Ｖｃ６８−１は（入力電圧−Ｖｆ＋パルス信号の波高値）−Ｖｆ＋パルス信号の波高値となる。以降はこの動作を繰り返し、コンデンサに充電された電荷を次のコンデンサに電圧を上げながら送っていく。図６で示した電子回路では、出力端子Ｏ２の電圧は入力電圧−６×Ｖｆ＋５×（パルス信号の波高値）となる。

このように構成された回路と同様な例として、特開２００５−０５７８６７に示すように、電子回路の素子破損を未然に防ぐ回路技術が示されている。
特開２００５−０５７８６７号公報

このような従来の電子回路にあっては、入力電圧値が低くても高くても回路構成で決められた倍率に昇圧している。このため、例えば図４の昇圧回路において、３Ｖの電圧で破損に到るＭＯＳＦＥＴを使い、入力端子Ｉ２に１Ｖが入力されると、コンデンサ６９の一方の電極の電位Ｖｃ６９−１は３Ｖを越えてしまい、ＭＯＳＦＥＴ６３や６４は破損に到ってしまう。このように従来の電子回路では、入力電圧に想定以上の電圧が入力されると破壊を防ぐことはできない。

このため従来は、入力端子Ｉ２に印加される電圧値に応じて昇圧の倍率あるいは昇圧段数を制御し、内部ＭＯＳＦＥＴが破損に到る電圧にならないようにしたり、内部ＭＯＳＦＥＴが破損に到る電圧が入力された時は昇圧回路の動作を停止してしまうなどの対策が取られていた。

本発明はかかる従来技術の有する不都合に鑑みてなされたもので、入力端子に低い電圧が入力された時はそのまま出力し、設定値より高い電圧が入力された時は設定値にレギュレートして出力する電圧制限回路を設けることにより、昇圧動作において昇圧回路の一部がＭＯＳＦＥＴの耐圧を越えて素子が破損してしまうのを防ぐことを目的としている。

上記の目的を達成するために、本発明はコンデンサを使って入力電圧を固定倍率に昇圧する昇圧回路において、入力される電圧の上限を規定する入力電圧制限回路を備えたものである。

このため、昇圧動作において昇圧回路の一部がＭＯＳＦＥＴの耐圧を越えて素子が破損してしまうのを防ぐことができる。

以上本発明の電子回路は、最大電圧値以上の電圧が入力されても、昇圧回路内のＭＯＳＦＥＴに耐圧以上の電圧が掛かって素子を破損することはない。

また、最大電圧値以上の電圧が入力されても、昇圧回路は動作しつづけるため、負荷を駆動し続けることができる。

さらに、入力電圧制限回路はディプレッションタイプのＭＯＳＦＥＴを用いているため、入力される電圧が低下しても常に昇圧回路に一定の電圧を供給することができる。

電子回路に含まれている昇圧回路の出力電圧が昇圧回路内のＭＯＳＦＥＴに耐圧以上の電圧に上昇しようとすると、出力電圧制限回路が働き、素子が破損することはない。

電子回路に異なる昇圧倍率の昇圧回路が含まれていても、入力電圧制限回路と出力電圧制限回路が設けられているため、電子回路内部で扱う電圧が電子回路内部を構成しているＭＯＳＦＥＴやコンデンサの破壊耐圧以上になることはない。

電子回路の入力端子と出力端子にはＭＯＳＦＥＴが接続されているため、電子回路が待機モードに入っているときは、消費電流を抑えることができる。

電子回路が待機モードに入っているときは、昇圧回路の動作の元となる発振回路を停止させるため、消費電流を抑えることができる。

電子回路内の昇圧回路は、第２の昇圧回路とレペルシフタ回路で波高値の上げられたクロックを用いているので、小さなドライバ面積で大きな電流供給能力を発揮させることができる。つまり、より小さなチップ面積で大きな駆動能力を得ることができる。

出力電圧制限回路には動作をオン／オフさせるスイッチがついているので、消費電流の大きい出力電圧制御回路であっても、消費電力を抑えることができる。さらにこのスイッチがあるために、出力電圧制限回路の消費電流が大きくても、昇圧回路を安定的に動作させることが可能である。

以下、この発明に係る電子回路の実施の最良の形態を図面に基づいて詳細に説明する。

図１は、本実施の形態に係る電子回路の概略構成を示している。電子回路は、入力される電圧の上限を規定する入力電圧制限回路１と、コンデンサを使って入力電圧を固定倍率に昇圧する昇圧回路２から構成されている。

入力電圧制限回路１は図２に示すように、ディプレッション型のＭＯＳＦＥＴ２２と定電圧発生回路２１から構成される。入力端子Ｉ１は定電圧発生回路２１の電源端子Ｄ２１及びディプレッション型ＭＯＳＦＥＴ２２のドレイン端子と接続する。ディプレッション型ＭＯＳＦＥＴ２２のソース端子は入力電圧制限回路２の出力端子Ｏ１と接続する。ディプレッション型ＭＯＳＦＥＴ２２のゲート端子は定電圧発生回路２１の出力端子Ｏ２１と接続する。

ここで定電圧発生回路２１の一例を図３に示す。定電圧発生回路は、定電流素子であるディプレッション型ＭＯＳＦＥＴと、抵抗素子であるエンハンスメント型ＭＯＳＦＥＴから構成される。定電圧発生回路２１の電源端子Ｄ２１とディプレッション型ＭＯＳＦＥＴ２３のドレイン端子を接続し、ディプレッション型ＭＯＳＦＥＴ２３のソース端子とディプレッション型ＭＯＳＦＥＴ２３のゲート端子及びエンハンスメント型ＭＯＳＦＥＴ２４のドレイン端子及びエンハンスメント型ＭＯＳＦＥＴ２４のゲート端子及び定電圧発生回路２１の出力端子Ｏ２１に接続する。エンハンスメント型ＭＯＳＦＥＴ２４のソース端子はエンハンスメント型ＭＯＳＦＥＴ２５のドレイン端子及びエンハンスメント型ＭＯＳＦＥＴ２５のゲート端子と接続する。エンハンスメント型ＭＯＳＦＥＴ２５のソース端子は接地端子と接続する。

定電圧発生回路２１の出力電圧は、｜ディプレッション型ＭＯＳＦＥＴのしきい値電圧｜＋（エンハンスメント型ＭＯＳＦＥＴのしきい値電圧）×（エンハンスメント型ＭＯＳＦＥＴの数）になる。よってエンハンスメント型ＭＯＳＦＥＴ２５のソース端子に、さらにエンハンスメント型ＭＯＳＦＥＴをエンハンスメント型ＭＯＳＦＥＴ２５と同様に接続すると、定電圧発生回路２１の出力電圧を高くすることができる。逆にエンハンスメント型ＭＯＳＦＥＴ２５を削除し、エンハンスメント型ＭＯＳＦＥＴ２４のソース端子を接地端子と接続することによって定電圧発生回路２１の出力電圧を低くすることができる。

昇圧回路２には、例えばコイルとコンデンサを使ったレギュレータやコンデンサのみを使ったチャージポンプ方式がある。しかし本特許の実施の形態では定倍の昇圧動作に対して有効な発明であるため、適用される昇圧回路はコンデンサのみを用いた昇圧回路となる。
以下に昇圧回路の一例である、チャージポンプ方式の構成を図４に基づき詳細な説明を行う。
図４に示す様に、チャージポンプ方式の昇圧回路は発振回路７２とＮチャネル型ＭＯＳＦＥＴ６１〜６６と昇圧用コンデンサ６７〜７１とで構成されている。Ｎチャネル型ＭＯＳＦＥＴ６１〜６６はそれぞれがダイオード接続され、昇圧回路２の入力端子Ｉ２と出力端子Ｏ２との間に、入力端子Ｉ２から出力端子Ｏ２への方向が順方向となるように直列接続されている。Ｎチャネル型ＭＯＳＦＥＴ６１とＮチャネル型ＭＯＳＦＥＴ６２間のノードには、昇圧用コンデンサ６７の片側電極、Ｎチャネル型ＭＯＳＦＥＴ６２とＮチャネル型ＭＯＳＦＥＴ６３間のノードには、昇圧用コンデンサ６８の片側電極、Ｎチャネル型ＭＯＳＦＥＴ６３とＮチャネル型ＭＯＳＦＥＴ６４間のノードには、昇圧用コンデンサ６９の片側電極、Ｎチャネル型ＭＯＳＦＥＴ６４とＮチャネル型ＭＯＳＦＥＴ６５間のノードには、昇圧用コンデンサ７０の片側電極、Ｎチャネル型ＭＯＳＦＥＴ６５とＮチャネル型ＭＯＳＦＥＴ６６間のノードには、昇圧用コンデンサ７１の片側電極がそれぞれ接続されている。昇圧コンデンサ６７、６９、７１のもう片方の電極は発振回路７２のクロックＡ端子ＣＬＫＡに接続され、昇圧用コンデンサ６８、７０のもう片方の電極は発振回路７２のクロックＢ端子ＣＬＫＢに接続される。発振回路７２のクロックＡ端子ＣＬＫＡからはオンデューティ５０％のクロック信号Ａが出力され、発振回路７２のクロックＢ端子ＣＬＫＢからは前記クロック信号Ａと位相が１８０度ずれており、他の条件は全く同じクロック信号Ｂが出力される。発振回路７２の電源端子Ｄｏｓｃは、昇圧回路２の入力端子Ｉ２に接続された構成である。発振回路７２が出力するクロック信号Ａとクロック信号Ｂの周波数は１ＭＨｚ程度に設定しており、昇圧用コンデンサ６７〜７１は１００ｐＦ程度である。従って昇圧コンデンサ６７〜７１は、Ｎチャネル型ＭＯＳＦＥＴ６１〜６６や発振回路７２と同一のチップ内に作成することができる。

更に昇圧回路の一例として、スイッチドキャパシタ方式の構成を図５に基づき詳細な説明を行う。スイッチドキャパシタ方式昇圧回路はコンデンサ同士、あるいはコンデンサと電源の並列接続、直列接続を繰り返すことによって、入力した電圧を昇圧することができる。スイッチドキャパシタ方式昇圧回路は、発振回路５７とＭＯＳＦＥＴ５１〜５４とインバータ５５、５６とレベルシフト回路５９とコンデンサ５８から構成される。昇圧回路の入力端子Ｉ２とＰチャネル型ＭＯＳＦＥＴ５１、５２のドレイン端子を接続し、Ｐチャネル型ＭＯＳＦＥＴ５１のソース端子とコンデンサ５８の一方の電極及びＮチャネル型ＭＯＳＦＥＴ５３のドレイン端子を接続する。更にコンデンサ５８のもう一方の電極とＰチャネル型ＭＯＳＦＥＴ５２のソース端子及びＰチャネル型ＭＯＳＦＥＴ５４のドレイン端子を接続する。Ｎチャネル型ＭＯＳＦＥＴ５３のソース端子は接地する。Ｐチャネル型ＭＯＳＦＥＴ５４のソース端子は昇圧回路の出力端子Ｏ２に接続する。Ｐチャネル型ＭＯＳＦＥＴ５１のゲート端子及びＮチャネル型ＭＯＳＦＥＴ５３のゲート端子及びインバータ５５の入力端子Ｉ５５は発振回路５７のクロックＣ端子ＣＬＫＣに接続され、レベルシフト回路５９の入力端子Ｉ５９は発振回路５７のクロックＤ端子ＣＬＫＤに接続される。インバータ５５の出力端子Ｏ５５はＰチャネル型ＭＯＳＦＥＴ５２のゲート端子に接続し、レベルシフト回路５９の出力端子Ｏ５９はインバータ５６の入力端子Ｉ５６に接続し、インバータ５６の出力端子Ｏ５６はＰチャネル型ＭＯＳＦＥＴ５４のゲート端子に接続する。インバータ５５の電源端子Ｄ５５は昇圧回路２の入力端子Ｉ２に接続し、インバータ５６の電源端子Ｄ５６及びレベルシフト回路５９の電源端子Ｄ５９は昇圧回路２の出力端子Ｏ２に接続する。

Ｐチャネル型ＭＯＳＦＥＴ５４のソース端子は昇圧された電圧であるため、Ｐチャネル型ＭＯＳＦＥＴ５４をＯＦＦするには出力端子Ｏ２と同じ電圧でなければＯＦＦすることはできない。しかし発振回路５７から出力されたパルス信号ＣＬＫＤはＨｉｇｈの電圧で出力端子Ｏ２の電圧の半分である。このためレベルシフト回路５９をパルス信号ＣＬＫＤの端子に接続することにより、Ｈｉｇｈの信号の電圧を出力端子Ｏ２の電圧に変換することができる。

ここでは２倍昇圧について回路説明したが、コンデンサの数を増やしたり、図５に示す昇圧回路を直列にカスケード接続することによって昇圧倍数を３倍、４倍、‥とすることができる。

以上のように接続された電子装置は以下のように動作する。

電子回路２の入力端子Ｉ１に印加された電圧は、入力電圧制限回路１のディプレッション型ＭＯＳＦＥＴ２２のドレイン端子及び定電圧発生回路２１の電源端子に印加される。

ここでディプレッション型ＭＯＳＦＥＴ２２のドレイン端子に印加した電圧とソース端子に出力される電圧を評価すると図６に示す特性となる。ディプレッション型ＭＯＳＦＥＴ２２はドレイン端子に印加された電圧をほぼそのままソース端子に出力するが、ある設定値以上の電圧がドレイン端子に印加されると、ソース端子にはある設定値の電圧を保持して出力する。ディプレッション型ＭＯＳＦＥＴはゲート端子に一定の電圧が印加されていると、図６のような特性を示す。このため、定電圧発生回路２１で出力された電圧を調整することによって、設定値を上げたり下げたりすることができる。本特許の実施の形態では、この設定値を昇圧回路２を構成しているＭＯＳＦＥＴの破損に到る電圧以下（耐圧）にすることによって、昇圧回路２を構成しているＭＯＳＦＥＴの耐圧より入力電圧が高くても、入力電圧制限回路１の出力には設定値の電圧（＝昇圧回路２を構成しているＭＯＳＦＥＴの耐圧）が出力される。定電圧発生回路２１は、入力電圧制限回路１の出力が昇圧回路２を構成しているＭＯＳＦＥＴの耐圧以下になるように、ディプレッション型ＭＯＳＦＥＴ２２のゲート端子に印加する電圧を調整する。調整する方法は図３に示すエンハンスメント型ＭＯＳＦＥＴのカスケード接続の数を増減させることによって行う。

入力電圧制限回路１から出力された電圧は昇圧回路２の入力端子Ｉ２に印加される。昇圧回路２の動作は図４に示すチャージポンプ方式と図５に示すスイッチドキャパシタ方式で異なる。チャージポンプ方式は、入力端子Ｉ２に供給された電荷はＭＯＳＦＥＴ６１から３５を通ってコンデンサ６７から７１に充電される。このときのコンデンサ６７の一方の電極の電位Ｖｃ６７−１は（入力電圧）−（Ｖｆ）である。ここでＶｆとはＭＯＳＦＥＴ６１から６６におけるダイオードドロップ分である。次にパルス信号ＣＬＫＡによってコンデンサ６７の一方の電極の電位Ｖｃ６７−２がパルス信号の波高値分（電圧分）上げられると、コンデンサ６７のもう一方の電極の電位Ｖｃ６７−１は（入力電圧）−（Ｖｆ）＋（パルス信号の波高値）となる。このときコンデンサ３８の一方の電極はパルス信号ＣＬＫＡとは位相が１８０度異なるＣＬＫＢに接続されているため、コンデンサ３８の一方の電極の電位Ｖｃ３８−２はＬｏｗレベル（接地電位に近いレベル）にある。よってコンデンサ３８の一方の電極の電位Ｖ３８−１はコンデンサ６７から送られてきた電圧からＭＯＳＦＥＴ３２のダイオードドロップ分の値、（（入力電圧）−（Ｖｆ）＋（パルス信号の波高値））−（Ｖｆ）となる。

更に次の段階としてパルス信号ＣＬＫＢがＨｉｇｈレベルに変化し、コンデンサ３８の一方の電極の電位Ｖ３８−２がパルス信号の波高値分（電圧分）上げられると、コンデンサ３８のもう一方の電極の電位Ｖｃ３８−１は（（入力電圧）−（Ｖｆ）＋（パルス信号の波高値））−（Ｖｆ）＋（パルス信号の波高値）となる。以降はこの動作を繰り返し、コンデンサに充電された電荷を次のコンデンサに電圧を上げながら送っていく。図４で示した電子回路では、出力端子Ｏ２の電圧は（入力電圧）−６×（Ｖｆ）＋５×（パルス信号の波高値）となる。

次にスイッチドキャパシタ方式の場合、入力端子Ｉ２に供給された電荷はＭＯＳＦＥＴ５１及び５２のソース端子に印加される。ここで発振回路５７のパルス信号ＣＬＫＣはＨｉｇｈの信号である時、Ｐチャネル型ＭＯＳＦＥＴ５１はＯＦＦ、Ｐチャネル型ＭＯＳＦＥＴ５２はインバータ５５を介してゲート端子にクロック信号が供給されるのでＯＮ、Ｎチャネル型ＭＯＳＦＥＴ５３はＯＮとなる。この時、パルス信号ＣＬＫＤはＣＬＫＣと位相が１８０度異なっているので、Ｌｏｗの信号になっている。このためＰチャネル型ＭＯＳＦＥＴ５４のゲート電圧はレベルシフト回路５９、インバータ５６を介しているのでＨｉｇｈとなり、Ｐチャネル型ＭＯＳＦＥＴ５４はＯＦＦとなる。よってコンデンサ５８は一方の電極を入力端子Ｉ２と接続し、もう一方の電極を接地端子に接続しているため、入力電圧を充電することができる。

次に発振回路５７のパルス信号ＣＬＫＣがＬｏｗの信号である時、Ｐチャネル型ＭＯＳＦＥＴ５１はＯＮ、Ｐチャネル型ＭＯＳＦＥＴ５２はインバータ５５を介してゲート端子にクロック信号が供給されるのでＯＦＦ、Ｎチャネル型ＭＯＳＦＥＴ５３はＯＦＦとなる。この時、パルス信号ＣＬＫＤはＣＬＫＣと位相が１８０度異なっているので、Ｈｉｇｈの信号になっている。このためＰチャネル型ＭＯＳＦＥＴ５４のゲート電圧はレベルシフト回路５９、インバータ５６を介しているのでＬｏｗとなり、Ｐチャネル型ＭＯＳＦＥＴ５４はＯＮとなる。よってコンデンサ５８は一方の電極を入力端子Ｉ２と接続し、もう一方の電極を出力端子Ｏ２に接続しているため、入力電圧の２倍の電圧を出力端子Ｏ２に出力することができる。

以上のように構成された本実施の電子回路の具体的な使用箇所について説明する。

本実施の電子回路は、入力端子Ｉ１に接続される電源が自然エネルギーなど環境によって大きく変化する発電源の昇圧回路に適用することで本発明の効果は一層高まる。光や熱、運動量などの自然エネルギー源を電源とした昇圧回路では、コイルを使ったスイッチングレギュレータよりもコンデンサを使って固定倍率で昇圧する昇圧回路の方が適していることが多い。これは自然エネルギー源の内部抵抗が大きいために、スイッチングレギュレータでは狙いの電圧を出力するまで発電源から電流を引き続け、発電源の出力電圧が低下してしまうという懸念があるためである。固定倍率であれば発電源の出力電圧が低下してしまうという懸念はなくなり、常に昇圧された電圧を取り出すことができる。しかし、従来の課題では入力電圧に想定以上の電圧が入力されると昇圧動作の過程で昇圧回路を構成しているＭＯＳＦＥＴの耐圧を越え、破壊に到ってしまう。本特許はこの固定倍率の昇圧回路を用いた時の不具合を改善しているものである。

また本実施の電子回路は、昇圧回路が微細なプロセスを使ったＭＯＳＦＥＴや非常に薄いシリコン層にデバイスを作っているＳＯＩ ＭＯＳＦＥＴなどで構成されている場合に適している。これらのデバイスはＭＯＳＦＥＴの耐圧が低いだけではなく、リーク電流もこれまでのＭＯＳＦＥＴに比べて大きくなっている。ＭＯＳＦＥＴの破壊に到らなくても、リーク電流の増加は電子回路の不安定さをもたらす。本特許の実施では昇圧回路に印加される電圧を抑えているので、ムダなリーク電流の増加もなく、低消費で安定的な動作が可能となる。

また本発明の別の実施の形態である、１つの回路の中に昇圧倍率の異なる固定倍率昇圧回路がある場合について図７を元に説明する。

図７は本実施の別の形態に係る電子回路の概略構成を示している。電子回路は、電子回路の待機時にムダな消費電流をカットするＰチャネル型ＭＯＳＦＥＴ９０と、出力される電圧の上限を規定する入力電圧制限回路１と、コンデンサを使って入力電圧を固定倍率に昇圧する昇圧回路９２と、昇圧回路９２にクロック信号を供給する発振回路９３と、前記クロック信号の振幅を高くするために必要な電圧を作り出す第二の昇圧回路９４と、前記クロック信号と前記第二の昇圧回路９４の出力電圧を組み合わせて、振幅の大きいクロック信号を作り出すレベルシフト回路９５と、前記昇圧回路９２の出力電圧の上限を規定する出力電圧制限回路９７と、前記出力電圧制限回路の動作をオン／オフするＰチャネル型ＭＯＳＦＥＴ９６と、前記昇圧回路９２の出力を蓄えるコンデンサ８５と、前記コンデンサ８５に蓄えられた電荷を出力端子８２から外部に出力するために必要なスイッチであるＰチャネル型ＭＯＳＦＥＴ９８と、前記コンデンサ８５の電圧をモニタして、設定値以上になったらＰチャネル型ＭＯＳＦＥＴ９８に信号を送る電圧検出回路９９と、電子回路の待機時に出力端子８２から流入するムダな消費電流をカットするＰチャネル型ＭＯＳＦＥＴ１００と、外部の電圧をモニタして設定値以上になったら待機モードの信号を出力する電圧検出回路１０１から構成されている。

Ｐチャネル型ＭＯＳＦＥＴ９０は電子回路の待機時にムダな消費電流をカットする役割を持つものである。Ｐチャネル型ＭＯＳＦＥＴだけではなく、Ｎチャネル型ＭＯＳＦＥＴや他のオン／オフを行うスイッチでも良い。

入力電圧制限回路１は図２に示すように、ディプレッション型のＭＯＳＦＥＴ２２と定電圧発生回路２１から構成される。入力端子Ｉ１は定電圧発生回路２１の電源端子Ｄ２１及びディプレッション型ＭＯＳＦＥＴ２２のドレイン端子と接続する。ディプレッション型ＭＯＳＦＥＴ２２のソース端子は入力電圧制限回路２の出力端子Ｏ１と接続する。ディプレッション型ＭＯＳＦＥＴ２２のゲート端子は定電圧発生回路２１の出力端子Ｏ２１と接続する。ここでは図２に示す回路を説明したが、ツェナーダイオードを入力端子Ｉ１とＧＮＤ端子間に接続して、設定電圧以上の電圧がかかった場合はツェナーダイオードを通してＧＮＤに逃がしてしまう電圧制限方法でも構わない。

昇圧回路９２は図８に示す様に、チャージポンプ方式の昇圧回路を用い、Ｎチャネル型ＭＯＳＦＥＴ１１１〜１１６と昇圧用コンデンサ１１７〜１２１とインバータ１２２で構成されている。Ｎチャネル型ＭＯＳＦＥＴ１１１〜１１６はそれぞれがダイオード接続され、昇圧回路９２の入力端子Ｉ９２と出力端子Ｏ９２との間に、入力端子Ｉ９２から出力端子Ｏ９２への方向が順方向となるように直列接続されている。Ｎチャネル型ＭＯＳＦＥＴ１１１とＮチャネル型ＭＯＳＦＥＴ１１２間のノードには、昇圧用コンデンサ１１７の片側電極、Ｎチャネル型ＭＯＳＦＥＴ１１２とＮチャネル型ＭＯＳＦＥＴ１１３間のノードには、昇圧用コンデンサ１１８の片側電極、Ｎチャネル型ＭＯＳＦＥＴ１１３とＮチャネル型ＭＯＳＦＥＴ１１４間のノードには、昇圧用コンデンサ１１９の片側電極、Ｎチャネル型ＭＯＳＦＥＴ１１４とＮチャネル型ＭＯＳＦＥＴ１１５間のノードには、昇圧用コンデンサ１２０の片側電極、Ｎチャネル型ＭＯＳＦＥＴ１１５とＮチャネル型ＭＯＳＦＥＴ１１６間のノードには、昇圧用コンデンサ１２１の片側電極がそれぞれ接続されている。昇圧コンデンサ１１７、１１９、１２１のもう片方の電極は昇圧回路９２のクロック端子Ｃ９２に接続しているクロックＡラインＣＬＫＡに接続され、昇圧用コンデンサ１１８、１２０のもう片方の電極は昇圧回路９２のクロック端子Ｃ９２にインバータ１２２を介して接続されているクロックＢラインＣＬＫＢに接続される。昇圧回路９２のクロック端子Ｃ９２はレペルシフタ回路９５から出力されたクロック信号が印加される端子である。インバータ１１２は入力端子Ｉ１２２を昇圧回路９２のクロック端子Ｃ９２と接続し、出力端子Ｏ１２２は昇圧用コンデンサ１１８、１２０のもう片方の電極に接続されて、クロックＡラインＣＬＫＡと位相が１８０度ずれた信号を出力する。クロック信号の周波数は１ＭＨｚ程度に設定しており、昇圧用コンデンサ１１７〜１２１は１００ｐＦ程度である。従って昇圧コンデンサ１１７〜１２１は、Ｎチャネル型ＭＯＳＦＥＴ１１１〜１１６やインバータ１２２と同一のチップ内に作成することができる。ここでは昇圧回路９２としてチャージポンプ方式の昇圧回路を説明したが、スイッチドキャパシタ方式の昇圧回路を用いても構わない。

発振回路９３は第２の昇圧回路９４及びレペルシフタ回路９５にクロック信号を供給する回路である。発振回路９３はインバータとコンデンサから構成されたリングオシレータ回路である。発振回路９３の出力端子Ｏ９４からはオンデューティ５０％のクロック信号が出力される。発振回路９３の電源端子Ｄ９３は、入力制限回路１の出力端子Ｏ１に接続されている。発振回路９２が出力するクロック信号の周波数は１ＭＨｚ程度のクロック信号になるように、インバータやコンデンサを調整している。また発振回路９３はクロック信号出力制御端子Ｅ９３が設けられており、電圧検出回路１０１から出力された信号によって発振回路９３の動作を停止させることができる。つまり電圧検出回路１０１から出力される信号によって、発振回路９３の出力端子Ｏ９３から出力される１ＭＨｚのクロック信号を出力させたり、出力させなかったりすることができる。ここでは発振回路としてリングオシレータ回路を使った例を示したが、他に圧電材料を用いた発振回路やロジック回路を組み合わせた発振回路でも構わない。

第２の昇圧回路９４は、発振回路９３から出力されたクロック信号を使って入力電圧制限回路１の出力電圧を昇圧し、レペルシフタ回路９５の電源端子Ｄ９５に電力を供給するものである。第２の昇圧回路９４は図９に示すスイッチドキャパシタ方式の昇圧回路から構成される。スイッチドキャパシタ方式昇圧回路はコンデンサ同士、あるいはコンデンサと電源の並列接続、直列接続を繰り返すことによって、入力した電圧を昇圧することができる。

スイッチドキャパシタ方式昇圧回路は、ＭＯＳＦＥＴ１３１〜１３４とインバータ１３５〜１３７とレベルシフト回路１３８とコンデンサ１３９から構成される。第２の昇圧回路９４の入力端子Ｉ９４とＰチャネル型ＭＯＳＦＥＴ１３１、１３２のドレイン端子を接続し、Ｐチャネル型ＭＯＳＦＥＴ１３１のソース端子とコンデンサ１３９の一方の電極及びＮチャネル型ＭＯＳＦＥＴ１３３のドレイン端子を接続する。更にコンデンサ１３９のもう一方の電極とＰチャネル型ＭＯＳＦＥＴ１３２のソース端子及びＰチャネル型ＭＯＳＦＥＴ１３４のドレイン端子を接続する。Ｎチャネル型ＭＯＳＦＥＴ１３３のソース端子は接地する。Ｐチャネル型ＭＯＳＦＥＴ１３４のソース端子は第２の昇圧回路９４の出力端子Ｏ９４に接続する。Ｐチャネル型ＭＯＳＦＥＴ１３１のゲート端子及びＮチャネル型ＭＯＳＦＥＴ１３３のゲート端子及びインバータ１３５の入力端子Ｉ１３５及びインバータ１３７の入力端子Ｉ１３７は第２の昇圧回路９４のクロック端子Ｃ９４に接続される。インバータ１３５の出力端子Ｏ１３５はＰチャネル型ＭＯＳＦＥＴ１３２のゲート端子に接続し、インバータ１３７の出力端子Ｏ１３７はレベルシフト回路１３８の入力端子Ｉ１３８に接続し、レベルシフト回路１３８の出力端子Ｏ１３８はインバータ１３６の入力端子Ｉ１３６に接続し、インバータ１３６の出力端子Ｏ１３６はＰチャネル型ＭＯＳＦＥＴ１３４のゲート端子に接続する。インバータ１３５の電源端子Ｄ５５及びインバータ１３７の電源端子Ｄ１３７は第２の昇圧回路９４の入力端子Ｉ９４に接続し、インバータ１３６の電源端子Ｄ５６及びレベルシフト回路１３８の電源端子Ｄ１３８は第２の昇圧回路９４の出力端子Ｏ９４に接続する。

レベルシフト回路９５は発振回路９３から出力されるクロック信号と第２の昇圧回路９４の出力電圧を組み合わせて、振幅の大きいクロック信号を作り出す回路である。図１０に示すようにＰチャネル型ＭＯＳＦＥＴ及びＮチャネル型ＭＯＳＦＥＴ及びインバータから構成される。レベルシフタ回路９５のクロック端子Ｃ９４とＮチャネル型ＭＯＳＦＥＴ１４２のゲート端子及びインバータ１４５の入力端子Ｉ１４５を接続し、インバータ１４５の出力端子Ｏ１４５とＮチャネル型ＭＯＳＦＥＴ１４４のゲート端子を接続し、Ｎチャネル型ＭＯＳＦＥＴ１４２、１４４のソース端子を接地する。レベルシフタ回路９５の電源端子Ｄ９５とＰチャネル型ＭＯＳＦＥＴ１４１、１４３のソース端子を接続し、Ｐチャネル型ＭＯＳＦＥＴ１４１のドレイン端子とＮチャネル型ＭＯＳＦＥＴ１４２のドレイン端子及びＰチャネル型ＭＯＳＦＥＴ１４３のゲート端子を接続し、Ｐチャネル型ＭＯＳＦＥＴ１４３のドレイン端子及びＮチャネル型ＭＯＳＦＥＴ１４４のドレイン端子及びＰチャネル型ＭＯＳＦＥＴ１４１のゲート端子及びレベルシフタ回路９５の出力端子Ｏ９５を接続する。

出力電圧制限回路９７は昇圧回路９２の出力電圧が設定値以上になると電荷を接地端子に逃がして昇圧回路９２の出力電圧が設定値以上に上がるのを防ぐ回路である。本実施の入力電圧制限回路では図１１に示すように複数のＮチャネル型ＭＯＳＦＥＴから構成される。出力電圧制限回路９７の入力端子Ｉ９７とＮチャネル型ＭＯＳＦＥＴ１５０のゲート端子及びドレイン端子を接続し、Ｎチャネル型ＭＯＳＦＥＴ１５０のソース端子とＮチャネル型ＭＯＳＦＥＴ１５１のゲート端子及びドレイン端子を接続する。Ｎチャネル型ＭＯＳＦＥＴ１５１のソース端子とＮチャネル型ＭＯＳＦＥＴ１５２のゲート端子及びドレイン端子を接続し、Ｎチャネル型ＭＯＳＦＥＴ１５２のドレイン端子を接地する。ここではＮチャネル型ＭＯＳＦＥＴのドレイン端子とゲート端子を接続したブロックを３つカスケード接続した例を示したが、設定する出力電圧制限値によってカスケード接続する数を変えていく。また本実施の形態ではＮチャネル型ＭＯＳＦＥＴを使った例を示しているが、ツェナーダイオードを使って同様な役割をさせることも可能である。

Ｐチャネル型ＭＯＳＦＥＴ９６は入力電圧制限回路９７の動作をオン／オフさせる役割を持つ。Ｐチャネル型ＭＯＳＦＥＴだけではなく、Ｎチャネル型ＭＯＳＦＥＴや他のオン／オフを行うスイッチでも良い。

コンデンサ８５は昇圧回路９２で昇圧された電圧を蓄えておく容量である。

電圧検出回路９９はコンデンサ８５の電圧をモニタし、コンデンサ８５の電圧が設定した電圧以上になった時に信号を出力してＰチャネル型ＭＯＳＦＥＴ９６、９８をオンさせる役割を持つ。電圧検出回路９９の構成は図１２に示すようにコンパレータ回路、定電圧発生回路、抵抗からなる。電圧検出回路９９の入力端子Ｉ９９と抵抗１６３の一方の端子を接続し、抵抗１６３のもう一方の端子とコンパレータの第一の入力端子１６６及び抵抗１６２の一方の端子と接続する。抵抗１６２のもう一方の端子は接地する。コンパレータの第二の入力端子１６７は定電圧発生回路１６１の出力と接続する。コンパレータ回路１６０の出力端子は電圧検出回路９９の出力端子Ｏ９９と接続する。

Ｐチャネル型ＭＯＳＦＥＴ９８は電圧検出回路９９から出力される信号を受けて、コンデンサ８５に蓄えられた電荷を電子回路の出力端子に出力する役割を持つ。Ｐチャネル型ＭＯＳＦＥＴだけではなく、Ｎチャネル型ＭＯＳＦＥＴや他のオン／オフを行うスイッチでも良い。

電圧検出回路１０１は外部の電圧を電圧をモニタし、電圧が設定した電圧以上になった時に信号を出力してＰチャネル型ＭＯＳＦＥＴ９０、１００をオフさせる役割を持つ。電圧検出回路１０１の構成は図１３に示すようにコンパレータ回路、定電圧発生回路、抵抗、インバータからなる。電圧検出回路１０１の入力端子Ｉ１０１と抵抗１７３の一方の端子を接続し、抵抗１７３のもう一方の端子とコンパレータの第一の入力端子１７６及び抵抗１７２の一方の端子と接続する。抵抗１７２のもう一方の端子は接地する。コンパレータの第二の入力端子１７７は定電圧発生回路１７１の出力と接続する。コンパレータ回路１７０の出力端子はインバータ１７８の入力端子と接続し、インバータ１７８の出力端子は電圧検出回路１０１の出力端子Ｏ１０１と接続する。

Ｐチャネル型ＭＯＳＦＥＴ１００は電圧検出回路１００から出力される信号を受けて、電子回路の出力端子８２とＰチャネル型ＭＯＳＦＥＴを遮断し、電子回路が待機モードの時、電子回路の出力端子８２から電流が流入するのを防ぐ役割を持つ。Ｐチャネル型ＭＯＳＦＥＴだけではなく、Ｎチャネル型ＭＯＳＦＥＴや他のオン／オフを行うスイッチでも良い。

以上説明した回路ブロックによって構成された電子回路の結線について説明する。

電子回路の入力端子８０をＰチャネル型ＭＯＳＦＥＴ９０のソース端子と接続し、Ｐチャネル型ＭＯＳＦＥＴ９０のドレイン端子と入力制限回路１の入力端子Ｉ１を接続する。入力制限回路１の出力端子Ｏ１と昇圧回路９２の入力端子Ｉ９２及び発振回路９３の電源端子Ｄ９３及び第２の昇圧回路９４の入力端子Ｉ９４と接続する。発振回路９３の出力端子Ｏ９３は第２の昇圧回路９４のクロック端子Ｃ９４及びレベルシフタ回路９５の入力端子Ｉ９５と接続し、第２の昇圧回路９４の出力端子Ｏ９４とレベルシフタ回路９５の電源端子Ｄ９５を接続し、レベルシフタ回路９５の出力端子Ｏ９５と昇圧回路９２のクロック端子Ｃ９２を接続する。昇圧回路９２の出力端子Ｏ９２とＰチャネル型ＭＯＳＦＥＴ９６のソース端子及びコンデンサ８５の一方の電極Ｖｃ８５−１及びＰチャネル型ＭＯＳＦＥＴ９８のソース端子及び電圧検出回路９９の入力端子Ｉ９９を接続する。Ｐチャネル型ＭＯＳＦＥＴ９６のドレイン端子と出力電圧制限回路９７の入力端子Ｉ９７を接続し、コンデンサ８５のもう一方の電極Ｖｃ８５−２を接地する。Ｐチャネル型ＭＯＳＦＥＴ９８のドレイン端子とＰチャネル型ＭＯＳＦＥＴ１００のドレイン端子を接続し、Ｐチャネル型ＭＯＳＦＥＴ１００のソース端子を電子回路の出力端子８２に接続する。電圧検出回路９９の出力端子Ｏ９９とＰチャネル型ＭＯＳＦＥＴ９８、９７のゲート端子を接続し、電子回路の外部モニタ端子８３と電圧検出回路１０１の入力端子Ｉ１０１を接続し、電圧検出回路１０１の出力端子Ｏ１０１とＰチャネル型ＭＯＳＦＥＴ９０、１００及び発振回路９３のクロック信号出力制御端子Ｅ９３を接続する。

以上のように接続された電子回路は以下のように動作する。

外部モニタ端子に電圧が印加されていない時はＰチャネル型ＭＯＳＦＥＴ９０、１００はオンしている。電子回路の入力端子８０に電圧が印加された時、電圧は入力電圧制限回路１のディプレッション型ＭＯＳＦＥＴ２２のドレイン端子及び定電圧発生回路２１の電源端子に印加される。

ここでディプレッション型ＭＯＳＦＥＴ２２のドレイン端子に印加した電圧とソース端子に出力される電圧を評価すると図６に示す特性となる。ディプレッション型ＭＯＳＦＥＴ２２はドレイン端子に印加された電圧をほぼそのままソース端子に出力するが、ある設定値以上の電圧がドレイン端子に印加されると、ソース端子にはある設定値の電圧を保持して出力する。ディプレッション型ＭＯＳＦＥＴはゲート端子に一定の電圧が印加されていると、図６のような特性を示す。このため、定電圧発生回路２１で出力された電圧を調整することによって、設定値を上げたり下げたりすることができる。本特許の実施の形態では、この設定値を発振回路９３及び第２の昇圧回路９４を構成しているＭＯＳＦＥＴの破損に到る電圧以下（耐圧）にすることによって、発振回路９３及び第２の昇圧回路９４を構成しているＭＯＳＦＥＴの耐圧より入力電圧が高くても、入力電圧制限回路１の出力には設定値の電圧（＝昇圧回路２を構成しているＭＯＳＦＥＴの耐圧）が出力される。定電圧発生回路２１は、入力電圧制限回路１の出力が発振回路９３及び第２の昇圧回路９４を構成しているＭＯＳＦＥＴの耐圧以下になるように、ディプレッション型ＭＯＳＦＥＴ２２のゲート端子に印加する電圧を調整する。調整する方法は図３に示すエンハンスメント型ＭＯＳＦＥＴのカスケード接続の数を増減させることによって行う。

入力電圧制限回路１から出力された電圧は昇圧回路９２の入力端子Ｉ９２及び発振回路９３の電源端子Ｄ９３及び第２の昇圧回路９４の入力端子Ｉ９４に印加される。最初に電圧が印加されることによって発振回路９３が動作を開始し、オンＤｕｔｙ５０％のクロック信号を発振回路９３の出力端子Ｏ９３から出力する。出力されたクロック信号を受けて第２の昇圧回路９４が動作を開始する。

第２の昇圧回路９４の動作は、Ｈｉｇｈのパルス信号が第２の昇圧回路９４のクロック端子Ｃ９４に入力されると、Ｐチャネル型ＭＯＳＦＥＴ１３２及びＮチャネル型ＭＯＳＦＥＴ１３３がオンし、コンデンサ１３９に電荷が充電される。次にＬｏｗのパルス信号が 第２の昇圧回路９４のクロック端子Ｃ９４に入力されると、Ｐチャネル型ＭＯＳＦＥＴ１３１、１３４がオンし、（入力電圧）＋（コンデンサ１３９に蓄えられた電圧）が第２の昇圧回路９４の出力端子Ｏ９４に出力される。よって出力された電圧は第２の昇圧回路９４に入力された電圧の約２倍の電圧になる。電子回路の入力端子８０に印加された電圧の２倍の電圧が第２の昇圧回路９４で作り出されると、この電圧と発振回路９３から出力されたクロック信号をレペルシフタ回路９５で掛け合わせ、電子回路の入力端子８０に印加された電圧の２倍の波高値を持ち、且つ、周波数は発振回路９３から出力されたクロックの周波数となるクロック信号をレペルシフタ回路９５から出力する。

レペルシフタ回路９５から出力されたクロック信号を使って昇圧回路９２が動作を開始し、入力電圧制限回路１から出力された電圧を昇圧する。

昇圧回路９２に用いられているチャージポンプ方式では、入力端子Ｉ９２に供給された電荷はＭＯＳＦＥＴ１１１から１１５を通ってコンデンサ１１７から１２１に充電される。このときのコンデンサ１１７の一方の電極の電位Ｖｃ１１７−１は（入力電圧）−Ｖｆである。ここでＶｆとはＭＯＳＦＥＴ１１１から１１６におけるダイオードドロップ分である。次にパルス信号ＣＬＫＡによってコンデンサ１１７の一方の電極の電位Ｖｃ１１７−２がパルス信号の波高値分（電圧分）上げられると、コンデンサ１１７のもう一方の電極の電位Ｖｃ３１１−１は（入力電圧）−（Ｖｆ）＋（パルス信号の波高値）となる。このときコンデンサ１１８の一方の電極はパルス信号ＣＬＫＡとは位相が１８０度異なるＣＬＫＢに接続されているため、コンデンサ１１８の一方の電極の電位Ｖｃ１１８−２はＬｏｗレベル（接地電位に近いレベル）にある。よってコンデンサ１１８の一方の電極の電位Ｖ１１８−１はコンデンサ１１７から送られてきた電圧からＭＯＳＦＥＴ１１２のダイオードドロップ分の値、（（入力電圧）−（Ｖｆ）＋（パルス信号の波高値））−（Ｖｆ）となる。

更に次の段階としてパルス信号ＣＬＫＢがＨｉｇｈレベルに変化し、コンデンサ１１８の一方の電極の電位Ｖ１１８−２がパルス信号の波高値分（電圧分）上げられると、コンデンサ１１８のもう一方の電極の電位Ｖｃ１１８−１は（（入力電圧）−（Ｖｆ）＋（パルス信号の波高値））−（Ｖｆ）＋（パルス信号の波高値）となる。以降はこの動作を繰り返し、コンデンサに充電された電荷を次のコンデンサに電圧を上げながら送っていく。図８で示した電子回路では、出力端子Ｏ９２の電圧は（入力電圧）−６×（Ｖｆ）＋５×（パルス信号の波高値）となる。

昇圧回路９２で昇圧された電荷はコンデンサ８５に蓄えられる。コンデンサ８５に電荷が蓄えられてくると、コンデンサ８５の電圧は徐々に上昇していく。コンデンサ８５の電圧は常に電圧検出回路９９がモニタしているので、コンデンサ８５の電圧が設定された電圧を越えると電圧検出回路９９の出力端子Ｏ９９から信号を出力する。ここで設定された電圧とは、電子回路の出力端子８２から出力する所望の電圧である。この電圧は電子回路を構成しているＭＯＳＦＥＴやコンデンサの破壊に至る電圧より小さいことは言うまでもない。

電圧検出回路９９から出力された信号を受けて、Ｐチャネル型ＭＯＳＦＥＴ９６、９８をオンさせる。Ｐチャネル型ＭＯＳＦＥＴ１００は最初オンしているため、コンデンサ８５に蓄えられた電荷が電子回路の出力端子８２から出力される。

ここで出力電圧制限回路９７について説明する。出力電圧制限回路９７はダイオード接続されたトランジスタをカスケード接続したもので、高い電圧が入ってきたとき、あるしきい値電圧を越えると多くの電流を接地端子に流すことができる。このため、このしきい値電圧を電子回路を構成しているＭＯＳＦＥＴやコンデンサの破壊に至る電圧より小さい電圧に設定しておけば、電流を流すことによって電圧が上昇することを抑えることができる。チャージポンプ方式の昇圧回路では、昇圧回路９２の内部に印加されている最大の電圧は昇圧回路９２の出力端子Ｏ９２の電圧になる。このため、昇圧回路９２の出力端子Ｏ９２の電圧が電子回路を構成しているＭＯＳＦＥＴやコンデンサの破壊に至る電圧にならなければよい。出力電圧制限回路９７が昇圧回路９２の出力端子に接続されることで、高い電圧から内部の回路を守ることができる。しかし出力電圧制限回路９７は、高い電圧が印加されたとき大量の電流を流す必要があるため、動作していないときの消費電流も非常に大きい。このため昇圧回路９２で電荷が供給されても、出力電圧制限回路９７が消費してしまう。このため前記で説明したように、コンデンサ８５の電圧が設定値を越えたとき初めて、出力電圧制限回路９７の動作をオン／オフするＰチャネル型ＭＯＳＦＥＴをオンさせ、出力電圧制限動作を行う。

次に外部の電圧をモニタして外部の電圧が設定値の電圧を越えると、電圧検出回路１０１が電圧を検出してＰチャネル型ＭＯＳＦＥＴ９０、１００をオフすると共に、発振回路９３の動作を停止させる。この動作は、外部の電圧をモニタして電子回路を待機モードにする機能である。待機モードのとき、昇圧回路９２の動作は必要ないので、動作の元となる発振回路９３の動作を止めてしまう。さらに、電子回路の入力端子８０、及び出力端子８２から流入する電流を防ぐために、Ｐチャネル型ＭＯＳＦＥＴ９０、１００をオフさせ、無駄な消費電力を抑える。

以上のように構成された本実施の別の形態の電子回路の具体的な使用箇所について説明する。

本実施の別の形態の電子回路では、電子回路を構成しているＭＯＳＦＥＴやコンデンサの破壊電圧が低いデバイスにおいて有効である。特に近年、微細化が進み、電子回路の耐圧は低くなっているため、本発明は有効な方法であると思われる。

図７に示す電子回路は特に、電源電圧が低くて回路アプリケーションを動作させることができないときに、回路アプリケーションにトリガを掛ける用途に有効である。具体的には、昇圧ＤＣ−ＤＣコンバータが低電圧から昇圧することはできるが、自身の動作には高い電圧を必要とする昇圧ＤＣ−ＤＣコンバータの動作トリガに有効である。ここで前提条件として、電子回路は低電圧から動作することができるが、回路内部のＭＯＳＦＥＴやコンデンサの破壊耐圧は低く、一方昇圧ＤＣ−ＤＣコンバータは耐圧も高く、低電圧から昇圧することはできるが、自身の動作には高い電圧を必要とする昇圧ＤＣ−ＤＣコンバータの場合である。図１４に示すように、図７に示した電子回路１８０と昇圧ＤＣ−ＤＣコンバータ１８１とダイオード１８２から構成され、入力端子１８３と電子回路の入力端子Ｉ１８０及び昇圧ＤＣ−ＤＣコンバータ１８１の入力端子Ｉ１８１を接続し、電子回路１８０の出力端子Ｏ１８０と昇圧ＤＣ−ＤＣコンバータ１８１の電源端子Ｄ１８１及びダイオード１８２のカソード端子Ｃ１８２を接続し、昇圧ＤＣ−ＤＣコンバータ１８１の出力端子Ｏ１８１と出力端子１８４及びダイオード１８２のアノード端子Ａ１８２を接続する。

上記のように結線された回路アプリケーションでは、入力端子１８３の電圧が低いとき昇圧ＤＣ−ＤＣコンバータ１８１は動作をすることはできないが、電子回路１８０は動作をすることができるので、内部で昇圧動作を行い、コンデンサに蓄えた電荷を電子回路１８０の出力端子Ｏ１８０から出力する。出力された電圧は高い電圧であるため、昇圧ＤＣ−ＤＣコンバータ１８１は昇圧動作を開始することが可能となる。昇圧動作を開始した昇圧ＤＣ−ＤＣコンバータ１８１は入力端子１８３の電圧を昇圧して出力端子１８４に電荷を供給する。このとき、昇圧ＤＣ−ＤＣコンバータ１８１の出力端子Ｏ１８１はダイオード１８２を介して昇圧ＤＣ−ＤＣコンバータ１８１の電源端子Ｄ１８１に接続されているため、昇圧ＤＣ−ＤＣコンバータ１８１は昇圧後の高い電圧を使って自分自身を動作させることができる。このとき、電子回路１８０は電荷を昇圧ＤＣ−ＤＣコンバータ１８１の電源端子Ｄ１８１に電荷を供給する必要が無くなるため、外部モニタ端子Ｍ１８０を使って昇圧ＤＣ−ＤＣコンバータ１８１の出力電圧を監視し、設定値以上の電圧になると電子回路１８０を待機モードにさせる。このとき、電子回路１８０は電流を消費しないことが理想であるが、本特許の実施の形態による電子回路ではＰチャネル型ＭＯＳＦＥＴ９０、１００を用いているため、待機モード時の消費電流を非常に小さく抑えることができる。

本実施の形態に係る電子回路の概略構成を示すブロック図である。 本実施の形態に係る入力電圧制限回路の概略構成を示す回路図である。 本実施の形態に係る定電圧発生回路の概略構成を示す回路図である。 従来の昇圧回路の概略構成を示す回路図である。 従来の昇圧回路の概略構成を示す回路図である。 本実施の形態に係る入力電圧制限回路の出力特性を示すグラフである。 本実施の別の形態に係る電子回路の概略構成を示す回路図である。 本実施の別の形態に係る昇圧回路の概略構成を示す回路図である。 本実施の別の形態に係る第２の昇圧回路の概略構成を示す回路図である。 本実施の別の形態に係るレペルシフタ回路の概略構成を示す回路図である。 本実施の別の形態に係る出力電圧制限回路の概略構成を示す回路図である。 本実施の別の形態に電圧検出回路の概略構成を示す回路図である。 本実施の別の形態に係る電圧検出回路の概略構成を示す回路図である。 本実施の別の形態に係るアプリケーションの概略構成である。

符号の説明

１ 入力電圧制限回路
２、９２ 昇圧回路
２１、１６１、１７１ 定電圧発生回路
２２、２３ ディプレッション型ＭＯＳＦＥＴ
２４、２５ エンハンスメント型ＭＯＳＦＥＴ
４２、５７、７２、９３ 発振回路
５９、９５、１３８ レベルシフト回路
８０、１８３ 入力端子
８２、１８４ 出力端子
８３ 外部モニタ端子
８４ 接地端子
９４ 第２の昇圧回路
９７ 出力電圧制御回路
９９、１０１ 電圧検出回路
１６０、１７０ コンパレータ回路
１８０ 電子回路
１８１ 昇圧ＤＣ−ＤＣコンバータ

Claims (9)

1. 入力端子に入力される入力電圧を昇圧して出力端子に出力する昇圧回路において、前記入力端子に接続し前記入力電圧の上限を規定する電圧制限回路と、前記入力電圧を固定倍率に昇圧し前記出力端子に出力する昇圧回路を有する電子回路。
2. 前記昇圧回路は、クロック信号を発生するクロック発生回路と、整流素子と、コンデンサで構成される請求項１記載の電子回路。
3. 前記整流素子は、ダイオード接続されたＭＯＳＦＥＴである請求項２に記載の電子回路。
4. 前記昇圧回路は、ダイオードもしくはダイオード接続されたＭＯＳＦＥＴのアノードを入力端子とし、前記ダイオードもしくはダイオード接続されたＭＯＳＦＥＴのカソードと一方の電極と接続したコンデンサとから構成される昇圧単位回路と、前記コンデンサのもう一方の電極に接続したクロック発生回路とからなり、前記昇圧単位回路を複数個カスケード接続した請求項１に記載の電子回路。
5. 前記昇圧回路は、第一のＭＯＳＦＥＴのドレインと第二のＭＯＳＦＥＴのドレインを接続して入力端子とし、前記第一のＭＯＳＦＥＴのソースと第三のＭＯＳＦＥＴのドレイン及びコンデンサの第一の電極を接続し、前記第二のＭＯＳＦＥＴのソースと前記コンデンサの第二の端子及び第四のＭＯＳＦＥＴのドレインを接続し、前記第四のＭＯＳＦＥＴのソースを出力端子とし、前記第三のＭＯＳＦＥＴのソースを接地し、前記第一及び前記第三のＭＯＳＦＥＴのゲートをクロック発生回路のクロック出力端子に接続し、前記第二のＭＯＳＦＥＴのゲート及びレベルシフト回路の入力端子をクロック発生回路の反転クロック出力端子に接続し、前記レベルシフト回路の出力端子を前記第四のＭＯＳＦＥＴのゲート端子に接続した昇圧単位回路を複数個カスケード接続した構成である請求項１に記載の電子回路。
6. 前記電圧制限回路は、前記入力電圧を入力し一定電圧を出力する定電圧発生回路と、前記定電圧発生回路の出力電圧でゲート電圧が制御されるディプレッション型ＭＯＳＦＥＴとで構成される請求項１から５のいずれかに記載の電子回路。
7. 前記定電圧発生回路は、入力端子とＧＮＤの間に直列に接続した定電流源と抵抗素子とから構成され、前記定電流源と前記抵抗素子の接続点を出力端子とする請求項６に記載の電子回路。
8. 前記定電流源は、ゲートとソースを接続したディプレッション型ＭＯＳＦＥＴである請求項７に記載の電子回路。
9. 前記抵抗素子は、ダイオード接続したＭＯＳＦＥＴである請求項７に記載の電子回路。

Images