JP4643996B2 - チャージポンプ回路及びその昇圧方法 - Google Patents

Description

本発明は、複数段構成からなる高効率のチャージポンプ回路及びその昇圧方法に関する。

近年、自動車電装用ハイサイドＩＰＤ（Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｄｅｖｉｃｅ）としてチャージポンプ回路を用いた昇圧回路が多く用いられている。チャージポンプ回路でより高い昇圧電圧を得るためには、チャージポンプ回路を多段構成にしなければならない。

図８に、従来の一般的な１段構成のチャージポンプ回路８００を示す回路図を示す。

従来の１段のチャージポンプ回路８００は図８に示すように、クロック信号ＯＳＣを入力端子から入力して、昇圧容量８１１をドライブする昇圧クロックドライバ８０１と、昇圧容量８１１に電源電圧ＶＣＣに基づく電圧を供給し、電荷の逆流を防止する第１の逆流防止回路８０２と、出力端子ＯＵＴに昇圧電圧を供給し、同じく電荷の逆流を防止する第２の逆流防止回路８０３とを有している。第１の逆流防止回路８０２、第２の逆流防止回路８０３は、ＮチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）からなる。

昇圧クロックドライバ８０１は、電源電位と接地電位との間に直列に接続されたＰチャンネルＭＯＳＦＥＴ８２１とＮチャンネルＭＯＳＦＥＴ８２２からなり、これら２つのＭＯＳＦＥＴのドレインが接続され、また、２つのＭＯＳＦＥＴのゲートは入力端子に接続され、出力（Ｖ８１）から入力信号の反転信号を出力する。つまり、昇圧クロックドライバ８０１は所謂インバータとなっている。

第１の逆流防止回路８０２は電源電位ＶＣＣと昇圧容量８１１の一端と接続されている。昇圧容量８１１の他端は昇圧クロックドライバ８０１の出力（Ｖ８１）と接続されている。第１の逆流防止回路８０２はＮチャネルＭＯＳＦＥＴを有しており、ゲートがドレインと接続され、そのドレインが電源電位に接続され、第１の逆流防止回路８０２のＮチャネルＭＯＳＦＥＴは所謂ダイオード接続となっている。また、ソースは昇圧容量８１１に接続され、その間のノードがＶ８２となっている。

第２の逆流防止回路８０３はノードＶ８２と出力ＯＵＴの間に接続されている。第２の逆流防止回路８０３はＮチャネルＭＯＳＦＥＴを有しており、ゲートはドレインと接続されており、ドレインはＶ８２に接続されている。ソースは出力ＯＵＴに接続されており、第２の逆流防止回路８０３のＮチャネルＭＯＳＦＥＴは所謂ダイオード接続となっている。また、ソースと接地電位の間には容量性負荷８１３が接続され、その間のノードが出力ＯＵＴとなっている。また、このＮチャネルＭＯＳＦＥＴのバックゲートに接続されるウェル端子は電源電位に接続され、これにより寄生ダイオードは動作しづらくなり安定な動作が得られる。

従来の一般的な１段構成のチャージポンプ回路の動作のタイミングチャートを図９に示す。図９に示すように、入力端子から入力されるクロック信号ＯＳＣは電源電位ＶＣＣと接地電位の間を一定周期で変化する信号である。タイミングｔ１でクロック信号ＯＳＣがＨｉｇｈレベル（例えば、電源電位）の時、昇圧クロックドライバ８０１の出力（Ｖ８１）はＬｏｗレベル（例えば、接地電位）を出力する。この時、昇圧容量８１１には、第１の逆流防止回路８０２を介して充電がなされており、ノードＶ８２の電圧は第１の逆流防止回路８０２のＮチャネルＭＯＳＦＥＴの閾値をＶｔｎ８０１（例えば、０．８Ｖ）とすると、（１）式で表される。
Ｖ８２＝Ｖｃｃ−Ｖｔｎ８０１ ・・・（１）式

その後、タイミングｔ２でクロック信号ＯＳＣがＬｏｗレベルに変化すると昇圧クロックドライバ８０１の出力（Ｖ８１）はＨｉｇｈレベルを出力する。よって、昇圧容量８１１の昇圧クロックドライバ８０１側の端子は電源電位となる。この時、昇圧容量８１１には（１）式により求まる電圧分の電荷が蓄えられているため、Ｖ８２は（２）式で表される電圧となる。
Ｖ８２＝２×Ｖｃｃ−Ｖｔｎ８０１ ・・・（２）式

この電圧は電源電圧より高い電圧であるが、第１の逆流防止回路８０２が電荷の電源電位側への逆流を防止するため、昇圧容量８１１の電荷が電源電位へ放電されることはない。また、この電圧は第２の逆流防止回路８０３を介して容量性負荷８１３に印加され、容量性負荷８１３にはこの電圧に基づく電荷が蓄えられる。この時、第２の逆流防止回路８０３のＮチャネルＭＯＳＦＥＴの閾値電圧をＶｔｎ８０２（例えば、１．９Ｖ）とすると、出力ＯＵＴの電圧ＶＯＵＴは（３）式で表される。
ＶＯＵＴ＝２×Ｖｃｃ−Ｖｔｎ８０１−Ｖｔｎ８０２ ・・・（３）式

特許文献１にはこのような１段構成のチャージポンプ回路が開示されている。特許文献１に示されるチャージポンプ回路は昇圧電圧を安定させるリミッターで消費される電力を削減する回路である。

従来の一般的な２段構成のチャージポンプ回路１０００の回路図を図１０に示す。従来の２段構成のチャージポンプ回路１０００は、図１０に示されるように図８で示した１段のチャージポンプ回路８００に第２の昇圧クロックドライバ１００１、第２の昇圧容量１０１１、第３の逆流防止回路１００２を加えたものである。１段構成のチャージポンプ回路と同一の構成要素には同じ符号を付し、その詳細な説明を省略する。第２の昇圧クロックドライバ１００１は、第１の昇圧クロックドライバ８０１の出力（Ｖ８１）と接続されたゲートを有しており、電源電位ＶＣＣと接地電位との間に直列に接続されたＰチャンネルＭＯＳＦＥＴ１０２１とＮチャンネルＭＯＳＦＥＴ１０２２とを有している。これら２つのＭＯＳＦＥＴのドレインが接続されるノードＶ１０１から第２の昇圧クロックドライバ１００１の出力信号が出力される。つまり、昇圧クロックドライバ１００１は所謂インバータとなっている。

第３の逆流防止回路１００２は、第１の昇圧容量８１１と第１の逆流防止回路８０２との間のノードＶ８２と、第２の逆流防止回路８０３との間に接続される。第３の逆流防止回路１００２はＮチャネルＭＯＳＦＥＴを有しており、ゲートがドレインと接続され、ドレインがノードＶ８２と接続されている。ソースは第２の逆流防止回路８０３のＮチャンネルＭＯＳＦＥＴのドレインと接続されている。つまり、第３の逆流防止回路１００２のＮチャネルＭＯＳＦＥＴは所謂ダイオード接続となっている。また、第３の逆流防止回路１００２のＮチャネルＭＯＳＦＥＴのバックゲートに接続されるウェル端子は電源電位に接続されている。このことにより、ＮチャネルＭＯＳＦＥＴの寄生ダイオードが動作しづらくなり、安定な動作が得られる。また、第２の逆流防止回路８０３と第３の逆流防止回路１００２との間のノードＶ１０２には昇圧容量１０１１の一端が接続されている。昇圧容量１０１１の他の一端は昇圧クロックドライバ１００１の出力（Ｖ１０１）に接続されている。

従来の２段構成のチャージポンプ回路１０００の動作のタイミングチャートを図１１に示す。２段構成のチャージポンプ回路の動作としては、前述の１段構成のチャージポンプの動作と同様にタイミングｔ１でノードＶ８２の電圧が上記（１）式で表される電圧まで上昇する。次にタイミングｔ２では前述の１段構成のチャージポンプの動作と同様にノードＶ８２の電圧は上記（２）式で表される電圧まで上昇する。この時、第３の逆流防止回路１００２のＮチャネルＭＯＳＦＥＴの閾値電圧をＶｔｎ８０３（例えば、１．９Ｖ）とすると、第２の昇圧容量１０１１の両端には上記（３）式のＶｔｎ８０２をＶｔｎ８０３で置き換えることで表される電圧が印加され、ノードＶ１０２もこの電圧となる。次にタイミングｔ３で第１の昇圧クロックドライバ８０１の出力（Ｖ８１）がＬｏｗレベルとなり、第２の昇圧クロックドライバ１００１の出力（Ｖ１０１）がＨｉｇｈレベルとなる。この時第２の昇圧容量１０１１には前述した電圧に基づいた電荷が蓄えられている。よって、ノードＶ１０２の電圧は下記（４）式で表される電圧となる。
Ｖ１０２＝３×ＶＣＣ−Ｖｔｎ８０１−Ｖｔｎ８０３ ・・・（４）式

この電圧は電源電圧より高い電圧であるが、第１の逆流防止回路８０２と第３の逆流防止回路とが電荷の電源電位側への逆流を防止するため、昇圧容量１０１１の電荷が電源電位へ放電されることはない。また、この電圧は第２の逆流防止回路８０３を介して容量性負荷８１３に印加され、容量性負荷にはこの電圧に基づく電荷が蓄えられる。この時、出力ＯＵＴの電圧ＶＯＵＴは下記（５）式で表される。
ＶＯＵＴ＝３×Ｖｃｃ−Ｖｔｎ８０１−Ｖｔｎ８０２−Ｖｔｎ８０３ ・・・（５）式

以上のように、通常、昇圧電圧を増加させるためには、チャージポンプ回路の電源電位と出力端子との間に逆流防止ダイオードを介して複数の昇圧容量を接続する構成が用いられる。

一般的なチャージポンプ回路を１段構成とした場合と２段構成とした場合の電源電圧に対する昇圧電圧のグラフを図１２に示す。図１２に示されるように昇圧電圧は、１段構成の場合は、電源電圧を１．４〜１．６倍に昇圧した電圧となり、２段構成の場合は、電源電圧を１．８〜２．１倍に昇圧した電圧となる。この場合においては、２段構成の場合の方が１段構成の場合より約１．３倍昇圧する電圧が増加する。このように、従来のチャージポンプ回路は、昇圧電圧を向上させるためにはチャージポンプを多段構成とすることが必要である。特許文献２には、このような多段のチャージポンプ回路が設けられる技術が開示されている。

図１３に１段構成のチャージポンプ回路の平面レイアウトの模式図を示し、図１４に２段構成のチャージポンプ回路の平面レイアウトの模式図を示す。従来のこれらの半導体装置は半導体チップの面積の多くの部分をＭＯＳ容量等からなる大きな静電容量素子によって占められており、１段構成に対して２段構成は１．７〜１．８倍の面積が必要とされる。
特開平６−１５３４９３号公報（２頁、図７） 特開２０００−１２３５８７号公報（５〜６頁、図１〜３）

しかしながら、従来のチャージポンプ回路では昇圧電圧を高めるために昇圧回路の構成を多段とする必要があり、多段のチャージポンプ回路を用いると、容量素子の増加によりチップ面積が増加し、半導体チップのコストが上昇してしまう問題がある。

本発明にかかるチャージポンプ回路は、第１の昇圧容量と、前記第１の昇圧容量に直列に接続された第２の昇圧容量と、前記第１の昇圧容量と前記第２の昇圧容量との間に接続され、前記第１の昇圧容量を昇圧する第１の昇圧クロックドライバと、前記第２の昇圧容量に接続され、前記第１の昇圧クロックドライバが前記第１の昇圧容量を昇圧した後、前記第１及び第２の昇圧容量を昇圧する第２の昇圧クロックドライバとを有するものである。

本発明においては、前記第１及び第２の昇圧容量を直列に接続することで、縦積み構造の容量素子を使用することができるため、チップ面積のうち大きな割合を占める容量素子の面積を節約できる。これにより、従来のチャージポンプ回路と同等以上の昇圧電圧の効率を実現しつつ、チップサイズの小型化が可能になる。

本発明によれば、昇圧電圧の効率を犠牲にすることなく、チップサイズの小型化によるチップの低コスト化をしたチャージポンプ回路を提供できる。

実施の形態１

実施の形態１のチャージポンプ回路の回路図を図１に示す。図１に示すように、チャージポンプ回路１００は、第１の昇圧容量１１１と、第１の昇圧容量１１１に直列に接続された第２の昇圧容量１１２と、第１の昇圧容量１１１と第２の昇圧容量１１２との間に接続され、第１の昇圧容量１１１を昇圧する第１の昇圧クロックドライバ１０１と、第２の昇圧容量１１２に接続され、第１の昇圧容量１１１及び第２の昇圧容量１１２を昇圧する第２の昇圧クロックドライバ１０２を有している。チャージポンプ回路１００は、更に、出力ＯＵＴに接続され、出力端子が供給する電荷を蓄える容量性負荷１１３と、第１の昇圧容量から電源電位への電荷の流出を防止する第１の逆流防止回路１０３と、容量性負荷１１３からその他のブロックへの電荷の流出を防止する第２の逆流防止回路１０４と第２の昇圧容量から電源電位への電荷の流出を防止する第３の逆流防止回路１０５とを有している。

第１の昇圧容量１１１の一端は、電源電位ＶＣＣに第１の逆流防止回路１０３を介して接続され、他端は第２の昇圧容量１１２の一端と接続される。また、第１の昇圧容量１１１の他端は第１の昇圧クロックドライバ１０１の出力（Ｖ１）と接続され、第２の昇圧容量１１２の他端は第２の昇圧クロックドライバ１０２の出力（Ｖ２）と接続される。

また、第１の昇圧容量１１１と第１の逆流防止回路１０３の間のノードＶ３は、第２の逆流防止回路１０４を介してチャージポンプ回路１００の出力ＯＵＴと接続され、この出力ＯＵＴと接地電位の間に容量性負荷１１３が接続されている。

第１の昇圧クロックドライバ１０１は、電源電位ＶＣＣと接地電位との間に直列に接続された、第１のトランジスタとしてのＰチャネルＭＯＳＦＥＴ１２１及び第２のトランジスタとしてのＮチャネルＭＯＳＦＥＴ１２２を有する。ＰチャネルＭＯＳＦＥＴ１２１のソースは電源電位ＶＣＣに接続され、ＮチャネルＭＯＳＦＥＴ１２２のソースは接地電位に接続されている。また、ＰチャネルＭＯＳＦＥＴ１２１のゲートとＮチャネルＭＯＳＦＥＴ１２２のゲートとが接続されており、その配線にはＯＳＣ１よりクロックが入力されている。つまり、第１の昇圧クロックドライバ１０１は所謂インバータ回路となっており、そのインバータのＰチャネルＭＯＳＦＥＴ１２１のドレインとＮチャネルＭＯＳＦＥＴ１２２のドレインとが接続され、その接続点（ノード）Ｖ１が第１の昇圧クロックドライバ１０１の出力となっている。

第２の昇圧クロックドライバ１０２は、電源電位ＶＣＣと接地電位との間に直列に接続されたＰチャネルＭＯＳＦＥＴ１２３及びＮチャネルＭＯＳＦＥＴ１２４を有する。ＰチャネルＭＯＳＦＥＴ１２３のソースは電源電位ＶＣＣに接続され、ＮチャネルＭＯＳＦＥＴ１２４のソースは接地電位に接続されている。また、ＰチャネルＭＯＳＦＥＴ１２３のゲートとＮチャネルＭＯＳＦＥＴ１２４のゲートとが接続されており、その配線にはＯＳＣ２よりクロックが入力され所謂インバータ回路となっており、ＰチャネルＭＯＳＦＥＴ１２３とＮチャネルＭＯＳＦＥＴ１２４との間のノードＶ２が昇圧クロックドライバ１０２の出力となっている。

第１の逆流防止回路１０３は、例えばＮチャネルＭＯＳＦＥＴからなり、そのゲートとドレインが接続され、ドレインは電源電位に接続されている。ソースはノードＶ３に接続されている。バックゲートは電源電位に接続されている。この第１の逆流防止回路１０３により、第１の昇圧容量１１１から電源電位への電荷の流出を防止する。

第２の逆流防止回路１０４は、例えばＮチャネルＭＯＳＦＥＴからなり、そのゲートとドレインが接続されており、ドレインはノードＶ３に接続されている。ソースはチャージポンプ回路１００の出力ＯＵＴに接続されている。バックゲートは電源電位に接続されている。この第２の逆流防止回路１０４により、容量性負荷１１３から電源電位への電荷の流出を防止する。

第３の逆流防止回路１０５は、例えばＮチャネルＭＯＳＦＥＴからなり、そのドレインがＰチャネルＭＯＳＦＥＴ１２１のドレインに接続され、ゲートとドレインが接続されている。この第３の逆流防止回路１０５により、第２の昇圧容量１１２から電源電位への電荷の流出を防止する。ここで、本実施の形態においては、第３の逆流防止回路１０５を第１の昇圧クロックドライバ１０１の出力（Ｖ１）とＰチャネルＭＯＳＦＥＴ１２１のドレインとの間に接続するものとするが、ＰチャネルＭＯＳＦＥＴ１２１のソースと電源電位ＶＣＣとの間に接続するようにしてもよい。すなわち、第３の逆流防止回路１０５は、電源電位ＶＣＣとノードＶ１との間に設けることができる。

次に、実施の形態１のチャージポンプの動作について説明する。実施の形態１のチャージポンプ回路１００においては、逆流防止回路として２種類の接続のＮチャネルＭＯＳＦＥＴを使用している。１つはゲートがドレインと接続され、バックゲートがドレインと接続さているものである。本明細書においては、この接続をダイオード接続Ａという。他の１つはゲートがドレインと接続され、バックゲートが電源電位と接続され、ソース又はドレインの電圧がバックゲートの電圧に対して低くなっているものである。本明細書においてはこの接続をダイオード接続Ｂという。この場合、例えば第１の逆流防止回路１０３及び第３の逆流防止回路１０５をダイオード接続ＡのＭＯＳＦＥＴとし、第２の逆流防止回路１０４をダイオード接続ＢのＭＯＳＦＥＴとすることができる。このような接続をした場合、一般的にダイオード接続Ａの閾値電圧よりも、ダイオード接続Ｂの閾値電圧の方が高くなる。例えば、ダイオード接続Ａの閾値電圧は０．８Ｖであり、ダイオード接続Ｂの閾値電圧は１．９Ｖである。つまり、昇圧電圧の逆流防止回路による電圧損失を小さくするために、ダイオード接続ＡのＭＯＳＦＥＴを多く用いたほうが効果的である。このことを考慮して、以下でチャージポンプの動作を図２のタイミングチャートを参照して説明する。

チャージポンプ回路１００には、第１の昇圧クロックドライバ１０１にクロックＯＳＣ１が供給され、第２の昇圧クロックドライバ１０２にクロックＯＳＣ２が供給される。クロックＯＳＣ１及びクロックＯＳＣ２は、Ｈｉｇｈレベル（例えば、電源電位）とＬｏｗレベル（例えば、接地電位）が周期的に切り替わるクロック信号である。また、クロックＯＳＣ２は、クロックＯＳＣ１よりも長いＨｉｇｈレベル期間を持っており、クロックＯＳＣ１とクロックＯＳＣ２は同時に立ち上がり、ＯＳＣ１の方が先に立ち下がる。

まず、タイミングｔ１でＯＳＣ１がＨｉｇｈレベルとなり、ＯＳＣ２がＨｉｇｈレベルとなったとき、第１の昇圧クロックドライバ１０１の出力（Ｖ１）はＬｏｗレベルになる。また、第２の昇圧クロックドライバ１０２の出力（Ｖ２）はＬｏｗレベルになる。この時、第１の昇圧容量１１１の両端にはＶＣＣからダイオード接続ＡのＮチャネルＭＯＳＦＥＴ（第１の逆流防止回路１０３）の閾値電圧Ｖｔｎ２を引いた電圧が発生する。よって第１の昇圧容量１１１にはＶＣＣ−Ｖｔｎ２の電圧に基づいた電荷が蓄えられる。

次にタイミングｔ２でＯＳＣ１がＬｏｗレベルとなり、ＯＳＣ２がＨｉｇｈレベルとなったとき、第１の昇圧クロックドライバ１０１の出力（Ｖ１）はＶＣＣからダイオード接続ＡのＮチャネルＭＯＳＦＥＴ（第３の逆流防止回路１０５）の閾値電圧Ｖｔｎ１を引いた電圧値になる。また、第２の昇圧クロックドライバ１０２の出力（Ｖ２）はＬｏｗレベルである。この時、第２の昇圧容量１１２の両端にはＶＣＣ−Ｖｔｎ１の電圧が発生しており、第２の昇圧容量１１２にはＶＣＣ−Ｖｔｎ１の電圧に基づいた電荷が蓄えられる。また、第１の昇圧クロックドライバ１０１の出力（Ｖ１）がＶＣＣ−Ｖｔｎ１であり、第１の昇圧容量１１１にはＶＣＣ−Ｖｔｎ２の電荷が蓄えられていることから、ノードＶ３は下記（６）式によって表される電圧となる。
Ｖ３＝２×ＶＣＣ−Ｖｔｎ２−Ｖｔｎ１ ・・・（６）式

この時、ノードＶ３の電圧はＶＣＣよりも高くなるが、第１の逆流防止回路１０３により電流は電源電位方向に流れることはない。

タイミングｔ３でＯＳＣ１がＬｏｗレベルとなり、ＯＳＣ２がＬｏｗレベルとなったとき、第１の昇圧クロックドライバ１０１の出力（Ｖ１）はＨｉｇｈレベルであり、第２の昇圧クロックドライバ１０２の出力（Ｖ２）はＨｉｇｈレベルである。この時、第１の昇圧容量１１１にはＶＣＣ−Ｖｔｎ２の電荷が蓄えられており、第２の昇圧容量１１２にはＶＣＣ−Ｖｔｎ１の電荷が蓄えられている。よって、ノードＶ１の電圧は（ＶＣＣ−Ｖｔｎ１）＋ＶＣＣとなり、ノードＶ３は下記（７）式で表される電圧となる
Ｖ３＝３×ＶＣＣ−Ｖｔｎ１−Ｖｔｎ２ ・・・（７）式

この時、ノードＶ１の電圧はＶＣＣよりも高くなるが、第３の逆流防止回路１０５が電流の逆流を防止しているため、ノードＶ１から電源電位へは電流は流出しない。また、ノードＶ３の電圧はＶＣＣよりも高くなるが、第１の逆流防止回路１０３によりノードＶ３から電源電位へは電流は流出しない。

実施の形態１にかかるチャージポンプ回路は、第１の昇圧容量１１１と第２の昇圧容量１１２との間に接続された第１の昇圧クロックドライバ１０１により第１の昇圧容量１１１を充電し、第１の昇圧クロックドライバ１０１により第１の昇圧容量１１１を昇圧すると共に第２の昇圧容量１１２を充電し、第２の昇圧容量１１２に接続された第２の昇圧クロックドライバ１０２により第２の昇圧容量１１１を昇圧すると同時に第１の昇圧容量１１１を昇圧する。以上の動作により、ノードＶ３に上記（７）式で表される電圧が発生する。

ノードＶ３は第２の逆流防止回路１０４を介してチャージポンプ回路の出力に接続されている。また、チャージポンプ回路の出力と接地電位の間には容量性負荷１１３が接続されている。よって、チャージポンプ回路の出力にはノードＶ３からダイオード接続ＢのＮチャネルＭＯＳＦＥＴ（第２の逆流防止回路１０４）の閾値電圧Ｖｔｎ３を引いた下記（８）式で表される電圧ＶＯＵＴが発生する。
ＶＯＵＴ＝３×ＶＣＣ−Ｖｔｎ１−Ｖｔｎ２−Ｖｔｎ３ ・・・（８）式

つまり、チャージポンプ回路の出力に接続された容量性負荷１１３に上記（８）式の電圧に基づく電荷が蓄えられる。

タイミングｔ３以降はタイミングｔ１からｔ３の動作が繰り返される。

上述の動作により、実施の形態１のチャージポンプ回路は２段階の昇圧によりＶＣＣの電圧を上記（８）式の電圧まで昇圧する。ここで、実施の形態１のチャージポンプ回路においては、第１及び第２の昇圧容量１１１、１１２が直列に接続されている構成であるため、実際に容量素子を形成する際に、簡単に、一つの容量素子の上に更に別の容量素子を形成する所謂縦積み構造とすることができる。つまり、従来のチャージポンプ回路では、２段昇圧とする場合、２つの昇圧容量を並列に接続していたのに対し、本実施の形態の如く直列に接続することにより、縦積構造とすれば静電容量素子を１段昇圧のチャージポンプ回路の静電容量素子と略同じチップ面積で構成することが可能になる。

図３に実施の形態１のチャージポンプ回路１００のレイアウトの模式図を示す。また、従来の１段構成のチャージポンプ８００のレイアウトの模式図が図１３に示されている。さらに、従来の２段構成のチャージポンプ１０００のレイアウトの模式図が図１４に示されている。

図１に示すチャージポンプ回路１００をレイアウトした時の各ブロックの面積は、図３に示すように、例えば、昇圧容量１１１、１１２及び容量性負荷１１３がコンデンサとして９０，０００μｍ^２、クロックＯＳＣ１、ＯＳ２を供給する発信回路が３６，０００μｍ^２、第１及び第２の昇圧クロックドライバ１０１、１０２がドライブ段として１４，４００μｍ^２、逆流防止回路１０３〜１０５が逆流防止用ＭＯＳとして１９，２００μｍ^２等である。これに対し、従来の１段構成のチャージポンプ回路８００をレイアウトした時の各ブロックの面積は、図１３に示すように、例えば、昇圧容量８１１及び容量性負荷８１３がコンデンサとして９０，０００μｍ^２、クロックＯＳＣ１を供給する発信回路が３６，６００μｍ^２、第１及び第２の昇圧クロックドライバ８０１がドライブ段として６，０００μｍ^２、逆流防止回路８０２、８０３が逆流防止用ＭＯＳとして１９，２００μｍ^２等である。また、従来の２段構成のチャージポンプ回路１０００をレイアウトした時の各ブロックの面積は、図１４に示すように、例えば、昇圧容量８１１、１０１１及び容量性負荷８１３がコンデンサとして１８０，０００μｍ^２、クロックＯＳＣ１を供給する発信回路が３６，６００μｍ^２、第１及び第２の昇圧クロックドライバ８０１、１００１がドライブ段として１２，０００μｍ^２、逆流防止回路８０２、８０３，１００２が逆流防止用ＭＯＳとして２８，８００μｍ^２等の大きさで配置されることとなる。

このように、本実施のチャージポンプ回路１００のレイアウト構成は、ドライブ段や発振回路部は図１４の従来の二段構成の場合より若干大きくなるものの、大きな面積を必要とするコンデンサ部の面積は従来の一段構成の場合とほぼ同じ面積で可能となる。従来の半導体装置は半導体チップの表面積の大きな部分がゲート絶縁膜等からなる大きな静電容量素子よって占められており、一段構成に対して二段構成は１．７〜１．８倍の面積が必要とされるが、実施の形態１の構成は一段構成に対して１．１倍以下の面積で足りうる。この効果を面積の増加分で比較すると、従来の一段構成から二段構成にした場合に対して、実施の形態１の構成にした場合は、面積の増加分が１０分の１程度で良く、大幅に改善される。

また、ダイオード接続ＡのＭＯＳＦＥＴの閾値電圧は０．８Ｖ程度であり、ダイオード接続ＢのＭＯＳＦＥＴの閾値電圧は１．９Ｖ程度である。従来の２段構成のチャージポンプ回路ではダイオード接続Ｂの逆流防止回路が２つ必要であるのに対して、実施の形態１のチャージポンプ回路ではダイオード接続Ｂの逆流防止回路は１つ足りる。このことより、昇圧電圧に対する逆流防止回路での電圧損失は、従来の２段構成のチャージポンプよりも実施の形態１のチャージポンプの方が小さい。つまり、実施の形態１のチャージポンプ回路の昇圧電圧は、従来のチャージポンプ回路よりもダイオード接続Ａとダイオード接続Ｂの閾値電圧の差分程度高くなる。例えば、電源電圧が５Ｖの時、昇圧電圧は２段構成のチャージポンプ回路では（１５Ｖ−０．８Ｖ−１．９Ｖ−１．９Ｖ＝１０．４Ｖ）であったのに対し、実施の形態１のチャージポンプ回路では（１５Ｖ−０．８Ｖ−０．８Ｖ−１．９Ｖ＝１１．４Ｖ）となり、実施の形態１のチャージポンプ回路の方が１．１Ｖ高い昇圧電圧が得られる。つまり、実施の形態１のチャージポンプ回路によれば、より電圧効率が高いチャージポンプ回路の実現が可能である。

図４は、本発明と従来技術の昇圧電圧を比較したもので、一段の場合は、１．４〜１．６倍に、二段の場合は、１．８〜２．１倍に昇圧されるが、本発明の場合は２．１〜２．３倍に昇圧され、本発明の場合の方が二段の場合より約１．１３倍昇圧する率が増加する。

本発明のチャージポンプ回路は、２つの昇圧容量１１１、１１２を直列接続した構成であるため、実際に容量素子を形成する際に一つの容量素子の上に更に別の容量素子を形成する所謂縦積み構造とすることが簡単にできる。

以上のように、本発明のチャージポンプ回路は、一段構成とほぼ同じ程度のチップ面積で従来の二段構成より高い昇圧電圧を得られるので、高い昇圧率を有するチャージポンプ回路を低コストの半導体チップ上で実現することができる。

実施の形態２

実施の形態２のチャージポンプ回路を示す回路図５００を図５に示す。実施の形態２のチャージポンプ回路５００と実施の形態１のチャージポンプ回路１００は昇圧容量、容量性負荷として用いる素子が異なるのみである。つまり、実施の形態１のチャージポンプ回路１００では、第１の昇圧容量、第２の昇圧容量、容量性負荷としてコンデンサを昇圧用いているのに対し、実施の形態２のチャージポンプ回路５００では、第１の昇圧容量及び第２の昇圧容量として、デプレッション型ＭＯＳＦＥＴ素子の寄生容量を用いる。また、容量性負荷として、エンハンスメント型ＭＯＳＦＥＴ素子の寄生容量を用いる。その他の構成は実施の形態１と同様であり、同様に動作する。

次に、本実施の形態における第１及び第２の昇圧容量、すなわちデプレッション型ＭＯＳＦＥＴ素子の寄生容量を用いた静電容量素子について説明する。

デプレッション型ＭＯＳＦＥＴの断面構造の模式図を図６に示す。デプレッション型ＭＯＳＦＥＴ６００は、基板であるＰ型半導体からなるＰｗｅｌｌ６０１領域の所定の位置に、Ｎ＋型半導体からなるソース／ドレイン領域（Ｓ／Ｄ領域）６０２が形成され、そこにソース又はドレイン端子６０３が接続されている。このＳ／Ｄ領域６０２に面するＰｗｅｌｌ領域６０１には正の電荷をもった正孔によって空乏層６０２ａが形成される。さらにＳ／Ｄ領域６０２上の所定の位置には絶縁層であるゲート酸化膜６０４及びこのゲート酸化膜６０４上にゲート電極６０５が形成され、ゲート電極６０５にゲート端子６０６が接続される。また、Ｐｗｅｌｌ領域６０１の所定の位置にＰｗｅｌｌの電極であるＰｗｅｌｌよりも不純物濃度が高いＰ＋型半導体からなるバックゲート端子領域６０７が形成され、バックゲート端子領域６０７にウェル端子６０８が接続される。

デプレッション型ＭＯＳＦＥＴ５００の各領域の間には寄生容量が存在する。寄生容量素子の模式図を図７に示す。ゲート電極６０５とＳ／Ｄ領域６０２の間にはゲート酸化膜容量７０１が存在している。また、Ｓ／Ｄ領域６０２とＰｗｅｌｌ領域６０１の間にはＰＮ接合容量７０２が存在している。これらの容量は各領域に設けられる端子により配線することで静電容量素子として使用することが可能になる。つまり、ウェル端子はバックゲートに電気的に接続するが、ソース・ドレインとは電気的に分離されて形成される。

実施の形態２のチャージポンプ回路５００ではデプレッション型ＭＯＳＦＥＴ５１１のゲート端子を第１の逆流防止回路１０３のノードＶ５３に接続し、ソース及びドレイン端子を第１の昇圧クロックドライバ１０１の出力（Ｖ５１）に接続する。このことにより、ゲート酸化膜容量７０１を実施の形態１のチャージポンプ回路の第１の昇圧容量１１１の代替素子として用いている。また、デプレッション型ＭＯＳＦＥＴ５１１のバックゲート端子を第２の昇圧クロックドライバ１０２の出力（Ｖ５２）に接続することによって、ＰＮ接合容量７０２を実施の形態１のチャージポンプ回路の第２の昇圧容量１１２の代替素子として用いている。さらに、実施の形態２のチャージポンプ回路の出力にエンハンスメント型ＭＯＳＦＥＴ５１２のゲートを接続し、ソース端子、ドレイン端子、ウェル端子を接地電位に接続している。これによりエンハンスメント型ＭＯＳＦＥＴ５１２のゲート酸化膜容量を実施の形態１のチャージポンプ回路の容量性負荷１１３の代替素子としている。

実施の形態２のチャージポンプ回路によれば、直列に接続された２つの昇圧容量を１つのデプレッション型ＭＯＳＦＥＴの寄生容量を用いて実現可能である。つまり、デプレッション型ＭＯＳＦＥＴの寄生容量を効率的に用いることで、１つのデプレッション型ＭＯＳＦＥＴで直列に接続される２つの静電容量素子を実現している。これにより、チップ面積の大きな割合を占めていた静電容量素子の面積を削減することが可能になる。

本発明の第２の実施形態では第２の昇圧容量１１２としてデプレッション型ＮチャンネルＭＯＳＦＥＴ５１１のソース・ドレイン端子とウェル端子との間に生じるＰＮ接合容量７０２が用いられ、このＰＮ接合容量７０２が第１の昇圧容量１１１のゲート酸化膜容量７０１の下部に設けられる構成であるため、第２の昇圧容量１１２は第１の昇圧容量１１１と重なって設けられる。このため、従来の二段構成の場合に必要であった第２の昇圧容量１０１１のための平面的な面積が不要となる。

以上のように、本発明の第２の実施形態によるチャージポンプ回路は、昇圧容量としてデプレッション型ＭＯＳＦＥＴが用いられ、第１の昇圧容量１１１としては、ゲート酸化膜容量７０１が、第２の昇圧容量１１２としては、ＰＮ接合容量７０２が夫々用いられるので、直列接続された２つの容量素子を縦積み構造で半導体装置上に容易に取り込むことができる。この構成によって、従来の二段構成のチャージポンプ回路のように昇圧容量のために大きな半導体チップ平面を必要としないため、一段構成とほぼ同じ程度の半導体チップ面積で二段構成以上の昇圧電圧が得られ、半導体チップのコストを大幅に低減することができる。

以上のように、本発明のチャージポンプ回路は、一段構成とほぼ同じ程度のチップ面積で、従来の二段構成の昇圧電圧よりも高い昇圧率を得られる。更に、昇圧容量としてデプレッション型ＭＯＳＦＥＴを用いることにより、容易に直列型の２つの昇圧容量を実現できるので、半導体チップのコストを更に低減することができる。

本発明の実施の形態１にかかるチャージポンプ回路を示す回路図である。 本発明の実施の形態１にかかるチャージポンプ回路の動作を示すタイミングチャートである。 本発明の実施の形態１にかかるチャージポンプ回路のレイアウトを示す模式図である。 本発明の実施の形態１にかかるチャージポンプ回路及び従来回路の電源電圧対昇圧電圧の比較を示すグラフである。 本発明の実施の形態２にかかるチャージポンプ回路を示す回路図である。 本発明の実施の形態２にかかるデプレッション型ＭＯＳＦＥＴを示す断面図である。 本発明の実施の形態２にかかるデプレッション型ＭＯＳＦＥＴの寄生容量素子を示す模式図である。 従来の１段構成のチャージポンプ回路を示す回路図である。 従来の１段構成のチャージポンプ回路の動作を示すタイミングチャートである。 従来の２段構成のチャージポンプ回路を示す回路図である。 従来の２段構成のチャージポンプ回路の動作を示すタイミングチャートである 従来の１段構成のチャージポンプ回路及び従来の２段構成のチャージポンプ回路の電源電圧対昇圧電圧の比較を示すグラフである。 従来の１段構成のチャージポンプ回路のレイアウトを示す模式図である。 従来の２段構成のチャージポンプ回路のレイアウトを示す模式図である。

符号の説明

１０１ 第１の昇圧クロックドライバ
１０２ 第２の昇圧クロックドライバ
１０３、１０４、１０５ 逆流防止回路
１１１ 第１の昇圧容量
１１２ 第２の昇圧容量
１１３ 容量性負荷
５１１ デプレッション型ＭＯＳＦＥＴ
５１２ エンハンスメント型ＭＯＳＦＥＴ
６０１ Ｐｗｅｌｌ領域
６０２ ソース・ドレイン領域
６０３ ソース・ドレイン端子
６０４ ゲート酸化膜
６０５ ゲート電極
６０６ ゲート端子
６０７ バックゲート領域
６０８ ウェル端子
７０１ ゲート酸化膜容量
７０２ ＰＮ接合容量

Claims (10)

1. 第１の昇圧容量と、
   前記第１の昇圧容量に直列に接続された第２の昇圧容量と、
   前記第１の昇圧容量と前記第２の昇圧容量との間に接続され、前記第１の昇圧容量を昇圧する第１の昇圧クロックドライバと、
   前記第２の昇圧容量に接続され、前記第１の昇圧クロックドライバが前記第１の昇圧容量を昇圧した後、前記第１及び第２の昇圧容量を昇圧する第２の昇圧クロックドライバと、を有し、
   前記第１の昇圧容量及び前記第２の昇圧容量は、夫々電界効果トランジスタのゲート絶縁膜容量及びＰＮ接合容量からなるチャージポンプ回路。
2. 前記第１の昇圧容量と前記第２の昇圧容量は、一方の昇圧容量が他方の昇圧容量の上に形成された縦積み構造であることを特徴とする請求項１記載のチャージポンプ回路。
3. 前記電界効果トランジスタは、ゲート端子、ソース・ドレイン端子、及びバックゲートに接続されたウェル端子を有しており、前記ウェル端子は前記ソース・ドレイン端子と電気的に分離されたものであることを特徴とする請求項１又は２記載のチャージポンプ回路。
4. 前記電界効果トランジスタは、デプレッション型電界効果トランジスタであることを特徴とする請求項１乃至３のいずれか１項に記載のチャージポンプ回路。
5. 前記電界効果トランジスタは、ＮチャネルＭＯＳＦＥＴであることを特徴とする請求項１乃至４のいずれか１項に記載のチャージポンプ回路。
6. 前記第１及び第２の昇圧クロックドライバは、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとから構成されるインバータ回路を備えることを特徴とする請求項１乃至５のいずれか１項に記載のチャージポンプ回路。
7. 前記第２の昇圧容量から電源電位への電荷の逆流を防止する逆流防止回路を有し、
   前記第１の昇圧クロックドライバは、電源電位と接地電位との間に直列に接続された第１及び第２のトランジスタを備え、
   前記第１のトランジスタと前記第２のトランジスタとの間のノードに前記第１の昇圧容量が接続され、前記電源電位と当該ノードとの間に前記逆流防止回路が接続されることを特徴とする請求項１乃至６のいずれか１項に記載のチャージポンプ回路。
8. 前記第１の昇圧クロックドライバは、第１のクロック信号に基づき前記第１の昇圧容量を昇圧し、
   前記第２の昇圧クロックドライバは、第２のクロック信号に基づき前記第１及び第２の昇圧容量を昇圧することを特徴とする請求項１乃至７のいずれか１項に記載のチャージポンプ回路。
9. 前記第１、第２のクロック信号は同時に立ち上がり、所定の時刻経過後に前記第１のクロック信号が立ち下がり、その後、前記第２のクロック信号が立ち下がることを特徴とする請求項８記載のチャージポンプ回路。
10. 夫々電界効果トランジスタのゲート絶縁膜容量及びＰＮ接合容量からなる第１の昇圧容量及び第２の昇圧容量を有し、前記第１及び第２の昇圧容量が直列に接続されるチャージポンプ回路の昇圧方法であって、
    前記第１の昇圧容量と前記第２の昇圧容量との間に接続された第１の昇圧クロックドライバにより前記第１の昇圧容量を充電し、
    前記第１の昇圧クロックドライバにより前記第１の昇圧容量を昇圧すると共に前記第２の昇圧容量を充電し、
    前記第２の昇圧容量に接続された第２の昇圧クロックドライバにより前記第２の昇圧容量を昇圧すると同時に前記第１の昇圧容量を昇圧するチャージポンプ回路の昇圧方法。

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