JPS5881325A - 半導体ブ−スト回路 - Google Patents
半導体ブ−スト回路Info
- Publication number
- JPS5881325A JPS5881325A JP56180798A JP18079881A JPS5881325A JP S5881325 A JPS5881325 A JP S5881325A JP 56180798 A JP56180798 A JP 56180798A JP 18079881 A JP18079881 A JP 18079881A JP S5881325 A JPS5881325 A JP S5881325A
- Authority
- JP
- Japan
- Prior art keywords
- driver
- capacitor
- transistor
- clock
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Static Random-Access Memory (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、電源電圧以上の高電圧全発生させる半導体ブ
ースト回路に関する。
ースト回路に関する。
（２）技術の背景
半導体ダイナミックメモリ回路でワード線電位を上昇さ
せればメモリセルを構成するトランジスタのｆｒｎｋ増
大させワード線電位を上昇させない場合と同−ｔｍで良
いとすれば相対的にトランジスタ寸法を小さく出来、す
なわちメモリセルを小さくすると２が出来る。ワード線
電位を上昇させるにはその上位に位置づけられるデコー
ダ回路の電源電圧を高くする必要があるが、通常のＩＣ
では外部から供給される電源電圧は例えばＹｅｃ＝ ５
ｖのような低い一定値に定められているので、上述し
た高電圧はチップ内部処ブースト回路を設けてこれによ
シ発生する必要がある。
せればメモリセルを構成するトランジスタのｆｒｎｋ増
大させワード線電位を上昇させない場合と同−ｔｍで良
いとすれば相対的にトランジスタ寸法を小さく出来、す
なわちメモリセルを小さくすると２が出来る。ワード線
電位を上昇させるにはその上位に位置づけられるデコー
ダ回路の電源電圧を高くする必要があるが、通常のＩＣ
では外部から供給される電源電圧は例えばＹｅｃ＝ ５
ｖのような低い一定値に定められているので、上述し
た高電圧はチップ内部処ブースト回路を設けてこれによ
シ発生する必要がある。
（３）従来技術と問題点
第１図および第２図に従来のブースト回路例を示す。ｆ
ｌＩＥ１図Ｏブースト回路ＢＳＴはドライバ回路ＤＶの
出力ＯＵＴそのものをクロ、りφで電源Ｗｅｅ以上に突
き上げるものであるのに対し、第２図Ｏブースト回路Ｂ
８Ｔはドライバ回路ＤＶ’の出力段に与える電源Ｖａｎ
’をクロックφで通常の電源Ｖｅｅ以上に突き上げ、こ
れＫより出力ＯＵＴ ｆＶａｃ以上にしようとするもの
である。
ｌＩＥ１図Ｏブースト回路ＢＳＴはドライバ回路ＤＶの
出力ＯＵＴそのものをクロ、りφで電源Ｗｅｅ以上に突
き上げるものであるのに対し、第２図Ｏブースト回路Ｂ
８Ｔはドライバ回路ＤＶ’の出力段に与える電源Ｖａｎ
’をクロックφで通常の電源Ｖｅｅ以上に突き上げ、こ
れＫより出力ＯＵＴ ｆＶａｃ以上にしようとするもの
である。
第１図のドライバ回路ＤＶはリセ、ドクロ、りＲｔ−Ｈ
（＾イ）ＫしてトランジスタＱｔ ｔ Ｑｓ ｖ Ｑｔ
ｅ ＋Ｑ１！をオン、出力ＯＵＴはＬにし友待機状態で
トランジスタＱｓ ’ｆｒ通してトランジスタＱ−のゲ
ートに電荷を蓄え、次いで骸クロ、りＲ１−Ｌ（ロー）
Ｋかつ入力ＩＮ’ｉｉＨにするとトランジスタ（ｈ −
Ｑｓ 。
（＾イ）ＫしてトランジスタＱｔ ｔ Ｑｓ ｖ Ｑｔ
ｅ ＋Ｑ１！をオン、出力ＯＵＴはＬにし友待機状態で
トランジスタＱｓ ’ｆｒ通してトランジスタＱ−のゲ
ートに電荷を蓄え、次いで骸クロ、りＲ１−Ｌ（ロー）
Ｋかつ入力ＩＮ’ｉｉＨにするとトランジスタ（ｈ −
Ｑｓ 。
Ｑｌ・ｅＱｘ鵞はオンからオフへ、そしてトランジスタ
Ｑ１ｅ Ｑ４けオフからオンへ切換わる。そしてこの切
換時に過渡的にトランジスタＱｓ ＃ Ｑｌ・がオンの
状□態が生じてキャパシタ偽はノードＮ室側を正にして
入力ＩＮＫよ少充電される。この直後にトランジスタＱ
６のゲート電荷線トランジスタＱ＊ ｅ Ｑａｔ−通し
て放電するので該トランジスタＱ・はオフトな）、また
トランジスタＱ１６ ｅ Ｑｔｔもオフとなる。トラン
ジスタＱ１・がオフになるとキャパシタらのノードＮ室
側は上昇するのでこれＫよ、９）ランシスター。
Ｑ１ｅ Ｑ４けオフからオンへ切換わる。そしてこの切
換時に過渡的にトランジスタＱｓ ＃ Ｑｌ・がオンの
状□態が生じてキャパシタ偽はノードＮ室側を正にして
入力ＩＮＫよ少充電される。この直後にトランジスタＱ
６のゲート電荷線トランジスタＱ＊ ｅ Ｑａｔ−通し
て放電するので該トランジスタＱ・はオフトな）、また
トランジスタＱ１６ ｅ Ｑｔｔもオフとなる。トラン
ジスタＱ１・がオフになるとキャパシタらのノードＮ室
側は上昇するのでこれＫよ、９）ランシスター。
Ｑｌｔはオンになシ、これによ〕ノードＮ１の電位は更
に上昇して遂には電源以上となり、トランジスタＱｅ
ｅ Ｑｒｔは完全にオンになシ、出力ＯＵＴにはトラン
ジスタＱｏ を通して電源電圧Ｙｅｃが現われる。
に上昇して遂には電源以上となり、トランジスタＱｅ
ｅ Ｑｒｔは完全にオンになシ、出力ＯＵＴにはトラン
ジスタＱｏ を通して電源電圧Ｙｅｃが現われる。
この出力ＯＵＴはブースト回路ＢＳＴＯ容量Ｃ，と負荷
となる容量ＣＬ ｔ” Ｖｅｅまで充電する。然るのち
り四、りφが容量Ｃ！のグランド側電極およびトランジ
スタＱ１のゲートに印加される。従ってトランジスタＱ
１はオンとなってノードＮ、の電位を引下ケ、トランジ
スタＱ書ｅ Ｑｔｔをオフにする。トランジスタ偽・ｅ
Ｑｌｘもオフであるから出力ＯＵＴはドライバ回路から
切離され、容量ＣＩのグランド側電極のりｏ、りφによ
る突き上げで出力ＯＵＴは容量Ｃｔ−＊ Ｃｔの比に応
じてＶｅｅ以上に上昇する。
となる容量ＣＬ ｔ” Ｖｅｅまで充電する。然るのち
り四、りφが容量Ｃ！のグランド側電極およびトランジ
スタＱ１のゲートに印加される。従ってトランジスタＱ
１はオンとなってノードＮ、の電位を引下ケ、トランジ
スタＱ書ｅ Ｑｔｔをオフにする。トランジスタ偽・ｅ
Ｑｌｘもオフであるから出力ＯＵＴはドライバ回路から
切離され、容量ＣＩのグランド側電極のりｏ、りφによ
る突き上げで出力ＯＵＴは容量Ｃｔ−＊ Ｃｔの比に応
じてＶｅｅ以上に上昇する。
ＩＩ２図のブースト回路ＢＳＴ’は予めリセットクａ、
りＲでトランジスタＱｔｓをオンさせて容量ｃ１ｋ Ｗ
ｅｅまで充電しておき（クロ、りＲはその後ＬＫ落とす
）、そしてドライバ回路ＤＶ’の動作（＠１図のＤＶと
同様）でノードＮ１の電位がＶｃｃ以上になりた後にり
四ツクφを容量Ｃ！の対向（グランド側）電極に印加し
、トランジスタＱｌｆ を通して出力’ ＵＴｔ” Ｖ
ｅ＠’ （＞Ｖ＠ａ ）に上昇させる４０である。
りＲでトランジスタＱｔｓをオンさせて容量ｃ１ｋ Ｗ
ｅｅまで充電しておき（クロ、りＲはその後ＬＫ落とす
）、そしてドライバ回路ＤＶ’の動作（＠１図のＤＶと
同様）でノードＮ１の電位がＶｃｃ以上になりた後にり
四ツクφを容量Ｃ！の対向（グランド側）電極に印加し
、トランジスタＱｌｆ を通して出力’ ＵＴｔ” Ｖ
ｅ＠’ （＞Ｖ＠ａ ）に上昇させる４０である。
ところで上述した従来のブースト回路では負荷容量ＣＬ
とブースト用の容量Ｃ！の比で出力ＯＵＴの上限が規定
され〈Ｉｖｃｃが５ｖのとき出力ＯＵＴは実用上７ｖ程
度にしか上昇しない。勿論Ｃ！を大容量とすれば出力Ｏ
ＵＴは２ Ｗｅｅに近づくが（−＝ｖｃｃとして）、大
容量はＩＣでは集積度を落とす、及び容量Ｃ・は電荷容
量ｄ・と並列忙なるので配線容量を増大させる結果を生
じる等のことを考えれば仁の改善策は有効ではない。
とブースト用の容量Ｃ！の比で出力ＯＵＴの上限が規定
され〈Ｉｖｃｃが５ｖのとき出力ＯＵＴは実用上７ｖ程
度にしか上昇しない。勿論Ｃ！を大容量とすれば出力Ｏ
ＵＴは２ Ｗｅｅに近づくが（−＝ｖｃｃとして）、大
容量はＩＣでは集積度を落とす、及び容量Ｃ・は電荷容
量ｄ・と並列忙なるので配線容量を増大させる結果を生
じる等のことを考えれば仁の改善策は有効ではない。
（４）発明の目的
本発明は、ブースト用の容量値を低減し、しかも発生可
能な電圧の上限を高めようとするものである。
能な電圧の上限を高めようとするものである。
（５）発明の構成
本発明の基本的な構成は、電源電圧に充電された節点を
、容量を介し印加するクロックによって更に電源電圧以
上に上昇させる半導体ブースト回路において、該容量を
少なくとも２個の容量が直列に接続された直列容量群と
なし、そして該直列容量群の各接続点を前記節点に近い
本のから順次電源電圧まで充電しながら最後に該直列容
量群の終端に前記クロ、りを印加するようＫしてなるこ
とを特徴とする。
、容量を介し印加するクロックによって更に電源電圧以
上に上昇させる半導体ブースト回路において、該容量を
少なくとも２個の容量が直列に接続された直列容量群と
なし、そして該直列容量群の各接続点を前記節点に近い
本のから順次電源電圧まで充電しながら最後に該直列容
量群の終端に前記クロ、りを印加するようＫしてなるこ
とを特徴とする。
（６）発明の実施例
以下、図示の冥施例を参照しながら本発明の詳細な説明
する。ｔａ５図は本発明の一実施例を示す概略構成図で
％ ＤＶＩ ｅ ＤＶ、け第１図のＤＶと同種のドライ
バ回路である。仁のうちドライバ回路ＤＶ。
する。ｔａ５図は本発明の一実施例を示す概略構成図で
％ ＤＶＩ ｅ ＤＶ、け第１図のＤＶと同種のドライ
バ回路である。仁のうちドライバ回路ＤＶ。
と容量Ｃ１ｅ ＣＴ−が第・１図に相当する。本例は第
１図の構成にドライバ回路ＤＶ、と容量ｃ意を加えた本
ので、ＤＶｓ ｅ Ｃｔ ＊ Ｃｔでブースト回路ＢＳ
ＴＱ構成する。ブースト用の容量Ｃ１ｗ ｃｍは直列に
接続され、そして仁れらの接続点Ｂにドライバ回路ＤＶ
、の出力端が接続される。また直列容量群Ｃ！ｅ Ｃ２
の一方の端ムにドライバＤＶＩの出方端を接続するとき
他方の端にクロックφを印加する。
１図の構成にドライバ回路ＤＶ、と容量ｃ意を加えた本
ので、ＤＶｓ ｅ Ｃｔ ＊ Ｃｔでブースト回路ＢＳ
ＴＱ構成する。ブースト用の容量Ｃ１ｗ ｃｍは直列に
接続され、そして仁れらの接続点Ｂにドライバ回路ＤＶ
、の出力端が接続される。また直列容量群Ｃ！ｅ Ｃ２
の一方の端ムにドライバＤＶＩの出方端を接続するとき
他方の端にクロックφを印加する。
第４図は動作波形図で、第１のドライバＤＶ１［対する
入力ＩＮ、と第２のドライバＤＶ、に対する入−力Ｘ島
との間には時間差を持たせである。動作は次Ｏ通〕であ
る。即ち入力ＩＮＩがＨとなって＠１のドライバＤＶＩ
のトランジスタＱ！１（第１図参照、以下同様）がオン
となった時点では第２のドライバＤＶ、ではトランジス
タＱ！雪がオンであシ、第１の容量ＣＩはｖｅｅ（ＤＶ
ｘ） Ｑｌｌ（ＤＶＩ） −Ａ Ｃｔ−Ｑｌ意（Ｄ
Ｖｚ）Ｖｓｓ （ＤＶｓ ）の経路でＶ、ｅ ｔで充電
される。次いで入力ＩＮＫがＨになると第２のドライバ
回路ＤＶ。
入力ＩＮ、と第２のドライバＤＶ、に対する入−力Ｘ島
との間には時間差を持たせである。動作は次Ｏ通〕であ
る。即ち入力ＩＮＩがＨとなって＠１のドライバＤＶＩ
のトランジスタＱ！１（第１図参照、以下同様）がオン
となった時点では第２のドライバＤＶ、ではトランジス
タＱ！雪がオンであシ、第１の容量ＣＩはｖｅｅ（ＤＶ
ｘ） Ｑｌｌ（ＤＶＩ） −Ａ Ｃｔ−Ｑｌ意（Ｄ
Ｖｚ）Ｖｓｓ （ＤＶｓ ）の経路でＶ、ｅ ｔで充電
される。次いで入力ＩＮＫがＨになると第２のドライバ
回路ＤＶ。
においてトランジスタＱｌｌがオン、Ｃ１雪がオフに反
転する。この結果ドライバ回路ＤＶ、の出力で第２の容
量ＣＩが充電され、Ｂ点がＶｅｅ Ｋなる。尚、この場
合図示クロックφはＬレベルにある。
転する。この結果ドライバ回路ＤＶ、の出力で第２の容
量ＣＩが充電され、Ｂ点がＶｅｅ Ｋなる。尚、この場
合図示クロックφはＬレベルにある。
上記のようＫＢ点がＶｅｅ ｔで上昇すると、これは第
１図でクロックφをＨＫしたと等価になるのでＤｖｌの
出力端がオフつまりノーイインピーダンス状態となシ、
Ａ点はＶｃｅからＶＩに上昇する。このｖｌは従来の出
力電圧に相当し、Ｖｅａ＝５Ｖでｖｌ ＝′７ｖ程度で
ある。本発明ではこのＢ点の電位を図示のクロ、りφで
更に上昇させ、最終的ＫｎＢ点位によるＡ点の突上げを
助長する。なおこのときドライバＤＶ、ではそのクロッ
クφを立上げて出力ｔハイインピーダンス状態にしてお
く。かくして得られるＡ点の最終電位ｖ８は容量Ｃ１ｅ
（４の静電容量が充分大きければ概ね３Ｖｅｅ Ｋな
るが、実際上４２Ｖｅｅ程度には充分なる。尚、この場
合ＣＳからみてＣ１ＩＣＬは直列であシ、容量の直列合
成値は単体よシ小さ−ので容量ＣＩは小さくてよい。ま
たＩＮ、はＩＮ、より連れて発生させるが、この遅延は
ドライバＤＶ１の出力をドライバＤＶ、の入力とするな
どの方法によシ簡単に得られる。
１図でクロックφをＨＫしたと等価になるのでＤｖｌの
出力端がオフつまりノーイインピーダンス状態となシ、
Ａ点はＶｃｅからＶＩに上昇する。このｖｌは従来の出
力電圧に相当し、Ｖｅａ＝５Ｖでｖｌ ＝′７ｖ程度で
ある。本発明ではこのＢ点の電位を図示のクロ、りφで
更に上昇させ、最終的ＫｎＢ点位によるＡ点の突上げを
助長する。なおこのときドライバＤＶ、ではそのクロッ
クφを立上げて出力ｔハイインピーダンス状態にしてお
く。かくして得られるＡ点の最終電位ｖ８は容量Ｃ１ｅ
（４の静電容量が充分大きければ概ね３Ｖｅｅ Ｋな
るが、実際上４２Ｖｅｅ程度には充分なる。尚、この場
合ＣＳからみてＣ１ＩＣＬは直列であシ、容量の直列合
成値は単体よシ小さ−ので容量ＣＩは小さくてよい。ま
たＩＮ、はＩＮ、より連れて発生させるが、この遅延は
ドライバＤＶ１の出力をドライバＤＶ、の入力とするな
どの方法によシ簡単に得られる。
第５図は本発明の他の実施例で、第２図のブースト回路
に適用した例である。この場合Ｑｘｓ・Ｃ１・ＤＶ’、
ＣＬが第２図に相当し、ブースト回路ＢＳＴ’としては
第１図と同種のドライバ回路ＤＶ、および容量Ｃ雪を追
加したものである。尚、ＤｖｓはＤＶ、と同種のドライ
バ回路であるが、これはクロ、りφの発生用で１１Ｉｓ
図では図面上省略されているものである。入力ＩＮ、〜
ＩＮ３はドライバ回路Ｄｖ＊ ｅ ＤＶ’ 。
に適用した例である。この場合Ｑｘｓ・Ｃ１・ＤＶ’、
ＣＬが第２図に相当し、ブースト回路ＢＳＴ’としては
第１図と同種のドライバ回路ＤＶ、および容量Ｃ雪を追
加したものである。尚、ＤｖｓはＤＶ、と同種のドライ
バ回路であるが、これはクロ、りφの発生用で１１Ｉｓ
図では図面上省略されているものである。入力ＩＮ、〜
ＩＮ３はドライバ回路Ｄｖ＊ ｅ ＤＶ’ 。
ＤＶｓ Ｋこの履に供給される。リセット状態ではトラ
ンジスタＱ１ｍとドライバ回路ＤＶ、のトランジスタＱ
！雪がオンであるから、ｔｘｌの容量０里はｖｅｅ−ム
−Ｃ＊−Ｂ−Ｑｌ！（ＤＶり Ｖｓｓ（ＤＶ雪） Ｏ
Ｂ路路光充電れ、Ａ点はＶ、、 Ｋなりている。次にク
ロ、りＲがＬとな）、そして入カニＮｌがＨＩＩＣなる
とドライバ回路ＤＶ、のトランジスタＱｌｌがオン（Ｃ
１３はオフ）となシ、容量ｃｍはＷｅｅ（ＤＶｔ）
Ｑｕ（ＤＶｓ） Ｂ ＣｍＣｈ鵞（ＤＶｓ） Ｖ
ｓｓ（ＤＶｓ）（Ｄ経路で充電され、Ｂ点がｖｃｃとな
る。Ｂ点がＶｃｅ ＫなるとＡ点は第４図の７重に上昇
する。この状態で入力ＩＮ、１ＨＫＬ、てドライバ回路
Ｄｖ′のトランジスタＱｌｌをオンにすると、負荷容量
ＣＬＩＣは先ずｖｌなる出力が印加される。この後更に
入力Ｉ Ｎｓ ｔ ＨＶｃしてドライバ回路ＤＶ、のト
ランジスタＱｏ？オンにするとクロックφがＷｅｅとな
るのでＢ点がＶＩ Ｋ、そしてＡ点がｖ雪に上昇する。
ンジスタＱ１ｍとドライバ回路ＤＶ、のトランジスタＱ
！雪がオンであるから、ｔｘｌの容量０里はｖｅｅ−ム
−Ｃ＊−Ｂ−Ｑｌ！（ＤＶり Ｖｓｓ（ＤＶ雪） Ｏ
Ｂ路路光充電れ、Ａ点はＶ、、 Ｋなりている。次にク
ロ、りＲがＬとな）、そして入カニＮｌがＨＩＩＣなる
とドライバ回路ＤＶ、のトランジスタＱｌｌがオン（Ｃ
１３はオフ）となシ、容量ｃｍはＷｅｅ（ＤＶｔ）
Ｑｕ（ＤＶｓ） Ｂ ＣｍＣｈ鵞（ＤＶｓ） Ｖ
ｓｓ（ＤＶｓ）（Ｄ経路で充電され、Ｂ点がｖｃｃとな
る。Ｂ点がＶｃｅ ＫなるとＡ点は第４図の７重に上昇
する。この状態で入力ＩＮ、１ＨＫＬ、てドライバ回路
Ｄｖ′のトランジスタＱｌｌをオンにすると、負荷容量
ＣＬＩＣは先ずｖｌなる出力が印加される。この後更に
入力Ｉ Ｎｓ ｔ ＨＶｃしてドライバ回路ＤＶ、のト
ランジスタＱｏ？オンにするとクロックφがＷｅｅとな
るのでＢ点がＶＩ Ｋ、そしてＡ点がｖ雪に上昇する。
そして最終的に得られるＡ点の電位Ｖｔがドライバ回路
ＤＶ’の出力段の電源Ｖ’ｅｅとなる。
ＤＶ’の出力段の電源Ｖ’ｅｅとなる。
尚、実施例では２つの容量（：１ ＊ Ｃｔ を直列に
接続する場合を例としたが、直列容量群を構成する容量
は３以上でもよく、この場合にけ各接続点を出力側から
順に時間差を持ってｖｃｃまで充電するドライバ回路を
個々に設ければよい。このように直列容量群を構成する
素子数が増えるとドライバ回路が増える問題はあるが、
出力は一層高電圧になると共に前述のように負荷側が直
列になるのでアースト用容量ぶ減るメリットはある。
接続する場合を例としたが、直列容量群を構成する容量
は３以上でもよく、この場合にけ各接続点を出力側から
順に時間差を持ってｖｃｃまで充電するドライバ回路を
個々に設ければよい。このように直列容量群を構成する
素子数が増えるとドライバ回路が増える問題はあるが、
出力は一層高電圧になると共に前述のように負荷側が直
列になるのでアースト用容量ぶ減るメリットはある。
（７）発明の効果
以上述べたように本発＃ｉＫよれば、ブースト用容量を
それ程増大させずに電源電圧よシ邊かに高い電圧を発生
することができる利点が得られる。
それ程増大させずに電源電圧よシ邊かに高い電圧を発生
することができる利点が得られる。
なおこの半導体ブースト回路はメモリに限らず、電源電
圧以上の電圧が必要な半導体回路部分に適宜利用できる
。
圧以上の電圧が必要な半導体回路部分に適宜利用できる
。
第１図および第２図は従来のブースト回路の説明図、第
３図は本発明の一実施例を示す概略構成図、第４図はそ
の動作波形図、第５図は本発明の他の実施例を示す要部
回路図である。 図中、Ｄｖｌ、Ｄ■′はドライバ回路、ＤＶ、は他のド
ライバ回路、ＤＶｓはクロック発生用のドライバ回路、
ＢＳＴ 、 ＢＳＴ’はブースト回路、Ｃ１ｅ Ｃｔ
はブースト用容量、ＣＬは負荷容量、φはクロ、りであ
る。 出願人 富士通株式会社 代理人弁理士 育 柳 稔第５図
３図は本発明の一実施例を示す概略構成図、第４図はそ
の動作波形図、第５図は本発明の他の実施例を示す要部
回路図である。 図中、Ｄｖｌ、Ｄ■′はドライバ回路、ＤＶ、は他のド
ライバ回路、ＤＶｓはクロック発生用のドライバ回路、
ＢＳＴ 、 ＢＳＴ’はブースト回路、Ｃ１ｅ Ｃｔ
はブースト用容量、ＣＬは負荷容量、φはクロ、りであ
る。 出願人 富士通株式会社 代理人弁理士 育 柳 稔第５図
Claims (1)
- 電源電圧に充電された節点を、容量を介し印加するクロ
、りによつて更に電源電圧以上に上昇させる半導体ブー
スト回路において、許容量を少なくとも２個の容量が直
列に接続された直列容量群となし、そして該直列容量群
の各接続点を前記節点に近すものから順次電源電圧まで
充電しながら最後に該直列容量群の終端に前記クロック
を印加するようにしてなることｔ−特徴とする半導体ブ
ースト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56180798A JPS5881325A (ja) | 1981-11-11 | 1981-11-11 | 半導体ブ−スト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56180798A JPS5881325A (ja) | 1981-11-11 | 1981-11-11 | 半導体ブ−スト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5881325A true JPS5881325A (ja) | 1983-05-16 |
| JPH0458206B2 JPH0458206B2 (ja) | 1992-09-16 |
Family
ID=16089520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56180798A Granted JPS5881325A (ja) | 1981-11-11 | 1981-11-11 | 半導体ブ−スト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5881325A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182215A (ja) * | 1984-02-29 | 1985-09-17 | Nec Corp | トランジスタ出力回路 |
| JPS62223889A (ja) * | 1986-03-26 | 1987-10-01 | Toshiba Corp | 半導体集積回路における昇圧回路 |
| JP2006204049A (ja) * | 2005-01-24 | 2006-08-03 | Nec Electronics Corp | チャージポンプ回路及びその昇圧方法 |
| WO2007096990A1 (ja) * | 2006-02-24 | 2007-08-30 | Fujitsu Limited | メモリ回路、およびそれを用いた半導体装置 |
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| JPS4839922A (ja) * | 1971-09-21 | 1973-06-12 | ||
| JPS52120740A (en) * | 1976-04-05 | 1977-10-11 | Ngk Spark Plug Co | Ladder filter using rectangular piezooelectric resonator utilizing profile vibration |
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| JPS5693422A (en) * | 1979-12-05 | 1981-07-29 | Fujitsu Ltd | Level-up circuit |
-
1981
- 1981-11-11 JP JP56180798A patent/JPS5881325A/ja active Granted
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| JPH0458206B2 (ja) | 1992-09-16 |
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