WO2007096990A1 - メモリ回路、およびそれを用いた半導体装置 - Google Patents

メモリ回路、およびそれを用いた半導体装置 Download PDF

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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G11C11/4125—Cells incorporating circuit means for protecting against loss of information

Definitions

  • the present invention relates to a memory circuit used in an information processing apparatus and a semiconductor device using the memory circuit, and in particular, inversion of latch data caused by a-line (radiation from helium nuclei) and neutron radiation from space.
  • the present invention relates to a memory circuit capable of reducing a soft error (hereinafter referred to as SER) which is a phenomenon, and a semiconductor device using the memory circuit.
  • SER soft error
  • FIG. 4 is a circuit diagram showing a conventional memory circuit used in an information processing apparatus, etc.
  • FIG. 5 is a memory circuit diagram showing the memory circuit of FIG. 4 in a transistor configuration
  • FIG. 6 is a memory circuit diagram of FIG. FIG. 6 is a plan view showing a wiring layer as a layout in the case where it is created as a semiconductor device.
  • the conventional memory circuit includes a switch (transfer gate) 1 having an input terminal D on the input side and an inverter 2 having an output terminal XQ on the output side, and is formed between them.
  • a data holding unit (3, 4) is provided in the pcm node.
  • the data holding unit includes a first inverter 3 whose input terminal is connected to the pcm node, and a second inverter 4 whose input terminal is connected to the first inverter and whose output terminal is connected to the pcm node.
  • the switch 1 includes a p-type transistor P1 and an n-type transistor N1.
  • Inverter 2 is composed of p-type transistor P2 and n-type transistor N2
  • inverter 3 is composed of p-type transistor P3 and n-type transistor N3
  • inverter 4 is composed of p-type transistor P4 and n-type transistor. It is composed of N4.
  • FIG. 6 the source, drain, and gate which are the terminals of these transistors are shown as S, D, and G on the layout of the semiconductor device, respectively.
  • the same reference numerals as those shown in FIGS. 4 and 5 indicate the same objects as those shown in FIGS. 4 and 5, and indicate the formation areas of the objects on the layout.
  • each of these transistors is formed on one well in one semiconductor substrate.
  • the specified data is output from the output terminal XQ.
  • the present invention has been made to solve the above-described problems.
  • a memory circuit configured in a semiconductor device, an increase in die area and an increase in chip size and an increase in cost are achieved. It is an object of the present invention to provide a memory circuit and a semiconductor device including the memory circuit that can reduce SER without incurring SER. Means for solving the problem
  • the present invention is a memory circuit formed in a well of a single semiconductor substrate, and includes an input element (switch 1) having an input terminal and an output having an output terminal.
  • a transistor 5 for adding a capacitance between the elements is a memory circuit formed in a well of a single semiconductor substrate, and includes an input element (switch 1) having an input terminal and an output having an output terminal.
  • An element inverter 2
  • a data holding circuit (3, 4) provided between the input element and the output element, and between the input element and the output element and between the power source, the input element and the output
  • a transistor 5 for adding a capacitance between the elements.
  • the input element forms a switch with a transistor.
  • the output element is configured by an inverter.
  • the data holding circuit includes a first inverter having an input terminal connected to an output node of the input element, and an input terminal connected to the first inverter. It has a second inverter with an output terminal connected to the node.
  • the present invention is a semiconductor device formed in a well of a single semiconductor substrate, the input element having an input terminal, the output element having an output terminal, and between the input element and the output element And a data holding circuit provided between the input element and the output element and between the power source and a transistor for adding a capacitance between the input element and the output element.
  • FIG. 1 is a circuit diagram showing a memory circuit in an embodiment of the present invention.
  • FIG. 2 is a memory circuit diagram showing the memory circuit of FIG. 1 in a transistor configuration.
  • FIG. 3 is a plan view showing a layout when the memory circuit of FIG. 2 is produced as a semiconductor device as seen from a wiring layer.
  • FIG. 4 is a circuit diagram showing a conventional memory circuit.
  • FIG. 5 is a memory circuit diagram showing the memory circuit of FIG. 4 in a transistor configuration.
  • FIG. 6 is a plan view showing a layout when the memory circuit of FIG. 5 is created as a semiconductor device.
  • FIG. 7 is a circuit diagram showing a modification of a conventional memory circuit.
  • FIG. 1 is a circuit diagram showing a memory circuit according to an embodiment of the present invention
  • FIG. 2 is a memory circuit diagram showing the memory circuit of FIG. 1 in a transistor configuration
  • FIG. 3 is a memory circuit of FIG.
  • FIG. 3 is a plan view showing a layout when a semiconductor device is created as a semiconductor device.
  • the memory circuit in the present embodiment includes a switch (transfer gate) 1 having an input terminal D on the input side and constituting an input element, and an output terminal XQ on the output side. And a data holding unit (3, 4) forming a data holding circuit is provided at a p cm node formed between them.
  • the data holding unit includes a first inverter 3 whose input terminal is connected to the pcm node, and a second inverter 4 whose input terminal is connected to the first inverter and whose output terminal is connected to the pcm node.
  • a transistor 5 is provided between the pcm node and the power supply VDD for attaching a capacitance to the pcm node.
  • the switch 1 includes a p-type transistor P1 and an n-type transistor N1.
  • Inverter 2 is composed of p-type transistor P2 and n-type transistor N2
  • inverter 3 is composed of p-type transistor P3 and n-type transistor N3
  • inverter 4 is composed of p-type transistor P4 and n-type transistor. It is composed of N4.
  • the transistor 5 has a gate connected to the pcm node, and a source and a drain connected to the power supply VDD.
  • each inverter 2 to 4 the source of each of the p-type transistors P2 to P4 constituting them is connected to the power supply VDD, the source of each of the n-type transistors N2 to N4 is connected to the power supply VSS, and the drains and gates are connected to each other. Are connected to each other.
  • the source, drain, and gate which are the terminals of these transistors, are shown as S, D, and G, respectively, on the layout of the semiconductor device.
  • the same reference numerals as those shown in FIGS. 1 and 2 indicate the same objects as those shown in FIGS. 1 and 2, and indicate the formation area of each object on the layout! / Speak.
  • each of these transistors is formed on one semiconductor substrate on one semiconductor substrate. It is formed in L.
  • the transistor 5 is formed in a region that has conventionally been freed from space, surrounded by the power line, the switch 1, the inverter 4, and the inverter 2. Therefore, it is not necessary to expand a new space with respect to the conventional substrate in order to form the transistor 5, and the area of the semiconductor substrate does not increase.
  • the operation as the memory circuit is the same as that described in FIG. 4, and description thereof is omitted here.
  • the conventional layout is described. By creating a transistor in the empty area of the image and connecting the drain and source to VDD, the layout with the increased die capacity can be created in the pcm node with the same die area as shown in Fig. 6.
  • the memory circuit shown in the embodiment of the present invention is a semiconductor device as a small memory of various information processing devices such as a server computer, a PC, a mobile phone, a portable digital camera, a portable digital recorder, and a PDA. Can be configured.

Landscapes

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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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Abstract

　ダイ面積を増加させることなく、ひいてはチップサイズの増大化、コストの増大化を招くことなく、ソフトエラー発生率の低減を図ることができるメモリ回路を得るため、一つの半導体基板上に、入力端子を有する入力素子と、出力端子を有する出力素子と、前記入力素子と出力素子の間に設けられるデータ保持回路と、前記入力素子と出力素子の間と電源との間に設けられ、該入力素子と出力素子の間に容量を付加するトランジスタとを備える。

Description

明 細 書
メモリ回路、およびそれを用いた半導体装置
技術分野
[0001] 本発明は、情報処理装置に使用されるメモリ回路、およびそれを用いた半導体装 置に関し、特に宇宙からの a線 (ヘリウム原子核による放射線)や中性子線を原因と するラッチデータの反転現象であるソフトエラー（以下 S.E.R.と 、う）の低減を図ること ができるメモリ回路、およびそれを用いた半導体装置に関するものである。
背景技術
[0002] 図 4は情報処理装置などに使用される従来のメモリ回路を示す回路図、図 5は図 4 のメモリ回路をトランジスタの構成で示すメモリ回路図、図 6は図 5のメモリ回路を半導 体デバイスとして作成した場合のレイアウトを配線層で示す平面図である。従来のメ モリ回路は、図 4に示すように、入力側に入力端子 Dを有するスィッチ（トランスファー ゲート） 1を備えると共に、出力側に出力端子 XQを有するインバータ 2を設け、これら の間に形成される pcmノードにデータ保持部（3, 4)が設けられる。データ保持部は p cmノードに入力端子が接続された第 1インバータ 3と、第 1インバータに入力端子が 接続され、 pcmノードに出力端子が接続された第 2インバータ 4を備えている。
[0003] 図 5に示すように、スィッチ 1は p型トランジスタ P1と n型トランジスタ N1とにより構成 される。またインバータ 2は、 p型トランジスタ P2と n型トランジスタ N2とにより構成され 、インバータ 3は、 p型トランジスタ P3と n型トランジスタ N3とにより構成され、インバー タ 4は、 p型トランジスタ P4と n型トランジスタ N4とにより構成されている。
[0004] 図 6においては、これらトランジスタの各端子であるソース、ドレイン、ゲートをそれぞ れ S, D, Gとして、半導体デバイスのレイアウト上に示している。また図 6において、図 4、図 5で示した符号と同一符合は図 4、図 5で示した対象と同じ対象を示しており、レ ィアウト上での各対象の形成領域を示している。図 6より明らかなように、これら各トラ ンジスタは一つの半導体基板における一つのゥエル上に形成されている。
[0005] 以下、上述した構成のメモリ回路についての動作について説明する。スィッチ 1の 入力端子 Dから保持させた 、データを入力し、〃CLK〃,〃XCLK"のタ イミングで pcmノードに入力端子 Dに入力されたデータが転送され、次の" CLK","X CLK"のタイミングまで保持される。また、保持されたデータの否
定されたデータが出力端子 XQカゝら出力される。
発明の開示
発明が解決しょうとする課題
[0006] し力しながら、近年、半導体デバイスの微細化に伴いトランジスタサイズも小さくなつ てきており、ソフトエラーの影響が無視できない状況になりつつある。ソフトエラーの原 因として、図 4や図 5に示した pcmノードにドレインが接続されたトランジスタに対して 、 α線や中性子線が通過することが挙げられる。その際に pcmノードに、ある一定の 電荷が印加され、それにより pcmノードの電位が変化し、保持していたデータが反転 してしまい、ソフトエラーとなる。
[0007] 従来はトランジスタサイズが大き力つたため、 α線や中性子線が通過することにより 発生していた電荷が問題にならないほど、 pcmノードにはトランジスタ素子等の寄生 容量が存在しており、 S.E.R.はかなり低力つた。しかし、半導体デバイスの微細化に 伴ってトランジスタサイズが小さくなることにより、 pcmノードに存在していた寄生容量 も激減してしま 、、 S.E.R.が無視できな 、ほど大きくなつてきて!、ると!/、う問題点があ つた o
[0008] なお、この問題点を解決するために、例えば、図 7に示すように pcmノードと電源 (V DD)との間にコンデンサ Capを設けることも考えられる。確かに pcmノードの容量が 大きくなれば、ソフトエラーの耐性も向上し、 S.E.R.も大きくなる。しかし、メモリ回路を 構成する基板と同一基板上にコンデンサを形成することは、そのための基板領域を 必要として、図 6で示したダイ面積を増大させることなり、チップサイズの増大化、コス トの増大化を招き、従来より促進されてきた半導体デバイスの小型化に反することとな る。
[0009] 本発明は、上述した問題点を解決するためになされたものであり、半導体デバイス において構成されるメモリ回路において、ダイ面積を増加させることなぐひいてはチ ップサイズの増大化、コストの増大化を招くことなぐ S.E.R.の低減を図ることができる メモリ回路及びそれを備えた半導体装置を提供することを目的とする。 課題を解決するための手段
[0010] 上述した課題を解決するため、本発明は、一つの半導体基板のゥエル内に形成さ れるメモリ回路であって、入力端子を有する入力素子 (スィッチ 1)と、出力端子を有 する出力素子 (インバータ 2)と、前記入力素子と出力素子の間に設けられるデータ 保持回路 (3, 4)と、前記入力素子と出力素子の間と電源との間に設けられ、該入力 素子と出力素子の間に容量を付加するトランジスタ 5とを備えてなる。
[0011] また、本発明のメモリ回路において、前記入力素子はトランジスタによりスィッチを構 成していることを特徴とする。
[0012] また、本発明のメモリ回路において、前記出力素子はインバータで構成されている ことを特徴とする。
[0013] また、本発明のメモリ回路において、前記データ保持回路は前記入力素子の出力 ノードに入力端子が接続された第 1インバータと、第 1インバータに入力端子が接続 され、前記入力素子の出力ノードに出力端子が接続された第 2インバータとを備えて いることを特徴とする。
[0014] また、本発明は、一つの半導体基板のゥエル内に形成される半導体装置であって、 入力端子を有する入力素子と、出力端子を有する出力素子と、前記入力素子と出力 素子の間に設けられるデータ保持回路と、前記入力素子と出力素子の間と電源との 間に設けられ、該入力素子と出力素子の間に容量を付加するトランジスタとを備えて なる。
図面の簡単な説明
[0015] [図 1]本発明の実施の形態におけるメモリ回路を示す回路図である。
[図 2]図 1のメモリ回路をトランジスタの構成で示すメモリ回路図である。
[図 3]図 2のメモリ回路を半導体デバイスとして作成した場合のレイアウトを配線層から 見て示す平面図である。
[図 4]従来のメモリ回路を示す回路図である。
[図 5]図 4のメモリ回路をトランジスタの構成で示すメモリ回路図である。
[図 6]図 5のメモリ回路を半導体デバイスとして作成した場合のレイアウトを示す平面 図である。 [図 7]従来のメモリ回路の変更例を示す回路図である。
発明を実施するための最良の形態
[0016] 以下、本発明の実施の形態を図を用いて説明する。
[0017] 図 1は、本発明の実施の形態におけるメモリ回路を示す回路図、図 2は、図 1のメモ リ回路をトランジスタの構成で示すメモリ回路図、図 3は、図 2のメモリ回路を半導体デ バイスとして作成した場合のレイアウトを示す平面図である。
[0018] 本実施の形態におけるメモリ回路は、図 1に示すように、入力側に入力端子 Dを有 し入力素子を構成するスィッチ（トランスファーゲート） 1を備えると共に、出力側に出 力端子 XQを有し出力素子を構成するインバータ 2を備え、これらの間に形成される p cmノードにデータ保持回路をなすデータ保持部（3, 4)が設けられる。データ保持部 は pcmノードに入力端子が接続された第 1インバータ 3と、第 1インバータに入力端子 が接続され、 pcmノードに出力端子が接続された第 2インバータ 4を備えている。
[0019] そして、さらに pcmノードと電源 VDDとの間に、 pcmノードに容量を付カ卩するための トランジスタ 5が設けられる。
[0020] 図 2に示すように、スィッチ 1は p型トランジスタ P1と n型トランジスタ N1とにより構成 される。またインバータ 2は、 p型トランジスタ P2と n型トランジスタ N2とにより構成され 、インバータ 3は、 p型トランジスタ P3と n型トランジスタ N3とにより構成され、インバー タ 4は、 p型トランジスタ P4と n型トランジスタ N4とにより構成されている。トランジスタ 5 は、例えば n型トランジスタ N5において、そのゲートが pcmノードに接続され、ソース とドレインが電源 VDDに接続される。各インバータ 2〜4は、それらを構成する各 p型 トランジスタ P2〜P4のソースが電源 VDDに接続され、各 n型トランジスタ N2〜N4の ソースが電源 VSSに接続され、また各ドレイン同士、ゲート同士がそれぞれ互いに接 続されている。
[0021] 図 3においては、これらトランジスタの各端子であるソース、ドレイン、ゲートをそれぞ れ S, D, Gとして、半導体デバイスのレイアウト上に示している。また図 3において、図 1、図 2で示した符号と同一符合は図 1、図 2で示した対象と同じ対象を示しており、レ ィアウト上での各対象の形成領域を示して!/ヽる。
[0022] 図 3より明らかなように、これら各トランジスタは一つの半導体基板における一つのゥ エル内に形成されている。また、トランジスタ 5は図 3に示すレイアウト上において、電 源ラインとスィッチ 1とインバータ 4及びインバータ 2に囲まれた、従来からスペースが 空いていた領域に形成される。従って、このトランジスタ 5を形成するために、新たな スペースを従来の基板に対して拡張する必要はなぐ半導体基板の面積が増大する こともない。
[0023] なお、メモリ回路としての動作は、図 4において説明したものと同じであり、ここでの 説明を省略するが、上述したように、本発明の実施の形態によれば、従来のレイァゥ トイメージの空きエリアにトランジスタを作り、ドレイン ·ソースを VDDに接続することに より、図 6に示した従来と同じダイ面積で pcmノードに容量を増カロさせたレイアウトを 作ることができる。
[0024] 以上、本発明の実施の形態に示したメモリ回路は、サーバーコンピュータ、 PC,携 帯電話機、携帯用デジタルカメラ、携帯用デジタル録音機、 PDAなど各種情報処理 装置の小型メモリとして半導体装置を構成することができる。
産業上の利用可能性
[0025] 本発明によれば、半導体デバイスにおいて構成されるメモリ回路において、ダイ面 積を増加させることなぐひいてはチップサイズの増大化、コストの増大化を招くことな ぐ S.E.R.の低減を図ることができるという効果を奏する。

Claims

請求の範囲
[1] 半導体基板に形成されるメモリ回路であって、
入力端子を有する入力素子と、
出力端子を有する出力素子と、
前記入力素子と出力素子の間に設けられるデータ保持回路と、
前記入力素子と出力素子の間と電源との間に設けられ、該入力素子と出力素子の間 に容量を付加するトランジスタと
を備えてなるメモリ回路。
[2] 請求項 1に記載のメモリ回路において、
前記入力素子はトランジスタによりスィッチを構成していることを特徴とするメモリ回路
[3] 請求項 1に記載のメモリ回路において、
前記出力素子はインバータで構成されていることを特徴とするメモリ回路。
[4] 請求項 1に記載のメモリ回路において、
前記データ保持回路は前記入力素子の出力ノードに入力端子が接続された第 1イン バータと、前記第 1インバータの出力端子に入力端子が接続され、前記入力素子の 出力ノードに出力端子が接続された第 2インバータとを備えていることを特徴とするメ モリ回路。
[5] 半導体基板に形成される半導体装置であって、
入力端子を有する入力素子と、
出力端子を有する出力素子と、
前記入力素子と出力素子の間に設けられるデータ保持回路と、
前記入力素子と出力素子の間と電源との間に設けられ、該入力素子と出力素子の間 に容量を付加するトランジスタと
を備えてなる半導体装置。
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