TWI697208B - 含有正反器的半導體電路 - Google Patents

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Abstract

一種半導體電路含有第一電路及第二電路。第一電路基於輸入資料的邏輯位準、時脈訊號的邏輯位準及第一節點的邏輯位準來確定第二節點的邏輯位準及第三節點的邏輯位準。第二電路基於時脈訊號的邏輯位準、第二節點的邏輯位準及第三節點的邏輯位準來確定第一節點的邏輯位準。第一電路包括子電路及第一電晶體。第一電路基於輸入資料的邏輯位準及第一節點的邏輯位準來確定第二節點的邏輯位準。第一電晶體被閘控至時脈訊號的邏輯位準，以將第三節點與第二節點進行連接。

Description

含有正反器的半導體電路
本發明是有關於一種含有正反器(flip-flop)的半導體電路。
[相關申請案的交叉參考]
本申請案主張於2015年9月7日在韓國智慧財產局提出申請的韓國專利申請案第10-2015-0126269號的優先權，所述韓國專利申請案的內容全文併入本案供參考。
由於製程的小型化而使得更多邏輯電路整合於單個晶片上。因此，晶片的單位胞元面積的大小直接影響晶片的整合。且，由於數位系統內傳輸資料的正反器相依於時脈訊號的效能直接關聯於所述系統的效能，因此，達成高速正反器以達成高速系統已日益成為重要課題。
然而，當達成高速正反器時，自佈局的觀點而言，存在正反器的面積增大的問題。
本發明的態樣提供一種半導體電路，所述半導體電路含有高速正反器，在所述高速正反器中，產品的可靠性增強且單位胞元面積減小。
然而，本發明的態樣並非受限於本文中所述的該些態樣。對本發明所屬技術領域中具有通常知識者而言，藉由參照以下所給出的本發明的詳細說明，本發明的上述及其他態樣將變得更加顯而易見。
根據本發明的態樣，提供一種半導體電路，所述半導體電路含有第一電路及第二電路。所述第一電路基於輸入資料的邏輯位準、時脈訊號的邏輯位準及第一節點的邏輯位準來確定第二節點的邏輯位準及第三節點的邏輯位準。所述第二電路基於所述時脈訊號的所述邏輯位準、所述第二節點的所述邏輯位準及所述第三節點的所述邏輯位準來確定所述第一節點的所述邏輯位準。所述第一電路包括子電路及第一電晶體。所述第一電路基於所述輸入資料的所述邏輯位準及所述第一節點的所述邏輯位準來確定所述第二節點的所述邏輯位準。所述第一電晶體被閘控至所述時脈訊號的所述邏輯位準，以將所述第三節點與所述第二節點進行連接。
根據本發明的另一態樣，提供一種半導體電路，所述半導體電路含有第一電路、第二電路、以及鎖存電路。所述第一電 路基於輸入資料的邏輯位準、時脈訊號的邏輯位準及第一節點的邏輯位準來確定第二節點的邏輯位準及第三節點的邏輯位準。所述第二電路基於所述時脈訊號的所述邏輯位準、所述第二節點的所述邏輯位準及所述第三節點的所述邏輯位準來確定所述第一節點的所述邏輯位準。所述鎖存電路基於所述時脈訊號的所述邏輯位準及所述第三節點的所述邏輯位準來確定輸出端子的邏輯位準。當所述時脈訊號的所述邏輯位準為第一邏輯位準時，所述第二節點的所述邏輯位準被傳輸至所述第三節點，且所述第三節點的所述邏輯位準被傳輸至所述輸出端子。
根據本發明的又一態樣，提供一種半導體電路，所述半導體電路含有第一電路、第二電路、以及鎖存電路。所述第一電路基於輸入資料的邏輯位準、時脈訊號的邏輯位準及第一節點的邏輯位準來確定第二節點的邏輯位準及第三節點的邏輯位準。所述第二電路基於所述時脈訊號的所述邏輯位準、所述第二節點的所述邏輯位準及所述第三節點的所述邏輯位準來確定所述第一節點的所述邏輯位準。所述鎖存電路基於所述時脈訊號的所述邏輯位準及所述第三節點的所述邏輯位準來確定輸出端子的邏輯位準。當所述時脈訊號的所述邏輯位準或所述第三節點的所述邏輯位準為第一邏輯位準時，所述第一節點被預充電。當所述時脈訊號的所述邏輯位準或所述第二節點的所述邏輯位準為不同於所述第一邏輯位準的第二邏輯位準時，所述第一節點被放電。當所述時脈訊號的所述邏輯位準或所述第一節點的所述邏輯位準為所述 第一邏輯位準時，所述第三節點被預充電，且當所述時脈訊號的所述邏輯位準、所述輸入資料的所述邏輯位準及所述第一節點的所述邏輯位準均為所述第二邏輯位準時，所述第三節點被放電。
100:第一電路
110:第一子電路
120、122:第二子電路
200、210、220、230、240:第二電路
300、310:鎖存電路
1000:系統晶片系統
1001:應用處理器
1010:中央處理單元
1020:多媒體系統
1030:匯流排
1040:記憶體系統
1050:周邊電路
1060:動態隨機存取記憶體
1100:電子系統
1110:控制器
1120:輸入/輸出裝置
1130:記憶體裝置
1140:介面
1150:匯流排
CLK:時脈訊號
D:輸入資料
G1、G3、I1、I2:反相器
G2、G6:反及閘
G4、G5:閘
H:高位準
L:低位準
M1:電晶體N1的一側
N1、N2、N3、N4、N5、N6、NE1、NE2、P1、P2、P3、P4、PE1、PE2、PE3:電晶體
NET 0、NET 1、NET 2、NET 3、NET 4:節點
NG1、NG2、NG3、PG1、PG2、PG3:子電晶體/電晶體
NL1、NL2、PL1、PL2、PL3:鎖存電晶體/電晶體
OUT:輸出端子
R:重設訊號
R1、R2、R3、R4:重設電晶體
SE:掃描賦能訊號
SIN:掃描輸入訊號
ta1、ta2、ta3、ta4、ta5、ta6、tb1、tb2、tb3、tb4、tb5、tb6、tc1、tc2、tc3、tc4、tc5、tc6、td1、td2、td3、td4、td5、td6、te1、te2、te3、te4、te5、te6、tf1、tf2、tf3、tf4、tf5、tf6、tg1、tg2、tg3、tg4、tg5、tg6:時間
VDD:電源電壓/電源
藉由參照附圖詳細闡述本發明的示例性實施例，本發明的上述及其他態樣及特徵將變得更加顯而易見，其中：圖1是說明根據本發明實施例的半導體電路的電路圖。
圖2是說明根據本發明實施例的半導體電路的方塊圖。
圖3是說明在圖1所示的第一電路中所含有的第二子電路的電路圖。
圖4至圖7是解釋根據本發明實施例的半導體電路的運作的時序圖。
圖8是說明根據本發明另一實施例的半導體電路的電路圖。
圖9是說明根據本發明又一實施例的半導體電路的電路圖。
圖10及圖11是解釋根據本發明某些實施例的半導體電路的運作的時序圖。
圖12是說明根據本發明又一實施例的半導體電路的電路圖。
圖13是說明根據本發明又一實施例的半導體電路的電路圖。
圖14是解釋根據本發明某些實施例的半導體電路的運作的時序圖。
圖15是含有根據本發明實施例的半導體電路的系統晶片 (system on chip，SOC)系統的方塊圖。
圖16是含有根據本發明實施例的半導體電路的電子系統的方塊圖。
藉由參照以下較佳實施例的詳細說明及附圖，可更易於理解本發明的優點及特徵以及實現本發明的方法。然而，本發明可實施為諸多不同形式，而不應被視為僅限於本文中所述的實施例。確切而言，提供該些實施例是為了使本發明將透徹及完整並向熟習此項技術者充分傳達本發明的概念，且本發明將僅由隨附申請專利範圍所界定。在圖式中，為清晰起見，誇大了各層及各區的厚度。
應理解，當稱一元件或層位於另一元件或層「上」或「連接至」另一元件或層時，該元件或層可直接位於該另一元件或層上或直接連接至該另一元件或層，抑或可存在中間元件或層。相比之下，當稱一元件「直接」位於另一元件或層「上」或「直接連接至」另一元件或層時，則不存在中間元件或層。通篇中相同的編號指代相同的元件。本文中所用的用語「及/或」含有相關列出項中的一或多個項的任意及所有組合。
在本文中，為便於說明，可使用空間相對性用語例如「在…之下(beneath)」、「在…下面(below)」、「下方的(lower)」、「在…之上(above)」、「上方的(upper)」等來闡述圖中所例示的 一個元件或特徵與另一(其他)元件或特徵的關係。應理解，該些空間相對性用語旨在除圖中所繪示的定向以外亦囊括裝置在使用或操作中的不同定向。舉例而言，若圖中的裝置被翻轉，則被闡述為在其他元件或特徵「下面」或「之下」的元件此時將被定向為在其他元件或特徵「之上」。因此，示例性用語「在…下面」可囊括上方及下方兩種定向。所述裝置亦可具有其他定向(旋轉90度或其他定向)，且本文中所使用的空間相對性描述語會相應地進行解釋。
除非在本文中另外指明或明顯與上下文相矛盾，否則在闡述本發明的上下文中(尤其是在隨附申請專利範圍的上下文中)所用的用語「一(a、an)」及「該(the)」以及相似的參考語應被視為涵蓋單數及複數形式二者。除非另外注明，否則用語「包括」、「具有」、「含有」、及「包含」應被視為開放性用語(即，意味著「含有，但不限於」)。
應理解，儘管本文中可使用用語「第一」、「第二」等來闡述各種元件，然而該些元件不應受限於該些用語。該些用語僅用於區分各個元件。因此，舉例而言，在不背離本發明的教示內容的條件下，以下所論述的第一元件、第一組件或第一區段可被稱為第二元件、第二組件或第二區段。
將藉由參照其中示出本發明的較佳實施例的立體圖、剖視圖、及/或平面圖來闡述本發明。因此，可根據製造技術及/或容差來修改示例性圖的輪廓。亦即，本發明的實施例並非旨在限制 本發明的範圍，而是涵蓋可由於製造製程中的變化而造成的所有變化及潤飾。因此，圖中所示的區為示意性形式，且所述區的形狀是以說明性方式簡單地呈現而並非作為限制。
除非另外定義，否則本文中所用的所有技術及科學用語均具有與本發明所屬技術中具有通常知識者所通常理解的意義相同的意義。應注意，除非另有規定，否則任何及所有實例的使用、或本文中所提供的示例性用語的使用僅旨在更佳地闡明本發明而並非為對本發明範圍的限制。進一步，除非另外定義，否則可不對在常用辭典中所定義的所有用語予以過分地解釋。
圖1是說明根據本發明實施例的半導體電路的電路圖。圖2是說明根據本發明實施例的半導體電路的方塊圖。圖3是說明在圖1所示的第一電路中所含有的第二子電路的電路圖。
參照圖1及圖2，根據本發明的實施例的半導體電路含有第一電路100、第二電路200以及鎖存電路300。
第一電路100可基於輸入資料D的邏輯位準、時脈訊號CLK的邏輯位準及節點NET 1的邏輯位準來確定節點NET 2的邏輯位準及節點NET 0的邏輯位準。
第二電路200可基於時脈訊號CLK的邏輯位準、節點NET 2的邏輯位準及節點NET 0的邏輯位準來確定節點NET 1的邏輯位準。
所述鎖存電路可基於時脈訊號CLK的邏輯位準及節點NET 0的邏輯位準來確定輸出端子OUT的邏輯位準。
此時，第一電路100的輸出的一部分可被用作第二電路200的輸入，且第二電路200的輸出的一部分可被用作第一電路100的輸入。第一電路100、第二電路200及鎖存電路300可作為正反器運作。然而，本發明並非僅限於此。
在本發明某些實施例中，第一電路100及第二電路200可含有或-及-反相器(Or-And-Inverter，OAI)結構的閘。然而，本發明並非僅限於此，且以下將提供本發明的詳細說明。
具體而言，第一電路100含有第一子電路110及第二子電路120。
第一子電路110含有：電晶體PE1，被閘控至節點NET 1的邏輯位準的反相值以對節點NET 0進行上拉；電晶體PE2，並聯連接至電晶體PE1且被閘控至時脈訊號CLK的邏輯位準的反相值以對節點NET 0進行上拉；以及電晶體NE1，被閘控至時脈訊號CLK的邏輯位準以對節點NET 0及節點NET 2進行連接。
此時，電晶體NE1可位於節點NET 0與節點NET 2之間，且當導通時，可將節點NET 0的邏輯位準傳輸至節點NET 2。然而，本發明並非僅限於此。
在此實施例中，如所說明的，所述電晶體中的某些電晶體PE1、PE2的一端可連接至電源電壓VDD，但本發明並非僅限於此。且，所述電晶體中的某些電晶體PE1、PE2例如可由PMOS電晶體構成而其餘電晶體NE1例如可由NMOS電晶體構成，但本發明並非僅限於此。
進一步，第一子電路110可更含有：電晶體PE3，被閘控至節點NET 0的邏輯位準的反相值以對節點NET 3進行上拉；以及電晶體NE2，被閘控至節點NET 0的邏輯位準以對節點NET 3進行下拉。此處，電晶體PE3及電晶體NE2可作為反相器(對應於圖2中的G1)運作。因此，節點NET 0及節點NET 3可具有彼此相反的邏輯位準。圖2中的反相器G3及反及閘G2對應於圖1中的電晶體NE1及電晶體PE2。且圖2中的反及閘G6對應於圖1中的電晶體N1、N2及N3。
在此實施例中，如所說明的，電晶體PE3、NE2可串聯連接於電源電壓VDD與接地電壓之間，但本發明並非僅限於此。且，某個電晶體PE3例如可由PMOS電晶體構成，且其餘電晶體NE2例如可由NMOS電晶體構成，但本發明並非僅限於此。
第二子電路120含有：閘G5，執行輸入資料D的邏輯位準及節點NET 3的邏輯位準的或運算；以及閘G4，執行閘G5的輸出的邏輯位準與節點NET 1的邏輯位準的反及運算以將輸出值傳輸至節點NET 2。亦即，第二子電路120可為或-及-反相器電路，所述或-及-反相器電路基於輸入資料D的邏輯位準、節點NET 3的邏輯位準及節點NET 1的邏輯位準將所述輸出值傳輸至節點NET 2。然而，本發明並非僅限於此。傳輸至節點NET 2的輸出值可作為輸入被輸入至第二電路200且可連接至電晶體NE1的一端，但本發明並非僅限於此。
更具體而言，參照圖1及圖3，第二子電路120可含有： 子電晶體PG2，被閘控至節點NET 3的邏輯位準的反相值以提供電源電壓VDD；子電晶體PG3，串聯連接至子電晶體PG2，且被閘控至輸入資料D的邏輯位準的反相值；以及子電晶體PG1，並聯連接至彼此串聯連接的子電晶體PG2及子電晶體PG3，且被閘控至節點NET 1的邏輯位準的反相值以對節點NET 2進行上拉。
進一步，第二子電路120可更含有：子電晶體NG3，被閘控至節點NET 1的邏輯位準以將接地電壓傳輸至節點NET 2；子電晶體NG1，連接於子電晶體NG3與節點NET 2之間且被閘控至輸入資料D的邏輯位準；以及子電晶體NG2，並聯連接至子電晶體NG1且被閘控至節點NET 3的邏輯位準。
此時，當電晶體PG1被導通或當電晶體PG2及電晶體PG3被導通時，節點NET 2可被預充電。亦即，節點NET 2可具有邏輯高位準(在下文中，稱為高位準H)。相比之下，當電晶體NG1或電晶體NG2被導通且同時電晶體NG3被導通時，節點NET 2可被放電。亦即，節點NET 2可具有邏輯低位準(在下文中，稱為低位準L)。
此處，高位準H意味著參考位準或高於參考位準的邏輯位準，且低位準L可意味著參考位準或低於參考位準的邏輯位準。舉例而言，高位準H意味著具有高於所述邏輯位準的50%的值的情形，且低位準L可意味著具有低於邏輯位準的50%的值的情形。然而，本發明並非僅限於此，且所述參考位準的大小可作出各種變化。在下文中，半導體電路的邏輯位準將基於此而被闡 述為高位準H及低位準L。
在此實施例中，如所說明的，電晶體PG1、PG2、PG3、NG1、NG2、NG3可串聯或並聯連接於電源電壓VDD與接地電壓之間，但本發明並非僅限於此。且，所述電晶體中的某些電晶體PG1、PG2、PG3例如可由PMOS電晶體構成，且其餘電晶體NG1、NG2、NG3例如可由NMOS電晶體構成，但本發明並非僅限於此。
進一步，在此實施例中，第二子電路120的配置是如圖3中所示利用電晶體PG1、PG2、PG3及電晶體NG1、NG2、NG3進行配置，但本發明並非僅限於此配置。只要電路執行輸入資料D的邏輯位準及節點NET 3的邏輯位準的或運算、且執行或運算的輸出的邏輯位準與節點NET 1的邏輯位準的反及運算以將輸出值傳輸至節點NET 2，則電路的詳細配置可根據需要作出各種修改。
第二電路200可含有：電晶體P1，被閘控至時脈訊號CLK的邏輯位準的反相值以對節點NET 1進行上拉；電晶體P2，並聯連接至電晶體P1且被閘控至節點NET 0的邏輯位準的反相值以對節點NET 1進行上拉；電晶體N1，被閘控至節點NET 0的邏輯位準以傳輸節點NET 1的邏輯位準；電晶體N2，串聯連接至電晶體N1且被閘控至節點NET 2的邏輯位準；以及電晶體N3，串聯連接至電晶體N2且被閘控至時脈訊號CLK的邏輯位準以傳輸所述接地電壓。
此時，當電晶體P1被導通或電晶體P2被導通時，節點NET 1可被預充電。亦即，節點NET 1可具有邏輯高位準(邏輯 值‘1’)。相比之下，當電晶體N1至N3皆被導通時，節點NET 1可被預充電。亦即，節點NET 2可具有邏輯低位準(邏輯值‘0’)。
舉例而言，當時脈訊號CLK的邏輯位準為低位準L或節點NET 0的邏輯位準為低位準L時，節點NET 1可被預充電。同時，當時脈訊號CLK的邏輯位準為高位準H、節點NET 0的邏輯位準為高位準H且節點NET 2的邏輯位準為高位準H時，節點NET 1可被放電。然而，本發明並非僅限於此。
在此實施例中，如所說明的，電晶體P1、P2、N1、N2、N3可串聯或並聯連接於電源電壓VDD與接地電壓之間，但本發明並非僅限於此。且，所述電晶體中的某些電晶體P1、P2例如由PMOS電晶體構成，且其餘電晶體N1、N2、N3例如可由NMOS電晶體構成，但本發明並非僅限於此，且以下將闡述第二電路200的某些其他實施例。
鎖存電路300含有：鎖存電晶體PL1，被閘控至節點NET 0的邏輯位準的反相值以對節點NET 4進行上拉；鎖存電晶體PL2，在一端連接至電源VDD，且被閘控至節點NET 4的邏輯位準；鎖存電晶體PL3，在一端串聯連接至鎖存電晶體PL2，在另一端連接至節點NET 4，且被閘控至時脈訊號CLK的邏輯位準的反相值；以及反相器I1，對節點NET 4的邏輯位準進行反相並將反相後的邏輯位準傳輸至輸出端子OUT。
進一步，鎖存電路300可更含有：鎖存電晶體NL1，連 接於節點NET 3與節點NET 4之間，且被閘控至時脈訊號CLK的邏輯位準；以及鎖存電晶體NL2，並聯連接至鎖存電晶體NL1，且被閘控至節點NET 4的邏輯位準的由反相器I2進行反相的反相值。
在此實施例中，如所說明的，電晶體PL1、PL2、PL3、NL1、NL2可串聯或並聯連接於電源電壓VDD與節點NET 3之間，但本發明並非僅限於此。且，所述電晶體中的某些電晶體PL1、PL2、PL3例如由PMOS電晶體構成，且其餘電晶體NL1、NL2例如可由NMOS電晶體構成，但本發明並非僅限於此。
進一步，在此實施例中，鎖存電路300的配置是如圖1中所示利用電晶體PL1、PL2、PL3及電晶體NL1、NL2來進行配置，但本發明並非僅限於此種配置，且只要電路被配置成每次時脈訊號CLK上升時(例如，正沿)節點NET 0的邏輯位準均被傳輸至輸出端子OUT、且在其中時脈訊號CLK不上升的區段中電路值被維持於輸出端子OUT中，則可根據需要對電路的詳細配置作出各種修改。
本發明被配置成使第一電路100用於所述正反器的運作，在第二子電路120中所含有的電晶體中的某些電晶體是藉由直接將第二子電路120的節點NET 2(其充當第一電路100中所含有的輸出端子)連接至第一子電路110來共享，且放電路徑被整合。
因此，在根據本發明某些實施例的半導體電路中，所使 用的電晶體的數目可減少，且形成所述電路所需的面積可減小。因此，半導體電路的製造成本降低，且使用面積的效率可提高。此外，在維持所述正反器的效能的同時達成低功率消耗成為可能。
圖4至圖7是解釋根據本發明實施例的半導體電路的運作的時序圖。
在根據本發明實施例的半導體電路中，每次時脈訊號CLK上升時，輸入資料D的邏輯位準的反相值均可被傳輸至輸出端子OUT。亦即，輸出端子OUT的邏輯位準可在時脈訊號CLK的正沿處變化。在時脈訊號CLK的除正沿以外的區段中，輸出端子OUT的邏輯位準的值可維持不變。因此，當時脈訊號CLK處於高位準H時，輸出端子OUT的邏輯位準可具有與輸入資料D的邏輯位準相反的值。然而，本發明並非僅限於此。
圖4是基於其中輸入資料D的邏輯位準為低位準L的情形來解釋所述半導體電路的運作的時序圖。
具體而言，將參照圖1及圖4闡述在時間ta1處的電路的運作。輸入資料D的邏輯位準為低位準L，且時脈訊號CLK的邏輯位準為低位準L。
在第一子電路110中，由於時脈訊號CLK的邏輯位準為低位準L，因此被閘控至時脈訊號CLK的邏輯位準的反相值的電晶體PE2被導通以對節點NET 0進行預充電。此時，節點NET 0的邏輯位準可處於高位準H。
因此，被閘控至節點NET 0的邏輯位準的電晶體NE2被 導通以對節點NET 3進行放電。此時，節點NET 3的邏輯位準可變成低位準L。
在第二電路200中，由於時脈訊號CLK的邏輯位準為低位準L，因此，被閘控至時脈訊號CLK的邏輯位準的反相值的電晶體P1被導通以對節點NET 1進行預充電。此時，節點NET 1的邏輯位準可變成高位準H。
在第二子電路120中，閘G5執行輸入資料D的邏輯位準(低位準L)及節點NET 3的邏輯位準(低位準L)的或運算，且將低位準L傳輸至閘G4。
閘G4執行閘G5的輸出的邏輯位準(低位準L)及節點NET 1的邏輯位準(高位準H)的反及運算，且將輸出值(高位準H)傳輸至節點NET 2。
亦即，在其中時脈訊號CLK的邏輯位準為低位準的狀態中，節點NET 0及節點NET 1二者均被預充電，且節點NET 3被放電。節點NET 2的值變成高位準H。鎖存電路300的節點NET 4被預充電，且輸出端子OUT的邏輯位準被維持於低位準L。
隨後，在時間ta2處，時脈訊號CLK的邏輯位準自低位準L上升至高位準H。因此，電晶體NE1被導通，且節點NET 2的邏輯位準可被傳輸至節點NET 0。亦即，換言之，節點NET 2的邏輯位準與節點NET 0的邏輯位準可為相同的。
因此，當第二電路200的電晶體P1被關斷且電晶體N1、N2、N3被導通時，節點NET 1可被放電。亦即，當時脈訊號CLK 的邏輯位準為高位準H時，節點NET 1被放電，且節點NET 1可具有低位準L。
在鎖存電路300中，當時脈訊號CLK的邏輯位準變成高位準H時，電晶體NL1被導通，且節點NET3的邏輯位準(低位準L)被傳輸至節點NET 4。因此，輸出端子OUT的邏輯位準被確定為高位準H，所述高位準H是節點NET 4的邏輯位準的反相值。
隨後，在時間ta3處，時脈訊號CLK的邏輯位準自高位準H轉換為低位準L。因此，節點NET 1再次被預充電。然而，無論節點NET 1的預充電如何，節點NET 0的恆定值均被維持不變，且輸出端子OUT的邏輯位準維持相同的值。
隨後，由於在時間ta4處的訊號未變化，因此恆定值被維持不變，且每一節點可具有與時間ta1相同的值。
隨後，半導體電路可在時間ta5處以與時間ta2中相同的方式運作，且半導體電路可在時間ta6處以與時間ta3中相同的方式運作。
因此，在本發明的半導體電路中，每次時脈訊號CLK上升時(例如，當自低位準L變化為高位準H時)，節點NET 2的邏輯位準變成與節點NET 0的邏輯位準相同，且節點NET 0的邏輯位準可被傳輸至輸出端子OUT。進一步，在其中時脈訊號CLK不上升的區段中，輸出端子OUT的值可被維持不變。
此外，輸入資料D的邏輯位準具有不同於節點NET 2的 邏輯位準的值。在其中時脈訊號CLK處於高位準H的區段中，節點NET 1的邏輯位準具有不同於節點NET 0的邏輯位準的值。然而，本發明並非僅限於此。
圖5是基於其中輸入資料D的邏輯位準為高位準H的情形來解釋所述半導體電路的運作的時序圖。為便於闡述起見，將不再對與參照圖4所闡述的內容相同的內容予以贅述，且將主要闡述其之間的差異。
參照圖1及圖5，在時間tb1處，輸入資料D的邏輯位準為高位準H，且時脈訊號CLK的邏輯位準為低位準L。
在第一子電路110中，由於時脈訊號CLK的邏輯位準為低位準L，因此被閘控至時脈訊號CLK的邏輯位準的反相值的電晶體PE2被導通以對節點NET 0進行預充電。相似地，被閘控至時脈訊號CLK的邏輯位準的反相值的電晶體P1被導通以對節點NET 1進行預充電。此時，節點NET 0的邏輯位準及節點NET 1的邏輯位準可全部變成高位準H。
因此，被閘控至節點NET 0的邏輯位準的電晶體NE2被導通以對節點NET 3進行放電。此時，節點NET 3的邏輯位準可變成低位準L。
此時，在第二子電路120中，閘G5執行輸入資料D的邏輯位準(高位準H)及節點NET 3的邏輯位準(低位準L)的或運算且將高位準H傳輸至閘G4。閘G4執行閘G5的輸出的邏輯位準(高位準H)及節點NET 1的邏輯位準(高位準H)的反 及運算，且將輸出值(低位準L)傳輸至節點NET 2。
亦即，當輸入資料D的邏輯位準為高位準H時，節點NET 2的邏輯位準具有與節點NET 1的邏輯位準相反的值。
隨後，在時間tb2處，時脈訊號CLK的邏輯位準自低位準L上升至高位準H。因此，電晶體NE1被導通，且節點NET 2的邏輯位準(低位準L)可被傳輸至節點NET 0。
此時，在第二子電路120中，被閘控至輸入資料D的邏輯位準的電晶體NG1及被閘控至節點NET 1的電晶體NG3被導通，且節點NET 2可被放電。
因此，節點NET 0的邏輯位準是由第二子電路120進行放電且可變成低位準L。節點NET 1可藉由電晶體P1的導通而被維持為高位準H。
在鎖存電路300中，當時脈訊號CLK的邏輯位準變成高位準H時，電晶體NL1被導通，且節點NET 3的邏輯位準(高位準H)被傳輸至節點NET 4。因此，輸出端子OUT的邏輯位準被確定為低位準L，所述低位準L是節點NET 4的邏輯位準的反相值。
隨後，在時間tb3處，時脈訊號CLK的邏輯位準自高位準H轉換為低位準L。因此，電晶體PE2被導通、電晶體NE1被關斷、且節點NET 0再次被預充電。輸出端子OUT的邏輯位準被維持為相同的值。
隨後，由於在時間tb4處訊號未發生變化，因此會維持恆 定值，且每一節點可具有與時間tb1時相同的值。
隨後，半導體電路可在時間tb5處以與時間tb2時相同的方式運作，且半導體電路可在時間tb6處以與時間tb3時相同的方式運作。
圖6是基於其中輸入資料D的邏輯位準自低位準L上升至高位準H的情形來解釋所述半導體電路的運作的時序圖。為便於解釋起見，在下文中，不再對與上述內容相同的內容予以闡述，且將主要闡述其之間的差異。
參照圖1及圖6，在時間tc1、tc2、tc3處的半導體電路的運作可實質上相同於參照圖4所闡述的在時間ta1、ta2、ta3處的運作。
亦即，在時間tc2處，時脈訊號CLK的邏輯位準自低位準L上升至高位準H。電晶體NE1被導通，節點NET 2的邏輯位準可被傳輸至節點NET 0。亦即，換言之，節點NET 2的邏輯位準及節點NET 0的邏輯位準變成彼此相同。
因此，當第二電路200的電晶體P1被關斷且電晶體N1、N2、N3被導通時，節點NET 1可被放電。亦即，在時脈訊號CLK的邏輯位準為高位準H的同時，節點NET 1被放電，且節點NET 1可具有低位準L。
在鎖存電路300中，當時脈訊號CLK的邏輯位準變成高位準H時，電晶體NL1被導通，且節點NET 3的邏輯位準(低位準L)被傳輸至節點NET 4。因此，輸出端子OUT的邏輯位準被 確定為高位準H，所述高位準H是節點NET 4的邏輯位準的反相值。
隨後，在時間tc3處，時脈訊號CLK的邏輯位準自高位準H轉換為低位準L。因此，電晶體P1被導通，電晶體N3被關斷，且節點NET 1再次被預充電。
然而，在時間tc4處，輸入資料D的邏輯位準可自低位準L轉換為高位準H。
此時，被閘控至節點NET 0的邏輯位準的電晶體NE2被導通以對節點NET 3進行放電。此時，節點NET 3的邏輯位準變成低位準L。
此時，在第二子電路120中，閘G5執行輸入資料D的邏輯位準(高位準H)及節點NET 3的邏輯位準(低位準L)的或運算，且將高位準H傳輸至閘G4。閘G4執行閘G5的輸出的邏輯位準(高位準H)及節點NET 1的邏輯位準(高位準H)的反及運算，且將輸出值(低位準L)傳輸至節點NET 2。亦即，當輸入資料D的邏輯位準被轉換為高位準H時，節點NET 2的邏輯位準被轉換為低位準L。然而，由於時脈訊號CLK的邏輯位準未變化，因此節點NET 2的邏輯位準不會被傳輸至輸出端子OUT。
隨後，在時間tc5處，當時脈訊號CLK的邏輯位準自低位準L上升至高位準H時，電晶體NE1被導通，且節點NET 2的邏輯位準(低位準L)可被傳輸至節點NET 0。
此時，在第二子電路120中，被閘控至輸入資料D的邏 輯位準的電晶體NG1及被閘控至節點NET 1的電晶體NG3被導通，且節點NET 2可被放電。
因此，節點NET 0的邏輯位準被第二子電路120放電且可變成低位準L。節點NET 1可藉由電晶體P1的導通而被維持為高位準H。
在鎖存電路300中，當時脈訊號CLK的邏輯位準變成高位準H時，電晶體NL1被導通，且節點NET 3的邏輯位準(高位準H)被傳輸至節點NET 4。因此，輸出端子OUT的邏輯位準被確定為低位準L，所述低位準L是節點NET 4的邏輯位準的反相值。
隨後，在時間tc6處，時脈訊號CLK的邏輯位準自高位準H轉換為低位準L。因此，電晶體PE1被導通、電晶體NE1被關斷、且節點NET 0再次被預充電。輸出端子OUT的邏輯位準被維持為相同的值。
圖7是基於其中輸入資料D的邏輯位準自高位準H轉換為低位準L的情形來解釋所述半導體電路的運作的時序圖。為便於解釋起見，在下文中，將不再對與上述內容相同的內容予以闡述，且將主要闡述其之間的差異。
參照圖1及圖7，在時間td1、td2、td3處半導體電路的運作實質上相同於參照圖5所闡述的在時間tb1、tb2、tb3處的運作。
亦即，在時間td2處，當時脈訊號CLK的邏輯位準自低 位準L上升至高位準H時，電晶體NE1被導通，且節點NET 2的邏輯位準(低位準L)可被傳輸至節點NET 0。
此時，在第二子電路120中，被閘控至輸入資料D的邏輯位準的電晶體NG1及被閘控至節點NET 1的電晶體NG3被導通，且節點NET 2可被放電。
因此，節點NET 0的邏輯位準被第二子電路120放電且可變成低位準L。節點NET 1可藉由電晶體P1的導通而被維持為高位準H。
在鎖存電路300中，當時脈訊號CLK的邏輯位準變成高位準H時，電晶體NL1被導通，且節點NET 3的邏輯位準(高位準H)被傳輸至節點NET 4。因此，輸出端子OUT的邏輯位準被確定為低位準L，所述低位準L是節點NET 4的邏輯位準的反相值。
隨後，在時間td3處，時脈訊號CLK的邏輯位準自高位準H轉換為低位準L。因此，電晶體PE1被導通，電晶體NE1被關斷，且節點NET 0再次被預充電。輸出端子OUT的邏輯位準被維持為相同的值。
然而，在時間td4處，輸入資料D的邏輯位準可自高位準H轉換為低位準L。
被閘控至節點NET 0的邏輯位準的電晶體NE2被導通以對節點NET 3進行放電。此時，節點NET 3的邏輯位準變成低位準L。
接下來，在第二子電路120中，閘G5執行輸入資料D的邏輯位準(低位準L)及節點NET 3的邏輯位準(低位準L)的或運算且將低位準L傳輸至閘G4。閘G4執行閘G5的輸出的邏輯位準(低位準L)及節點NET 1的邏輯位準(高位準H)的反及運算，且將輸出值(高位準H)傳輸至節點NET 2。亦即，當輸入資料D的邏輯位準被轉換為低位準L時，節點NET 2的邏輯位準被轉換為高位準H。然而，由於時脈訊號CLK的邏輯位準未變化，因此節點NET 2的邏輯位準不會被傳輸至輸出端子OUT。
隨後，在時間td5處，時脈訊號CLK的邏輯位準自低位準L上升至高位準H。電晶體NE1被導通，且節點NET 2的邏輯位準可被傳輸至節點NET 0。亦即，換言之，節點NET 2的邏輯位準及節點NET 0的邏輯位準變成彼此相同。
因此，當第二電路200的電晶體P1被關斷且電晶體N1、N2、N3被導通時，節點NET 1可被放電。亦即，在時脈訊號CLK的邏輯位準為高位準H的同時，節點NET 1被放電，且節點NET 1可具有低位準L。
在鎖存電路300中，當時脈訊號CLK的邏輯位準變成高位準H時，電晶體NL1被導通，且節點NET 3的邏輯位準(低位準L)被傳輸至節點NET 4。因此，輸出端子OUT的邏輯位準被確定為高位準H，所述高位準H是節點NET 4的邏輯位準的反相值。
隨後，在時間td6處，時脈訊號CLK的邏輯位準自高位 準H轉換為低位準L。因此，電晶體P1被導通，電晶體N1被關斷，且節點NET 1再次被預充電。
圖8是說明根據本發明另一實施例的半導體電路的電路圖。為便於解釋起見，在下文中，不再對與上述內容相同的內容予以闡述，且將主要闡述其之間的差異。
參照圖8，根據本發明另一實施例的半導體電路含有第一電路100、第二電路210及鎖存電路300。第一電路100含有第一子電路110及第二子電路122。根據本發明另一實施例的半導體電路可含有與以上參照圖1至圖3所闡述的半導體電路實質上相同的結構。
然而，在根據本發明另一實施例的半導體電路中，第二子電路122及第二電路210更包括掃描賦能訊號SE及掃描輸入訊號SIN所額外地輸入至的電晶體。
具體而言，第二子電路122可含有閘G5及閘G4。閘G5可執行輸入資料D的邏輯位準、節點NET 3的邏輯位準、及掃描賦能訊號SE的邏輯位準的或運算。閘G4執行閘G5的輸出的邏輯位準及節點NET 1的邏輯位準的反及運算，且可將輸出值傳輸至節點NET 2。
第二電路210可含有：電晶體P3，串聯連接至電晶體P1，且被閘控至掃描賦能訊號SE的邏輯位準的反相值；以及電晶體P4，並聯連接至電晶體P3，且被閘控至掃描輸入訊號SIN的邏輯位準的反相值。
此外，第二電路210可更含有：電晶體N4，連接至電晶體N1的一端M1且被閘控至掃描賦能訊號SE的邏輯位準；以及電晶體N5，串聯連接至電晶體N4，且被閘控至掃描輸入訊號SIN的邏輯位準。
圖9是說明根據本發明又一實施例的半導體電路的電路圖。為便於解釋起見，在下文中，將不再對與以上參照圖8所闡述的內容相同的內容予以闡述，且將主要闡述其之間的差異。
參照圖9，根據本發明又一實施例的半導體電路含有第一電路100、第二電路220及鎖存電路300。第一電路100含有第一子電路110及第二子電路122。根據本發明又一實施例的半導體電路可含有與以上參照圖8所闡述的半導體電路實質上相同的結構。
然而，根據本發明又一實施例的半導體電路的第二電路220可含有電晶體N6而並非電晶體N1。
具體而言，第二電路220可更含有：電晶體N6，在一端連接至節點NET 1且被閘控至節點NET 0的邏輯位準；電晶體N4，串聯連接至電晶體N6，且被閘控至掃描賦能訊號SE的邏輯位準；以及電晶體N5，串聯連接至電晶體N4，且被閘控至掃描輸入訊號SIN的邏輯位準。
參照圖8及圖9所闡述的根據本發明某些實施例的半導體電路被配置成使第一電路100被用於所述正反器的運作，且藉由直接將充當第一電路100中所含有的第二子電路122的輸出端子的節點NET 2連接至第一子電路110來共享在第二子電路120 中所含有的某些電晶體，且放電路徑被整合。因此，在根據本發明某些實施例的半導體電路中，所使用的電晶體的數目減少，且形成所述電路所需的面積可減小。因此，半導體電路的製造成本降低，且使用面積的效率可提高。此外，在維持所述正反器的效能的同時達成低功率消耗成為可能。
圖10及圖11是解釋根據本發明某些實施例的半導體電路的運作的時序圖。在下文中，不再對與上述實施例中相同的內容予以闡述，且將主要闡述其之間的差異。
當掃描賦能訊號SE未被啟用時(低位準L)，根據本發明某些實施例的半導體電路可以與參照圖4至圖7所闡述的半導體電路實質上相同的方式運作。
然而，當掃描賦能訊號SE被啟用時(高位準H)，在半導體電路中，輸出端子OUT的邏輯位準可由掃描輸入訊號SIN來改變而並非由輸入資料D來改變。
圖10是基於其中掃描輸入訊號SIN的邏輯位準為高位準H的情形來解釋所述半導體電路的運作的時序圖。
具體而言，參照圖10，在時間te1、te2、te3的情形中，所述半導體電路的運作可實質上相同於參照圖5所闡述的在時間tb1、tb2、tb3處的半導體電路的運作。
然而，在時間te4處，掃描賦能訊號SE的邏輯位準為高位準H。此時，當電晶體P1、P4均被導通時，節點NET 1可被預充電。亦即，僅當掃描輸入訊號SIN的邏輯位準及時脈訊號CLK 的邏輯位準均為低位準L時，節點NET 1被預充電。
亦即，當掃描賦能訊號SE的邏輯位準為高位準H時，當掃描輸入訊號SIN的邏輯位準及時脈訊號CLK的邏輯位準均為低位準L時，節點NET 1被預充電。此外，當掃描賦能訊號SE的邏輯位準為低位準L時，無論掃描輸入訊號SIN的邏輯位準如何，當時脈訊號CLK的邏輯位準為低位準L時，節點NET 1均被預充電。
在第二子電路122中，由於閘G5執行掃描賦能訊號SE的邏輯位準(高位準H)、輸入資料D的邏輯位準及節點NET 3的邏輯位準的或運算，因此閘G5將高位準H傳輸至閘G4。閘G4執行閘G5的輸出的邏輯位準(高位準H)、以及節點NET 1的邏輯位準的反及運算，且將輸出值傳輸至節點NET 2。亦即，節點NET 2的邏輯位準變成與節點NET 1的邏輯位準相反。
當由掃描輸入訊號SIN的邏輯位準的反相值閘控的電晶體P4未被啟用時，節點NET 1不被預充電，且當電晶體N1、N4、N5被導通時，節點NET 1被放電。因此，節點NET 1具有為低位準L的邏輯位準，且節點NET 2具有為高位準H的邏輯位準。然而，由於時脈訊號CLK的邏輯位準未變化，因此節點NET 2的邏輯位準不被傳輸至輸出端子OUT。
隨後，在時間te5處，當時脈訊號CLK的邏輯位準自低位準L上升至高位準H時，電晶體NE1被導通，節點NET 2的邏輯位準(高位準H)可被傳輸至節點NET 0。此外，節點NET 3 的邏輯位準變成低位準L，所述低位準L是節點NET 0的邏輯位準的反相值。
在鎖存電路300中，當時脈訊號CLK的邏輯位準變成高位準H時，電晶體NL1被導通，節點NET 3的邏輯位準(低位準L)被傳輸至節點NET 4。因此，輸出端子OUT的邏輯位準被確定為高位準H，所述高位準H是節點NET 4的邏輯位準的反相值。
隨後，在時間te6處，時脈訊號CLK的邏輯位準自高位準H轉換為低位準L。此時，輸出端子OUT的邏輯位準被維持為相同的值。
圖11是基於其中掃描輸入訊號SIN的邏輯位準為低位準L的情形來解釋所述半導體電路的運作的時序圖。
具體而言，參照圖11，在時間tf1、tf2、tf3的情形中，所述半導體電路的運作可實質上相同於參照圖4所闡述的所述半導體電路在時間ta1、ta2、ta3處的運作。
然而，在時間tf4處，掃描賦能訊號SE的邏輯位準為高位準H。此時，當電晶體P1及P4被導通時，節點NET 1可被預充電。
在第二子電路122中，由於閘G5執行掃描賦能訊號SE的邏輯位準(高位準H)、輸入資料D的邏輯位準及節點NET 3的邏輯位準的或運算，因此閘G5將高位準H傳輸至閘G4。閘G4執行閘G5的輸出的邏輯位準(高位準H)及節點NET 1的邏輯位準的反及運算，且將輸出值傳輸至節點NET 2。亦即，節點NET 2 的邏輯位準變成與節點NET 1的邏輯位準相反。
當由時脈訊號CLK的邏輯位準的反相值閘控的電晶體P1被啟用時，節點NET 1被預充電。因此，節點NET 1具有為高位準H的邏輯位準，且節點NET 2具有為低位準L的邏輯位準。然而，由於時脈訊號CLK的邏輯位準未變化，因此節點NET 2的邏輯位準不會被傳輸至輸出端子OUT。
隨後，在時間tf5處，當時脈訊號CLK的邏輯位準自低位準L上升至高位準H時，電晶體NE1被導通，且節點NET 2的邏輯位準(低位準L)可被傳輸至節點NET 0。此外，節點NET 3的邏輯位準變成高位準H，所述高位準H是節點NET 0的邏輯位準的反相值。
在鎖存電路300中，當時脈訊號CLK的邏輯位準變成高位準H時，電晶體NL1被導通，且節點NET 3的邏輯位準(高位準H)被傳輸至節點NET 4。因此，輸出端子OUT的邏輯位準被確定為低位準L，所述低位準L是節點NET 4的邏輯位準的反相值。
隨後，在時間tf6處，時脈訊號CLK的邏輯位準自高位準H轉換為低位準L。此時，輸出端子OUT的邏輯位準被維持為相同的值。
因此，在本發明的另一半導體電路中，每次時脈訊號CLK上升時(例如，當自低位準L變化為高位準H時)，節點NET 2的邏輯位準均變成與節點NET 0的邏輯位準相同，且節點NET 0 的邏輯位準可被傳輸至輸出端子OUT。進一步，在其中時脈訊號CLK不上升的區段中，輸出端子OUT的值可被維持不變。
然而，當掃描賦能訊號SE被啟用時，半導體電路可以測試模式來運作以進行掃描操作，且輸出端子OUT的輸出值可基於掃描輸入訊號SIN而非基於輸入資料D而變化。舉例而言，當掃描輸入訊號SIN處於低位準L時，在時脈訊號CLK的正沿處，輸出端子OUT的邏輯位準可自高位準H轉換為低位準L。然而，本發明並非僅限於此，且當掃描輸入訊號SIN處於低位準L時，在時脈訊號CLK的正沿處，輸出端子OUT的邏輯位準可自低位準L轉換為高位準H。
圖12是說明根據本發明又一實施例的半導體電路的電路圖。為便於解釋起見，在下文中，不再對與以上參照圖8所闡述的內容相同的內容予以闡述，且將主要闡述其之間的差異。
參照圖12，根據本發明又一實施例的半導體電路含有第一電路100、第二電路230及鎖存電路310。第一電路100含有第一子電路110及第二子電路122。根據本發明又一實施例的半導體電路可含有與以上參照圖8所闡述的半導體電路實質上相同的結構。
然而，在根據本發明又一實施例的半導體電路中，第二電路230及鎖存電路310更含有重設訊號R所額外輸入至的電晶體。
具體而言，第二電路230可更含有：重設電晶體R1，連 接於電晶體P1與節點NET 1之間且被閘控至重設訊號R的邏輯位準的反相值；以及重設電晶體R2，連接於節點NET 1與地之間且被閘控至重設訊號R的邏輯位準。
進一步，鎖存電路310可更含有：重設電晶體R3，連接於電源VDD與鎖存電晶體PL2之間且被閘控至重設訊號R的邏輯位準的反相值；以及重設電晶體R4，並聯連接至鎖存電晶體NL1且被閘控至重設訊號R的邏輯位準以對節點NET 4進行放電。
圖13是說明根據本發明又一實施例的半導體電路的電路圖。為便於解釋起見，在下文中，不再對與以上參照圖9所闡述的內容相同的內容予以闡述，且將主要闡述其之間的差異。
參照圖13，根據本發明又一實施例的半導體電路含有第一電路100、第二電路240及鎖存電路310。根據本發明又一實施例的半導體電路可含有與參照圖9所闡述的半導體電路實質上相同的結構。
然而，在根據本發明又一實施例的半導體電路中，第二電路230及鎖存電路310更含有重設訊號R所額外輸入至的電晶體。
具體而言，第二電路240可更含有：重設電晶體R1，連接於電晶體P1與節點NET 1之間且被閘控至重設訊號R的邏輯位準的反相值；以及重設電晶體R2，連接於節點NET 1與地之間且被閘控至重設訊號R的邏輯位準。
進一步，鎖存電路310可更含有：重設電晶體R3，連接 於電源VDD與鎖存電晶體PL2之間且被閘控至重設訊號R的邏輯位準的反相值；以及重設電晶體R4，並聯連接至鎖存電晶體NL1且被閘控至重設訊號R的邏輯位準以對節點NET 4進行放電。
圖14是解釋根據本發明某些實施例的半導體電路的運作的時序圖。在下文中，不再對與上述實施例相同的內容予以闡述，且將主要闡述其之間的差異。
當重設訊號R未被啟用時(低位準L)，根據本發明某些實施例的半導體電路可以實質上相同於以上參照圖4至圖7所闡述的半導體電路的方式運作。
然而，當重設訊號R被啟用時(高位準H)，半導體電路的輸出端子OUT的邏輯位準可立即變成高位準H，而無論時脈訊號CLK是否上升。
圖14是基於其中輸入資料D的邏輯位準為高位準H的情形來解釋所述半導體電路的運作的時序圖。然而，本發明並非僅限於此。
具體而言，參照圖14，在時間tg1、tg2、tg3的情形中，所述半導體電路的運作可實質上相同於參照圖5所闡述的在時間tb1、tb2、tb3處的半導體電路的運作。
然而，在時間tg4處，重設訊號R的邏輯位準為高位準H。此時，藉由重設電晶體R2的導通而對節點NET 1進行放電。
在第二子電路122中，由於閘G5執行掃描賦能訊號SE的邏輯位準、輸入資料D的邏輯位準(高位準H)及節點NET 3 的邏輯位準的或運算，因此閘G5將高位準H傳輸至閘G4。閘G4執行閘G5的輸出的邏輯位準(高位準H)及節點NET 1的邏輯位準的反及運算，且將輸出值傳輸至節點NET 2。亦即，節點NET 2的邏輯位準變成與節點NET 1的邏輯位準相反。
當重設訊號R被啟用時，節點NET 1被放電。因此，節點NET 1具有為低位準L的邏輯位準，且節點NET 2具有為高位準H的邏輯位準。
節點NET 0是由被閘控至節點NET 1的邏輯位準(低位準L)的電晶體PE1來進行預充電。因此，節點NET 3的邏輯位準具有低位準L。
在鎖存電路310中，當重設訊號R的邏輯位準變成高位準H時，重設電晶體R4被導通，且節點NET 3的邏輯位準(低位準L)被傳輸至節點NET 4。因此，輸出端子OUT的邏輯位準被確定為高位準H，所述高位準H是節點NET 4的邏輯位準的反相值。
隨後，在時間tg5及時間tg6處，由於重設訊號R的邏輯位準被維持為高位準H，因此輸出端子OUT的邏輯位準被維持為高位準H，而無論時脈訊號CLK的邏輯位準如何。
圖15是含有根據本發明實施例的半導體電路的系統晶片系統的方塊圖。
參照圖15，系統晶片系統1000含有應用處理器1001及動態隨機存取記憶體(dynamic random access memory，DRAM)1060。
應用處理器1001可含有中央處理單元(central processing unit)1010、多媒體系統(multimedia system)1020、匯流排1030、記憶體系統(memory system)1040及周邊電路1050。
中央處理單元1010可執行驅動系統晶片系統1000所需的操作。在本發明的某些實施例中，中央處理單元1010可由含有多個芯的多芯環境構成。
多媒體系統1020可用於執行系統晶片系統1000中的各種多媒體功能。多媒體系統1020可包括3D引擎模組(3D engine module)、視訊編解碼器(video codec)、顯示系統、相機系統、後處理機(post-processor)等。
匯流排1030可用於中央處理單元1010、多媒體系統1020、記憶體系統1040及周邊電路1050之間的資料通訊。在本發明的某些實施例中，匯流排1030可具有多層結構。具體而言，匯流排1030可為但不限於多層進階高效能匯流排(advanced high-performance bus，AHB)或多層進階可擴展介面(advanced extensible interface，AXI)。
記憶體系統1040可提供使應用處理器1001連接至外部記憶體(例如，動態隨機存取記憶體1060)並高速運作所需的環境。在本發明的某些實施例中，記憶體系統1040可含有控制所述外部記憶體(例如，動態隨機存取記憶體1060)所需的單獨的控制器(例如，動態隨機存取記憶體控制器)。
周邊電路1050可提供使系統晶片系統1000平滑地連接 至外部裝置(例如，主板)所需的環境。因此，周邊電路1050可含有使連接至系統晶片系統1000的外部裝置能夠與系統晶片系統1000相容的各種介面。
動態隨機存取記憶體1060可起到應用處理器1001的運作所需的運作記憶體的功能。在本發明的某些實施例中，動態隨機存取記憶體1060可安置於所說明的應用處理器1001之外。具體而言，動態隨機存取記憶體1060可以堆疊式封裝(package on package，PoP)的形式與應用處理器1001封裝於一起。
系統晶片系統1000可含有根據本發明上述實施例的半導體電路中的至少一者。
進一步，上述系統晶片系統1000可被應用於個人數位助理(personal digital assistant，PDA)、可攜式電腦、網路平板(web tablet)、無線電話、行動電話、數位音樂播放器、記憶體卡或能夠在無線環境中傳輸或接收資訊的所有類型的電子產品中。
圖16是說明含有根據本發明實施例的半導體電路的電子系統的方塊圖。
參照圖16，根據本發明實施例的電子系統1100可含有控制器1110、輸入/輸出(I/O)裝置1120、記憶體裝置1130、介面1140及匯流排1150。控制器1110、輸入/輸出裝置1120、記憶體裝置1130及/或介面1140可藉由匯流排1150連接至彼此。匯流排1150對應於資料移動所經由的路徑。
控制器1110可含有微處理器、數位訊號處理器、微控制 器及能夠執行與該些元件相似的功能的邏輯裝置中的至少一者。輸入/輸出裝置1120可含有小鍵盤、鍵盤、及顯示裝置。記憶體裝置1130可儲存資料及/或命令。介面1140可用於將資料傳輸至通訊網路或自通訊網路接收資料。介面1140可為有線介面或無線介面。舉例而言，介面1140可含有天線(antenna)或者有線收發器或無線收發器。
儘管圖中未示出，然而電子系統1100可具有用於改良控制器1110的運作的運作記憶體，且可更含有高速動態隨機存取記憶體或高速靜態隨機存取記憶體。
電子系統1100可應用於個人數位助理(PDA)、可攜式電腦、網路平板、無線電話、行動電話、數位音樂播放器及記憶體卡或能夠在無線環境中傳輸或接收資訊的所有類型的電子產品中。
可採用根據本發明實施例的半導體系統中的至少一者作為電子系統1100的組件中的至少一者。
按照所述領域中的傳統，可以施行一或多個所述功能的區塊來闡述並說明實施例。該些區塊一其在本文中可被稱為單元或模組等一是藉由例如邏輯閘、積體電路、微處理器、微控制器、記憶體電路、被動電子組件、主動電子組件、光學組件、固線式電路(hardwired circuit)等類比及/或數位電路來實體地實作，且可視需要由韌體及/或軟體驅動。所述電路可例如被實施於一或多個半導體晶片中、或被實施於例如印刷電路板等基板支撐件上。 構成區塊的電路可由專用硬體、或由處理器(例如，一或多個經程式化微處理器及相關聯電路系統)、抑或由用於執行所述區塊的某些功能的專用硬體與用於執行所述區塊的其他功能的處理器的組合來實作。所述實施例中的每一區塊可在不背離本發明的範圍的條件下在實體上被分離成兩個或更多個交互作用的且分立的區塊。相同地，所述實施例中的區塊可在不背離本發明的範圍的條件下在實體上被組合成更複雜的區塊。
儘管已參照本發明的示例性實施例而具體說明並闡述了本發明，然而此項技術中具有通常知識者將理解，可對本發明作出形式及細節上的各種變化，而此並不背離由以下申請專利範圍所界定的本發明的精神及範圍。所述示例性實施例應僅被視為闡述性意義而並非用以限制目的。
100‧‧‧第一電路
110‧‧‧第一子電路
120‧‧‧第二子電路
200‧‧‧第二電路
300‧‧‧鎖存電路
CLK‧‧‧時脈訊號
D‧‧‧輸入資料
G4、G5‧‧‧閘
I1、I2‧‧‧反相器
N1、N2、N3、NE1、NE2、P1、P2、PE1、PE2、PE3‧‧‧電晶體
NET 0、NET 1、NET 2、NET 3、NET 4‧‧‧節點
NL1、NL2、PL1、PL2、PL3‧‧‧鎖存電晶體/電晶體
OUT‧‧‧輸出端子
VDD‧‧‧電源電壓/電源

Claims (18)

  1. 一種半導體電路，包括：第一電路，基於輸入資料的邏輯位準、時脈訊號的邏輯位準及第一節點的邏輯位準來確定第二節點的邏輯位準及第三節點的邏輯位準；以及第二電路，基於所述時脈訊號的所述邏輯位準、所述第二節點的所述邏輯位準及所述第三節點的所述邏輯位準來確定所述第一節點的所述邏輯位準，其中所述第一電路包括：子電路，基於所述輸入資料的所述邏輯位準及所述第一節點的所述邏輯位準來確定所述第二節點的所述邏輯位準；以及第一電晶體，被閘控至所述時脈訊號的所述邏輯位準，以將所述第三節點與所述第二節點進行連接，其中所述第一電路更包括：第二電晶體，被閘控至所述第一節點的所述邏輯位準的反相值以對所述第三節點進行上拉；以及第三電晶體，並聯連接至所述第二電晶體且被閘控至所述時脈訊號的所述邏輯位準的反相值，以對所述第三節點進行上拉。
  2. 一種半導體電路，包括：第一電路，基於輸入資料的邏輯位準、時脈訊號的邏輯位準及第一節點的邏輯位準來確定第二節點的邏輯位準及第三節點的邏輯位準；以及 第二電路，基於所述時脈訊號的所述邏輯位準、所述第二節點的所述邏輯位準及所述第三節點的所述邏輯位準來確定所述第一節點的所述邏輯位準，其中所述第一電路包括：子電路，基於所述輸入資料的所述邏輯位準及所述第一節點的所述邏輯位準來確定所述第二節點的所述邏輯位準；以及第一電晶體，被閘控至所述時脈訊號的所述邏輯位準，以將所述第三節點與所述第二節點進行連接，其中所述第一電路更包括：第二電晶體，被閘控至所述第三節點的所述邏輯位準的反相值以對第四節點進行上拉；以及第三電晶體，被閘控至所述第三節點的所述邏輯位準以對所述第四節點進行下拉。
  3. 如申請專利範圍第2項所述的半導體電路，其中所述子電路包括：第一閘，執行所述輸入資料的所述邏輯位準、所述第四節點的邏輯位準、及掃描賦能訊號的邏輯位準的或運算；以及第二閘，執行所述第一閘的輸出的邏輯位準與所述第一節點的所述邏輯位準的反及運算，並將所述輸出值傳輸至所述第二節點。
  4. 如申請專利範圍第2項所述的半導體電路，其中所述子電路包括： 第一子電晶體，被閘控至所述第四節點的邏輯位準的反相值，以提供電源電壓；第二子電晶體，串聯連接至所述第一子電晶體，且被閘控至所述輸入資料的所述邏輯位準的反相值；第三子電晶體，並聯連接至彼此串聯連接的所述第一子電晶體與所述第二子電晶體，且被閘控至所述第一節點的所述邏輯位準的反相值以對所述第二節點進行上拉；第四子電晶體，被閘控至所述第一節點的所述邏輯位準且將接地電壓傳輸至所述第二節點；第五子電晶體，連接於所述第四子電晶體與所述第二節點之間且被閘控至所述輸入資料的所述邏輯位準；以及第六子電晶體，並聯連接至所述第五子電晶體，且被閘控至所述第四節點的所述邏輯位準。
  5. 一種半導體電路，包括：第一電路，基於輸入資料的邏輯位準、時脈訊號的邏輯位準及第一節點的邏輯位準來確定第二節點的邏輯位準及第三節點的邏輯位準；第二電路，基於所述時脈訊號的所述邏輯位準、所述第二節點的所述邏輯位準及所述第三節點的所述邏輯位準來確定所述第一節點的所述邏輯位準；以及鎖存電路，所述鎖存電路基於所述時脈訊號的所述邏輯位準及所述第三節點的所述邏輯位準來確定輸出端子的邏輯位準， 其中所述第一電路包括：子電路，基於所述輸入資料的所述邏輯位準及所述第一節點的所述邏輯位準來確定所述第二節點的所述邏輯位準；以及第一電晶體，被閘控至所述時脈訊號的所述邏輯位準，以將所述第三節點與所述第二節點進行連接，其中所述鎖存電路包括：第一鎖存電晶體，被閘控至所述第三節點的所述邏輯位準的反相值以對第四節點進行上拉；第二鎖存電晶體，在一端連接至電源，且被閘控至所述第四節點的邏輯位準；第三鎖存電晶體，在一端串聯連接至所述第二鎖存電晶體，在另一端連接至所述第四節點，且被閘控至所述時脈訊號的所述邏輯位準的反相值；以及反相器，對所述第四節點的所述邏輯位準進行反相並將反相後的所述邏輯位準傳輸至所述輸出端子。
  6. 一種半導體電路，包括：第一電路，基於輸入資料的邏輯位準、時脈訊號的邏輯位準及第一節點的邏輯位準來確定第二節點的邏輯位準及第三節點的邏輯位準；以及第二電路，基於所述時脈訊號的所述邏輯位準、所述第二節點的所述邏輯位準及所述第三節點的所述邏輯位準來確定所述第一節點的所述邏輯位準， 其中所述第一電路包括：子電路，基於所述輸入資料的所述邏輯位準及所述第一節點的所述邏輯位準來確定所述第二節點的所述邏輯位準；以及第一電晶體，被閘控至所述時脈訊號的所述邏輯位準，以將所述第三節點與所述第二節點進行連接，其中所述第二電路包括：第二電晶體，被閘控至所述時脈訊號的所述邏輯位準的反相值以對所述第一節點進行上拉；第三電晶體，被閘控至所述第三節點的所述邏輯位準的反相值以對所述第一節點進行上拉；第四電晶體，被閘控至所述第三節點的所述邏輯位準，以傳輸所述第一節點的所述邏輯位準；第五電晶體，串聯連接至所述第四電晶體並被閘控至所述第二節點的所述邏輯位準；以及第六電晶體，串聯連接至所述第五電晶體並被閘控至所述時脈訊號的所述邏輯位準以傳輸接地電壓。
  7. 一種半導體電路，包括：第一電路，基於輸入資料的邏輯位準、時脈訊號的邏輯位準及第一節點的邏輯位準來確定第二節點的邏輯位準及第三節點的邏輯位準；以及第二電路，基於所述時脈訊號的所述邏輯位準、所述第二節點的所述邏輯位準及所述第三節點的所述邏輯位準來確定所述第 一節點的所述邏輯位準，其中所述第一電路包括：子電路，基於所述輸入資料的所述邏輯位準及所述第一節點的所述邏輯位準來確定所述第二節點的所述邏輯位準；以及第一電晶體，被閘控至所述時脈訊號的所述邏輯位準，以將所述第三節點與所述第二節點進行連接，其中所述第二電路包括：第二電晶體，被閘控至所述時脈訊號的所述邏輯位準的反相值以對所述第一節點進行上拉；第三電晶體，被閘控至所述第三節點的所述邏輯位準的反相值以對所述第一節點進行上拉；第四電晶體，被閘控至所述第二節點的所述邏輯位準以傳輸所述第一節點的所述邏輯位準；以及第五電晶體，串聯連接至所述第四電晶體並被閘控至所述時脈訊號的所述邏輯位準以傳輸接地電壓。
  8. 如申請專利範圍第7項所述的半導體電路，其中所述第二電路更包括：第六電晶體，在一端連接至所述第一節點，並被閘控至所述第三節點的所述邏輯位準；第七電晶體，串聯連接至所述第六電晶體並被閘控至掃描賦能訊號的邏輯位準；以及第八電晶體，串聯連接至所述第七電晶體並被閘控至掃描輸 入訊號的邏輯位準。
  9. 如申請專利範圍第7項所述的半導體電路，其中所述第二電路包括：第一重設電晶體，連接於所述第二電晶體與所述第一節點之間並被閘控至重設訊號的邏輯位準的反相值；以及第二重設電晶體，連接於所述第一節點與所述接地電壓之間並被閘控至所述重設訊號的所述邏輯位準。
  10. 一種半導體電路，包括：第一電路，基於輸入資料的邏輯位準、時脈訊號的邏輯位準及第一節點的邏輯位準來確定第二節點的邏輯位準及第三節點的邏輯位準；第二電路，基於所述時脈訊號的所述邏輯位準、所述第二節點的所述邏輯位準及所述第三節點的所述邏輯位準來確定所述第一節點的所述邏輯位準；以及鎖存電路，基於所述時脈訊號的所述邏輯位準及所述第三節點的所述邏輯位準來確定輸出端子的邏輯位準，其中當所述時脈訊號的所述邏輯位準為第一邏輯位準時，所述第二節點的所述邏輯位準被傳輸至所述第三節點，且所述第三節點的所述邏輯位準被傳輸至所述輸出端子，其中所述鎖存電路包括：第一鎖存電晶體，被閘控至所述第三節點的所述邏輯位準的反相值以對第四節點進行上拉； 第二鎖存電晶體，在一端連接至電源，且被閘控至所述第四節點的邏輯位準；第三鎖存電晶體，在一端串聯連接至所述第二鎖存電晶體，在另一端連接至所述第四節點，且被閘控至所述時脈訊號的所述邏輯位準的反相值；以及反相器，對所述第四節點的所述邏輯位準進行反相並將反相後的所述邏輯位準傳輸至所述輸出端子。
  11. 如申請專利範圍第10項所述的半導體電路，其中所述輸入資料的所述邏輯位準包括與所述第二節點的所述邏輯位準不同的邏輯位準。
  12. 如申請專利範圍第10項所述的半導體電路，其中所述第一節點的所述邏輯位準或所述第三節點的所述邏輯位準在所述時脈訊號的正沿處被放電。
  13. 如申請專利範圍第10項所述的半導體電路，其中當所述時脈訊號的所述邏輯位準為不同於所述第一邏輯位準的第二邏輯位準時，所述第一電路對所述第三節點進行預充電，且所述第二電路對所述第一節點進行預充電。
  14. 如申請專利範圍第10項所述的半導體電路，其中當所述輸入資料的所述邏輯位準為不同於所述第一邏輯位準的第二邏輯位準時，所述第二節點的所述邏輯位準包括所述第一邏輯位準。
  15. 如申請專利範圍第10項所述的半導體電路，其中當所述輸入資料的所述邏輯位準為所述第一邏輯位準時，所述第二節點的所述邏輯位準包括第二邏輯位準。
  16. 一種半導體電路，包括：第一電路，基於輸入資料的邏輯位準、時脈訊號的邏輯位準及第一節點的邏輯位準來確定第二節點的邏輯位準及第三節點的邏輯位準；第二電路，基於所述時脈訊號的所述邏輯位準、所述第二節點的所述邏輯位準及所述第三節點的所述邏輯位準來確定所述第一節點的所述邏輯位準；以及鎖存電路，基於所述時脈訊號的所述邏輯位準及所述第三節點的所述邏輯位準來確定輸出端子的邏輯位準，其中：當所述時脈訊號的所述邏輯位準或所述第三節點的所述邏輯位準為第一邏輯位準時，所述第一節點被預充電，當所述時脈訊號的所述邏輯位準或所述第二節點的所述邏輯位準為不同於所述第一邏輯位準的第二邏輯位準時，所述第一節點被放電，當所述時脈訊號的所述邏輯位準或所述第一節點的所述邏輯位準為所述第一邏輯位準時，所述第三節點被預充電，且當所述時脈訊號的所述邏輯位準、所述輸入資料的所述邏輯位準及所述第一節點的所述邏輯位準均為所述第二邏輯位準時，所述第三節點被放電。
  17. 如申請專利範圍第16項所述的半導體電路，其中當所述時脈訊號的所述邏輯位準為所述第二邏輯位準時，所述輸出端子的所述邏輯位準與所述第三節點的所述邏輯位準相同。
  18. 如申請專利範圍第16項所述的半導體電路，其中當所述時脈訊號的所述邏輯位準為所述第二邏輯位準時，所述輸入資料的所述邏輯位準與所述第一節點的所述邏輯位準相同。
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