CN100359808C - 高速电流模式逻辑电路 - Google Patents

Abstract

本发明公开了一种高速电流模式逻辑电路(CML)，该电路具有改进的偏置电路和逻辑部分。CML电路的偏置电路中包含一个MOS晶体管对，其中一个晶体管的沟道宽长比为(Wp/Lp)，而另一个晶体管的沟道宽长比则为(Wp/Lp)/n，其中1＜n＜4。这样的一个晶体管对使偏置电路的第三MOS晶体管只工作在放大区内。CML电路的逻辑部分可能是逻辑门电路和/或触发器，逻辑部分具有多对用来接收差分输入信号的输入MOS晶体管，逻辑电路部分具有只工作在放大区的负载MOS晶体管。

Description

高速电流模式逻辑电路

技术领域

本发明涉及到一种高速电流模式逻辑(CML)电路，尤其是一种包括一个只工作在放大区的有源MOS晶体管负载，性能特性得到显著改善的CML电路。

背景技术

数字集成电路的基本单元是逻辑电路或逻辑门，如反相器、与门、或门、与非门、或非门、异或门、等等。随着集成电路(IC)的出现，分立元件(二极管、三极管或电阻)构成的逻辑门可制作在一个小的半导体单晶片上，有时称之为芯片。各种不同的门电路在芯片内互联构成所需的电路。数字IC通常是按其在一个芯片内所集成逻辑门的复杂程度如逻辑门的数目来分类的，其内在门电路数目可从几个门到上千个门，通常芯片也可归类为小、中、大或甚大规模的集成器件。

数字IC不仅可以用其逻辑运作和复杂性来分类，还用其所采用的特定电路工艺技术来分类。电路工艺技术所涉及到的如逻辑系列，每种系列都有一套基本电路如与非门、或非门、反相器等等，某些更重要的逻辑系列包括TTL(晶体管、晶体管逻辑)、ECL(发射板耦合逻辑)，MOS(金属氧化物半导体)和CMOS(互补金属氧化物半导体)。这些逻辑系列中的各种逻辑都有其优点和缺点，在某种特殊应用中，选用何种逻辑系列产品，要根据速度、功耗、抗噪声能力、以及成本等多种因素来决定。

CMOS数字集成电路的应用领域非常广泛，并且应用于从小规模到甚大规模(SSI->VLSI)的所有规模集成的产品中。CMOS集成电路能在低功耗的情况下高速运行，而且比其他系列的器件更能承受电源电压的波动变化。

发明内容

本发明的目的是提供一种采用≤0.7μm工艺制作的，运行速度至少为500MHz的高速CML电路。本发明的进一步目标是提供一种具有一个只工作在放大区的有源MOS负载管的CML电路。本发明还有一个目标就是提供一种具有一个只工作在放大区的有源MOS负载管的高速CML电路，此电路与采用相似负载结构的CMOS电压控制振荡器(VCO)相兼容。

本发明提供了一种包括一个偏置电路和一个逻辑部分的高速电流模式逻辑电路(CML)，该电路的逻辑部分可能是一个逻辑门，如XOR门，XNOR门，NAND门，NOR门等等，也可能是一个触发器，如D触发器，还可能是一个由多个逻辑门和/或触发器组成的更复杂的数字电路。

偏置电路包括第一MOS晶体管对和第三MOS晶体管，对第一晶体管对的两个晶体管进行适当的配置可使第三MOS晶体管工作在放大区内。偏置电路可以进一步包括多个电流镜MOS晶体管从而在偏置电路中产生一个参考电流。

为使偏置电路的第三晶体管和逻辑部分的负载晶体管都工作在放大区内，应当使偏置电路的第一晶体管对中的一个晶体管的沟道宽长比为(Wp/Lp)，而另一个晶体管的沟道宽长比则为(Wp/Lp)/n，其中1＜n＜4。另外，偏置电路的第三晶体管的栅极上产生一个偏压，此偏压被施加到逻辑部分的每个负载晶体管的栅极上。

逻辑部分具有多个输入MOS晶体管对，和多个负载MOS晶体管，每个负载MOS晶体管分别与一个输入MOS晶体管对相连，偏置电路使每个负载MOS晶体管都工作在放大区内。逻辑部分最好采用一个差分输入/输出电路。因此多个输入MOS晶体管对包含第一和第二输入晶体管对，用于接收第一差分输入信号。逻辑部分也包含第三输入MOS晶体管对，用于接收第二差分输入信号。

本发明将通过优选的实施例结合附图加以说明。

附图说明

图一为本发明所述CML电路结构图，包括逻辑部分一个XOR/XNOR门电路和一个偏置电路。

图二为一种可应用于本发明所述的CML电路中的D触发器的电路图。

具体实施方式

参照附图，将详细叙述本发明的具体实施方式。

实施例一：

如图一所示，CML电路10包括偏置电路11和逻辑部分XOR/XNOR门电路12，门电路12由异或/异或非门(XOR/XNOR门)联结而成。

偏置电路11产生一个稳定的预定DC电流，用来偏置XOR/XNOR门电路12。偏置电路11和XOR/XNOR门电路12都由多个NMOS晶体管和PMOS晶体管构成，在附图及以下说明中，用前缀N表示NMOS晶体管而用前缀P表示PMOS晶体管。恒定输入的偏置电流Ibias被施加在偏置电路11中的晶体管N1的漏极上，Ibias可为任何合适的电流，如100μA。晶体管N1的漏极和栅极相连并连接到晶体管N2和N3的栅极上而构成两个电流镜。

偏置电路11还包含一个晶体管对P4和P5，P4和P5的沟道宽长比选在某一适当的范围而迫使晶体管P6工作在放大区。即如果P4的宽长比＝(Wp/Lp)，则P5的宽长比＝(Wp/Lp)/n，其中1＜n＜4。通过调节n可调整P4和P5的宽长比之间的关系，如当n＝2时，|V_GS5-V_TP|＝|V_GS4-V_TP|，从而使P6漏极上的电压VPX可调。因为通过P5的电流等于通过P4的电流，其中V_GS4和V_GS5分别是晶体管P4和P5的栅极与源极间的电压，|V_TP|是晶体管的开启电压，在此大约为0.7V。

P4的栅极和漏极相连并连接到晶体管P6的栅极，在电流镜里形成一个节点产生偏压PB。P5的栅极和漏极连在一起并接到晶体管P8的栅极，因为P6的存在，P5和P8不能构成电流镜。晶体管P4、P5和P6的源级都与电源电压AVDD相连，电源电压AVDD可能是3.3V或5V，晶体管P8的源极接到晶体管P6的漏极形成一个节点产生电压VPX。晶体管P4、P5和P8的漏极分别与晶体管N2、N3和N10的漏极相连，晶体管N1、N2、N3、N10的源极都接到AVSS，AVSS可以是接地，也可以是第二个电压源。

在实际运用中，恒定输入电流Ibias用于产生一个参考电流Iref和偏压NB与PB。因为N1和N2形成电流镜，N1和N3形成电流镜，故Iref流经晶体管P4和N2，P5和N3。在偏置电路11的第二级内，当P4和P5宽长比的比率设置在如前所述的范围内时，P8被产生于P5漏极的电压PB2偏置而工作在饱和区。当P8的偏压PB2不够高，P6漏极的电压VPX保持在足够低的水平时，使得P6不能工作在饱和区。精确地说，|V_DS6|＝|V_GS5|-|V_GS8|＜|V_GS6|-|V_TP|，其中|V_TP|≈0.7V。这就迫使P6只能工作在放大区。由于P6只能工作在放大区，其电流I_D′始终小于Iref，故工作在放大区的P6的作用就像是一个有着良好线性特性的电阻。

图一中XOR/XNOR门电路12是一个差分输入/输出门电路，具有两对差分输入节点和一对差分输出节点。第一差分输入信号为信号INAN和INAP之间的差分，施加在第一对差分输入节点上。第二差分信号则为信号INBN和INBP之间的差分，施加在第二对差分输入节点上。差分输出信号为信号ON和DP之间的差分。

XOR/XNOR门电路12的输入端INAN、INAP、INBN和INBP接收来自驱动电路的信号，如压控振荡器或差分接收器(未示出)的信号。虽然任何可兼容的驱动器都可以采用，但优选的驱动电路是与CML电路10采用类似负载结构的CMOS压控振荡器。(也就是采用只工作在放大区的有源MOS负载管的VCO)。在采用0.7μm的工艺情况下，采用这种CML的CMOS VCO电路的速度可以达到至少500MHz，大约是采用同样0.7μm工艺的常规CMOS逻辑电路速度的二倍。

XOR/XNOR门电路12具有多个输入晶体管，包括第一晶体管对N11和N12，第二晶体管对N13和N14。N11-N14的规格最好都是一样的，这使得它们的沟道宽度和沟道长度相同。N11和N13的栅极连接输入电压信号INAN，同时N12和N14的栅极连接输入信号INAP。输入晶体管N11和N14的源极连在一起并接到输入晶体管N15的漏极形成一个节点产生电压COM2。输入晶体管N12和N13的源极连在一起并接到输入晶体管N16的漏极形成一个节点产生电压COM3。N15和N16组成第三输入晶体管对，它们的栅极分别连接输入电压信号INBN和INAP。N15和N16规格最好一样，它们的源极连在一起并接到电流源晶体管N17的漏极形成一个节点产生电压COM 1。N17的源极接到VSS1，VSS1可能接地或接电压源。偏置电压NB加在晶体管17的栅极上，N17和N10规格最好一样。

晶体管N11和N12的漏极连在一起并接到PMOS负载晶体管P18的漏极，形成一个节点产生输出信号ON。输入晶体管N13和N14的漏极连接在一起并接到PMOS负载晶体管P19的漏极，形成一个节点产生输出信号DP。负载晶体管P18和P19的源极连接在一起并接到电压源VDD1，VDD1与偏置电路11中的AVDD相同。负载晶体管P18和P19的栅极都由电压PB来偏置。负载晶体管P18与P19和晶体管P6与P8的规格最好都一样。

每个差分输入信号都具有大约0.5V的摆幅，摆动范围一般是从大约(AVDD-0.5V)到大约AVDD，差分输出信号也具有大约同样的摆幅。因此，每个逻辑门内的晶体管需要采用适当的规格，以确保电路能够完全地开通和关断。

按照发明的要求，用迫使晶体管P6工作于放大区那样的方法，迫使PMOS负载晶体管P18和P19只工作在放大区，即保持晶体管P4和P5的宽长比的比率在前述指定的范围内。象迫使晶体管P6工作于放大区那样，依次地使在门电路12内的每个负载晶体管P18和P19工作在放大区内，门电路内的每个负载晶体管都受产生在P6的栅极上的电压信号PB所偏置。按本设计，电流源晶体管N17的偏置电流在电路的全部工作时间内，都始终小于晶体管P4和P5的饱和电流。因此，偏置电路11保证了PMOS负载管P18和P19工作在放大区内以提供给XOR/XNOR门电路12一个具有良好线性的有源负载。由于XOR/XNOR门电路12的负载晶体管P18、P19只工作在线性的放大区内，在采用0.7μm工艺的情况下，CML电路的驱动速度可以达到至少500MHz，大约是相同工艺下常规CMOS逻辑电路速度的二倍。在图一中，AVDD＝VDD1＝V_DD，AVSS＝VSS1＝Vss。对于输入/输出信号，高电平(H)＝V_DD而低电平 当INAN＝H(INAP＝L)和INBN＝H(INBP＝L)，则INAP＝L，ON＝L(OP＝H)。在这种情况下，XOR/XNOR门电路12的XOR部分输出信号ON而XNOR部分输出信号DP。

实施例二：

XOR/XNOR门电路12仅代表可运用在CML电路10中的逻辑电路的一种。本发明还可以用来构成其他类型的逻辑电路就是D触发器。

如图2所示，D触发器112由两级组成，包括一个主级113和一个从级114。D触发器112有两种类型的输入信号：一个差分数据输入信号，产生于不同的数据输入信号DN与DP之间的差值；以及一个差分时钟输入信号，产生于不同的输入时钟信号CLKN与CLKP之间的差值。同实施例一，D触发器112的输入端接收来自驱动电路，如电压控制振荡器和差分接收器(未示出)的信号。虽然任何一种可兼容的驱动电路都可以用，但为在采用0.7μm工艺的情况下使得逻辑电路能够达到至少500MHz的速度，首选的驱动电路是采用只工作在放大区的有源MOS负载管的压控振荡器VCO。

D触发器112的主级113包括多个输入晶体管，包括第一晶体管对N111和N112，和第二晶体管对N113和N114。N111和N114的栅极分别被输入数据信号DP和DN偏置而形成差分数据输入信号，N111和N114的源极连接在一起形成一个节点产生电压COM2。N111和N112的漏极连接在一起形成一个节点产生电压信号ON1，ON1被施加到N113的栅极上。N113和N114的漏极也连接在一起形成一个节点产生电压信号OP1，OP1被施加到N112的栅极上。N112和N113的源极连接在一起形成一个节点产生电压COM3。N115和N116构成第三输入晶体管对，它们的源极相连并接到电流源晶体管N117的漏极而形成一个节点产生电压COM1。晶体管N115和N116的栅极分别接收时钟输入信号CLKN和CLKP。晶体管N117的源极连接到VSS1，VSS1可能接地或接电压源。偏置电压NB被施加在N117的栅极上。

P118和P119为两个PMOS负载晶体管。晶体管N111和N112的漏极相连并连接到P118的漏极，而晶体管N113和N114的漏极相连并连接到P119的漏极。晶体管P118和P119的源极相互连接并接到电压源VDD1，VDD1可是3.3V或5V。晶体管P118和P119的栅极都由电压PB偏置。

D触发器112的从级114包括多个输入晶体管，包括第一晶体管对N121、N122和第二晶体管对N123、N124。N121和N124的栅极分别由差分输入信号ON1和OP1偏置，N121和N124的源极连接形成一个节点产生电压COMB2。N121和N122的漏极相连接形成一个节点产生输出电压信号OP，OP被加在N123的栅极上。N123和N124的漏极连接在一起形成一个节点产生输出电压信号ON，ON被加在N122的栅极上。N122和N123的源极相互连接形成一个节点产生电压COMB3。N125和N126构成第三输入晶体管对，它们的源极相连并接到电流源晶体管N127的漏极形成一个节点产生电压COM11。晶体管N125和N126的栅极分别接收时钟输入信号CLKP和CLKN。晶体管N127的源极接到VSS1，VSS1可能是接地或接电压源。偏置电压NB施加在N127的栅极。

P128和P129为两个PMOS负载晶体管。晶体管N121和N122的漏极互相连接并连接到P128的漏极，N123和N124的漏极相连并连接到P129的漏极上。晶体管P128和P129的源极相互连接且接到VDD1。晶体管N128和N129的栅极都由电压PB偏置。

输入晶体管N111-N114和N121-N124最好都用相同的规格；输入晶体管N115、N116、N125和N126最好都用相同的规格；晶体管N10、N117和N127最好都用相同的规格；晶体管P6、P8、P118、P119、P128和P129最好都用相同的规格。

因负载晶体管P118、P119、P128和P129只工作在线性的放大区内，在采用0.7μm工艺的情况下，采用D触发器112的CML电路速度至少可达500MHz，大约是采用同样工艺的常规CMOS逻辑电路驱动速度的二倍。

除了XOR/XNOR门电路12和D触发器112外，本发明还可以构成其它类型的逻辑电路。本发明的CML电路10可包含其他逻辑电路如反相器、与非门、与门、或非门和或门。事实上，互补门电路如与非门、与门，和或非门、或门可采用同样的电路，这种电路把互补门电路中的一个作为输出而另一个也可作为输出端。CML电路10也可以包含在其他类型的触发器中，在时序电路中作为存储器件，这些触发器如RS、JK和T触发器。正如本领域众所周知的那样，多个逻辑门电路和/或触发器可以互相连接成为更复杂的数字电路。发明中所述的偏置电路可用于所述的各种门电路和/或触发器。

Claims (10)

1、一种逻辑电路，包括一个偏置电路和一个逻辑部分，其特征在于：

所述的偏置电路具有一个第一MOS晶体管对和一个第三MOS晶体管，其中所述第一MOS晶体管对中的一个晶体管的沟道宽长比为Wp/Lp，而另一个晶体管的则为(Wp/Lp)/n，其中1＜n＜4；

所述逻辑部分具有多个输入MOS晶体管对和多个负载MOS晶体管，每个负载MOS晶体管分别与各个输入MOS晶体管对相连，所述偏置电路使每个负载MOS晶体管都工作在放大区内。

2、如权利要求1所述逻辑电路，其特征在于，所述偏置电路包括至少一个MOS晶体管电流镜，用于产生一个参考电流。

3、如权利要求1所述逻辑电路，其特征在于，所述逻辑部分的多个输入MOS晶体管对包括第一和第二输入晶体管对，用于接收第一差分输入信号。

4、如权利要求3所述逻辑电路，其特征在于，所述多个输入MOS晶体管对进一步包括一个第三输入晶体管对，用于接收第二差分输入信号。

5、如权利要求4所述逻辑电路，其特征在于，所述偏置电路产生了一个偏压，而且此偏压施加到所述负载MOS晶体管的栅极上。

6、如权利要求5所述逻辑电路，其特征在于，所述偏压施加在所述偏置电路的第三MOS晶体管的栅极上。

7、如权利要求6所述逻辑电路，其特征在于，所述逻辑部分包括逻辑门。

8、如权利要求7所述逻辑电路，其特征在于，所述逻辑门是由AND门、OR门、反相器、NAND门、NOR门、XOR门和XNOR门组成的门电路组合中的选出来的。

9、如权利要求1所述逻辑电路，其特征在于，所述逻辑部分包括触发器。

10、如权利要求9所述逻辑电路，其特征在于，所述触发器是由RS触发器、D触发器、JK触发器和T触发器组成的触发器中选出来的。

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