TWI712265B - 半導體電路 - Google Patents

Abstract

一種半導體電路包括第一電路及第二電路。所述第一電路用以基於輸入資料的電壓位準、第一節點處的電壓位準的反相值、時脈訊號的電壓位準、及第二節點處的電壓位準而產生所述第一節點處的電壓位準；且所述第二電路用以基於輸入資料的電壓位準、所述第二節點處的電壓位準的反相值、所述時脈訊號的電壓位準、及所述第一節點處的電壓位準的反相值而產生所述第二節點處的電壓位準。當所述時脈訊號處於第一位準時，所述第一節點與所述第二節點具有不同的邏輯位準。當所述時脈訊號處於第二位準時，所述第一節點與所述第二節點具有相同的邏輯位準。

Description

半導體電路 [相關申請案的交叉參考]

本申請案主張於2015年9月1日在韓國智慧財產局提出申請的韓國專利申請案第10-2015-0123748號、以及於2016年1月11日在韓國智慧財產局提出申請的韓國專利申請案第10-2016-0003181號的優先權，所述韓國專利申請案的每一者的內容全文併入本案供參考。

本發明示例性實施例是有關於半導體電路。

隨著最近趨勢朝向微製造(microfabrication)發展，更多數目的邏輯電路被整合成單個晶片。因此，晶片的單位胞元面積大小可直接影響晶片的整合水準。此外，用以根據時脈訊號在數位系統中傳遞資料的正反器的效能可直接與系統效能相關聯。因此，為實作相對高速的系統，可能需要實作相對高速的正反器。然而，實作傳統的高速正反器可能會增加正反器的面積。

本發明概念的至少某些示例性實施例提供半導體電路，所述半導體電路具有縮短的設置時間及/或包括能夠縮短資料輸出 時間的相對高效能的電路。

至少一個示例性實施例提供一種半導體電路，所述半導體電路包括：第一電路，用以基於輸入資料的電壓位準、第一節點處的電壓位準的反相值、時脈訊號的電壓位準、及第二節點處的電壓位準而產生所述第一節點處的所述電壓位準；以及第二電路，用以基於所述輸入資料的所述電壓位準、所述第二節點處的所述電壓位準的反相值、所述時脈訊號的所述電壓位準、及所述第一節點處的所述電壓位準的所述反相值而產生所述第二節點處的所述電壓位準。當所述時脈訊號的所述電壓位準處於第一位準時，所述第一節點與所述第二節點具有不同的邏輯位準。當所述時脈訊號的所述電壓位準處於第二位準時，所述第一節點與所述第二節點具有相同的邏輯位準。所述第二位準不同於所述第一位準。

根據至少某些示例性實施例，所述第二電路可包括：第一上拉電晶體，連接至所述第二節點，所述第一上拉電晶體具有用以接收所述第一節點處的所述電壓位準的所述反相值的閘極；以及第二上拉電晶體，與所述第一上拉電晶體並聯地連接至所述第二節點，所述第二上拉電晶體具有用以接收所述時脈訊號的閘極。

所述第二電路可更包括：第一下拉電晶體，連接至所述第二節點，所述第一下拉電晶體具有用以接收所述第二節點處的所述電壓位準的所述反相值的閘極；以及第二下拉電晶體，連接 至所述第二節點，所述第二下拉電晶體具有用以接收輸入資料的閘極。

所述第二電路可包括：第一閘，用以執行所述輸入資料與所述第二節點處的所述電壓位準的所述反相值之間的或運算；以及第二閘，用以執行所述第一閘的輸出、所述第一節點處的所述電壓位準的所述反相值、及所述時脈訊號之間的反及運算，所述第二閘更用以將所述反及運算的結果輸出至所述第二節點。

所述第二電路可包括：第一閘，用以執行賦能訊號與所述第二節點處的所述電壓位準的所述反相值之間的或運算；以及第二閘，用以執行所述第一閘的輸出、所述第一節點處的所述電壓位準的所述反相值、及所述時脈訊號之間的反及運算，所述第二閘更用以將所述反及運算的結果輸出至所述第二節點。

所述第一電路可包括：第一電晶體，連接至所述第一節點，所述第一電晶體具有用以接收所述時脈訊號的所述電壓位準的反相值的閘極，所述第一電晶體為上拉電晶體；以及第二電晶體，連接於所述第一節點與接地電壓之間，所述第二電晶體具有用以接收所述時脈訊號的所述電壓位準的所述反相值的閘極，且用以將接地電壓傳遞至所述第一節點。

所述第一電路可更包括：第三電晶體，與所述第一電晶體並聯連接，所述第三電晶體具有用以接收所述第一節點處的所述電壓位準的閘極，並輸出所述第一節點處的所述電壓位準的所述反相值；以及第四電晶體，串聯連接至所述第三電晶體，所述 第四電晶體具有用以接收所述第一節點處的所述電壓位準的閘極，並輸出所述第一節點處的所述電壓位準的所述反相值。

所述第一電路可更包括：第一反相器，用以對所述第一節點處的所述電壓位準進行反相，以輸出所述第一節點處的所述電壓位準的所述反相值。

所述第一電路可包括：第一閘，用以執行所述輸入資料的反相值與所述第一節點處的所述電壓位準之間的或運算；以及第二閘，用以執行所述第一閘的輸出與所述時脈訊號的所述電壓位準之間的及運算，所述第二閘更用以將所述及運算的結果輸出至所述第一節點。

所述第一電路可更包括：第三閘，用以執行所述時脈訊號與所述第二節點處的所述電壓位準之間的反及運算，所述第三閘更用以輸出所述時脈訊號的所述電壓位準的反相值。

所述第一電路可包括：第一閘，用以執行賦能訊號的反相值與所述第一節點處的所述電壓位準之間的或運算；以及第二閘，用以執行所述第一閘的輸出與所述時脈訊號之間的及運算，所述第二閘更用以將所述及運算的結果輸出至所述第一節點。

所述半導體電路可更包括鎖存電路，所述鎖存電路用以基於所述時脈訊號的所述電壓位準及所述第二節點處的所述電壓位準來確定輸出端子的電壓位準。

所述第一位準可為邏輯低位準，且所述第二位準可為邏輯高位準。

至少一個其他示例性實施例提供一種半導體電路，所述半導體電路包括：第一電路，用以基於輸入資料的電壓位準、第一節點處的電壓位準的反相值、時脈訊號的電壓位準、及第二節點處的電壓位準來確定所述第一節點處的所述電壓位準；第二電路，用以基於所述輸入資料的所述電壓位準、所述第二節點處的所述電壓位準的反相值、所述時脈訊號的所述電壓位準、及所述第一節點處的所述電壓位準的所述反相值來確定所述第二節點處的所述電壓位準；以及鎖存電路，用以基於所述時脈訊號的所述電壓位準及所述第二節點處的所述電壓位準來確定輸出端子的電壓位準；其中當所述時脈訊號的所述電壓位準處於第一位準時，所述第一節點處於第一電壓位準且所述第二節點處於第二電壓位準，且所述第二節點的所述電壓位準被傳遞至所述輸出端子，且所述第二電壓位準不同於所述第一電壓位準。

所述鎖存電路可用以在所述時脈訊號的所述電壓位準的正沿處改變所述輸出端子的所述電壓位準。所述第一電壓位準可為邏輯低位準。

所述第二電路可更用以在時脈訊號處於第一電壓位準時對第二節點進行預充電。所述第一電路可更用以在所述時脈訊號處於所述第一電壓位準時對第一節點進行放電。

當所述時脈訊號的所述電壓位準自所述第一電壓位準轉變至所述第二電壓位準時，所述半導體電路可用以在保持第一節點及第二節點中的另一節點處的電壓位準的同時，改變所述第一 節點及所述第二節點中的一者的電壓位準。

至少一個其他示例性實施例提供一種半導體電路，所述半導體電路包括第一電路及第二電路。所述第一電路包括：第一電晶體，具有用以接收時脈訊號的電壓位準的反相值的閘極，所述第一電晶體用以上拉第一節點；第二電晶體，連接於所述第一節點與接地電壓之間，所述第二電晶體具有用以接收所述時脈訊號的所述電壓位準的所述反相值的閘極，且用以將所述接地電壓傳遞至所述第一節點；第三電晶體，與所述第一電晶體並聯連接，所述第三電晶體具有用以接收所述第一節點處的所述電壓位準的閘極，並輸出所述第一節點處的所述電壓位準的所述反相值；以及第四電晶體，串聯連接至所述第三電晶體，所述第四電晶體具有用以接收所述第一節點處的所述電壓位準的閘極，並輸出所述第一節點處的所述電壓位準的所述反相值。所述第二電路包括：第五電晶體，具有用以接收所述第一節點處的所述電壓位準的所述反相值的閘極，且所述第五電晶體用以上拉第二節點；第六電晶體，與所述第五電晶體並聯連接，所述第六電晶體具有用以接收所述時脈訊號的閘極，且所述第六電晶體用以上拉第二節點；第七電晶體，具有用以接收所述第二節點處的所述電壓位準的閘極，所述第七電晶體用以下拉第三節點；以及第八電晶體，具有用以接收輸入資料的閘極，所述第八電晶體用以下拉第三節點。

所述第三電晶體及所述第四電晶體可被構造成反相器，所述反相器對第一節點處的電壓位準進行反相，以輸出所述第一 節點處的所述電壓位準的所述反相值。

所述第二電路可更包括：第九電晶體，連接至第三節點，所述第九電晶體具有用以接收所述第一節點處的所述電壓位準的所述反相值的閘極，所述第九電晶體用以下拉所述第三節點；以及第十電晶體，與所述第九電晶體串聯連接，所述第十電晶體具有用以接收所述時脈訊號的閘極，所述第十電晶體用以下拉所述第三節點。

所述半導體電路可更包括鎖存電路，所述鎖存電路用以基於所述時脈訊號的所述電壓位準及所述輸入資料的所述電壓位準來確定輸出端子的電壓位準。

至少一個其他示例性實施例提供一種半導體電路，所述半導體電路包括：第一電路，用以基於輸入資料、時脈訊號、第二輸出訊號、及第一輸出訊號的反相型式來輸出所述第一輸出訊號；以及第二電路，用以基於所述輸入資料、所述第一輸出訊號的反相型式、所述時脈訊號、及所述第二輸出訊號的反相型式來輸出所述第二輸出訊號；其中所述第二電路更用以因應於所述時脈訊號具有第一邏輯位準而輸出具有與所述第一輸出訊號的邏輯位準不同的邏輯位準的所述第二輸出訊號，且所述第二電路更用以因應於所述時脈訊號具有第二邏輯位準而輸出具有與所述第一輸出訊號相同的邏輯位準的所述第二輸出訊號。

所述半導體電路可更包括鎖存電路，所述鎖存電路具有用以自所述第二電路接收所述第二輸出訊號的輸入端子。

所述半導體電路可更包括：多工器，所述多工器用以將所述輸入資料輸入至所述第一電路及所述第二電路。

所述第一電路可包括：反及閘，用以基於所述時脈訊號及所述第二輸出訊號來輸出反及閘輸出訊號；或閘，用以基於所述第一輸出訊號及所述輸入資料的反相型式來輸出或閘輸出訊號；及閘，用以基於所述反及閘輸出訊號及所述或閘輸出訊號來產生所述第一輸出訊號；以及反相器，用以對所述第一輸出訊號進行反相以產生所述第一輸出訊號的所述反相型式。

所述第二電路可包括：反相器，用以對所述第二輸出訊號進行反相以產生所述第二輸出訊號的所述反相型式；或閘，用以基於所述輸入資料及所述第二輸出訊號的所述反相型式來產生或閘輸出訊號；以及反及閘，用以基於所述時脈訊號、所述第一輸出訊號的所述反相型式、及所述或閘輸出訊號來產生所述第二輸出訊號。

100、110、115、117、119、120:第一電路

118:閘電路

200、210、220:第二電路

300:鎖存電路

1000:系統晶片系統

1001:應用處理器

1010:中央處理單元

1020:多媒體系統

1030:多層階互連匯流排/匯流排

1040:記憶體系統

1050:周邊電路

1060:動態隨機存取記憶體

1100:電子系統

1110:控制器

1120:輸入/輸出裝置

1130:記憶體裝置

1140:介面

1150:匯流排

CKB:反相電壓位準/反相值/反相時脈訊號

CLK:時脈訊號

D:輸入資料

E:賦能訊號

ECLK:訊號

G1:第一閘/閘

G2:第二閘

G3:第三閘/閘

G4:第四閘

G5:第五閘

H:邏輯高位準

L:邏輯低位準

IN:輸入節點

IN1:反相器/第一反相器

IN2:第二反相器

NE1、NE2、NE3、NE4、NE5、NE6、PE1、PE2、PE3、PE4、116a、116b:電晶體

NET1:第一節點/節點

NET1N:第一節點的反相電壓位準

NET2:第二節點

NET2N:第二節點的反相電壓位準

NET3:第三節點

NSE:節點/輸出訊號

OUT:輸出節點

Q:輸出節點的電壓位準

QN:輸出端子

R:重設訊號

SE:掃描賦能訊號

SIN:反相掃描賦能訊號

ta1:第一區段

ta2:第二區段

ta3:第三區段

藉由詳細闡述附圖將使本發明示例性實施例變得更顯而易見，其中：圖1是根據本發明概念的某些示例性實施例的半導體電路的方塊圖。

圖2是根據本發明概念的某些示例性實施例的半導體電路的電路圖。

圖3是用於解釋根據本發明概念的某些示例性實施例的半導 體電路的示例性運作的時序圖。

圖4是根據本發明概念的某些示例性實施例的半導體電路的方塊圖。

圖5是根據本發明概念的某些示例性實施例的半導體電路的方塊圖。

圖6是根據本發明概念的某些示例性實施例的半導體電路的方塊圖。

圖7是根據本發明概念的某些示例性實施例的半導體電路的電路圖。

圖8是根據本發明概念的某些示例性實施例的半導體電路的電路圖。

圖9是根據本發明概念的某些示例性實施例的半導體電路的電路圖。

圖10是根據本發明概念的某些示例性實施例的半導體電路的電路圖。

圖11是根據本發明概念的某些示例性實施例的半導體電路的方塊圖。

圖12是根據本發明概念的某些示例性實施例的半導體電路的電路圖。

圖13是根據本發明概念的某些示例性實施例的半導體電路的電路圖。

圖14是包括根據本發明概念的某些示例性實施例的一或多 個半導體電路的系統晶片(system-on-chip，SoC)系統的方塊圖。

圖15是包括根據本發明概念的某些示例性實施例的一或多個半導體電路的電子系統的方塊圖。

藉由參照對示例性實施例及附圖的以下詳細說明，本發明概念將變得更易於理解。然而，本發明概念可實施為諸多不同的形式，而不應被視為僅限於本文所提出的示例性實施例。更確切而言，提供該些示例性實施例是為了使本說明將透徹及完整，並將向熟習此項技術者充分傳達本發明概念的概念，且本發明概念僅由隨附申請專利範圍所界定。在本說明書通篇中，相同的參考編號指代相同的元件。

本文所用用語僅用於闡述特定實施例，而並非旨在限制本發明概念。除非上下文中清楚地另外指明，否則本文所用的單數形式「一(a、an)」及「所述(the)」旨在亦包含複數形式。更應理解的是，當在本說明書中使用用語「包括(comprises、comprising、includes、及/或including)」時，是用於指明所述特徵、整數、步驟、操作、元件、及/或組件的存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件、及/或其群組的存在或添加。

應理解的是，當稱一元件或層位於另一元件或層「上」、「連接至」或「耦合至」另一元件或層時，該元件或層可直接位於該另一元件或層上、直接連接至或耦合至該另一元件或層，抑 或可存在中間元件或層。相比之下，當稱一元件「直接」位於另一元件或層「上」、「直接連接至」或「直接耦合至」另一元件或層時，則不存在中間元件或層。本文所用用語「及/或(and/or)」包括相關列出項其中一或多個項的任意及所有組合。

應理解的是，儘管本文可能使用「第一」、「第二」等用語來闡述各個元件、組件、區、層及/或區段，但該些元件、組件、區、層及/或區段不應受該些用語限制。該些用語僅用於區分各個元件、組件、區、層或區段。因此，下文所述第一元件、第一組件、第一區、第一層或第一區段可被稱為第二元件、第二組件、第二區、第二層或第二區段，而此並不背離本發明概念的教示。

在本文中，為便於說明，可使用例如「在...之下(beneath)」、「在...下面(below)」、「下方的(lower)」、「在...之上(above)」、「上方的(upper)」等空間相對性用語來闡述圖中所示的一元件或特徵與另一(其他)元件或特徵的關係。應理解的是，所述空間相對性用語旨在除圖中所示定向以外亦囊括所述裝置在使用或操作中的不同定向。舉例而言，若圖中的裝置被翻轉，則被闡述為在其他元件或特徵「下面」或「之下」的元件此時將被定向為在其他元件或特徵「之上」。因此，示例性用語「在...下面(below)」可囊括上方的定向與下方的定向二者。所述裝置亦可具有其他定向(旋轉90度或其他定向)，且將對本文所用的空間相對性描述語進行相應地解釋。

在本文中參照剖視圖闡述示例性實施例，其中剖視圖是 對理想化實施例(及中間結構)的示意性說明。因此，預期存在由例如各種製造技術及/或容差所造成的與圖示形狀的偏離。因此，該些示例性實施例不應被視為僅限於本文所示區的特定形狀，而是欲包括由例如製造所導致的形狀偏差。舉例而言，被示出為矩形的植入區將通常具有圓形特徵或曲線特徵及/或在其邊緣處具有植入濃度的梯度，而非自植入區至非植入區為二元變化。相同地，藉由植入而形成的隱埋區可在隱埋區與在進行植入時所經過的表面之間的區中造成一定的植入。因此，圖中所示的區為示意性的且其形狀並非旨在說明裝置的區的實際形狀，且並非旨在限制本發明概念的範圍。

儘管可不示出某一(某些)剖視圖的對應平面圖及/或立體圖，但本文所說明的裝置結構的一或多個剖視圖提供對多個裝置結構的支援，所述多個裝置結構若在平面圖中所示時沿兩個不同的方向延伸、及/或若在立體圖中所示時沿三個不同的方向延伸。所述兩個不同的方向可彼此正交或可不彼此正交。所述三個不同的方向可包括可與其他兩個不同的方向正交的第三方向。所述多個裝置結構可被整合於同一電子裝置中。舉例而言，當在剖視圖中示出一裝置結構(例如，一記憶體胞元結構或一電晶體結構)時，電子裝置可包括如所述電子裝置的平面圖所將示出的多個所述裝置結構(例如，多個記憶體胞元結構或多個電晶體結構)。所述多個裝置結構可以陣列及/或二維圖案形式排列。

除非另外定義，否則本文所用的全部用語(包括技術用 語及科學用語)的意義皆與本發明概念所屬技術領域中的通常知識者所通常理解的意義相同。更應理解的是，用語(例如在常用字典中所定義的用語)應被解釋為具有與其在相關技術的上下文中的意義一致的意義，且不應將其解釋為具有理想化或過於正式的意義，除非在本文中明確地如此定義。

除非另外明確地指明，或自論述顯而易見，否則例如「處理(processing)」或「計算(computing或calculating)」或「確定(determining)」或「顯示(displaying)」等用語均指代電腦系統或相似電子計算裝置的動作或過程，所述電腦系統或相似電子計算裝置調處在所述電腦系統的暫存器及記憶體內被表示為物理量、電子量的資料並將所述資料轉換成在所述電腦系統記憶體或暫存器或其他此種資訊儲存器、傳輸裝置或顯示裝置內被表示為物理量的其他資料。

在以下說明中，提供具體細節以提供對示例性實施例的透徹理解。然而，此項技術中具有通常知識者應理解的是，不使用該些具體細節亦可實踐該些示例性實施例。舉例而言，系統可以方塊圖形式示出以免因不必要的細節而使示例性實施例模糊不清。在其他情形中，對眾所習知的過程、結構及技術可不示出不必要的細節，以避免使示例性實施例模糊不清。

在以下說明中，可參照操作的動作及符號表示(例如，以流程圖表、流程圖、資料流程圖、結構圖、方塊圖等的形式)來闡述說明性實施例，所述操作可被實作為程式模組或功能性過 程，所述程式模組或功能性過程包括執行特定任務或實作特定抽象資料類型的常式、程式、物件、組件、資料結構等。可在現有電子系統(例如，顯示驅動器、系統晶片(System-on-Chip，SoC)裝置、系統晶片系統、電子裝置(例如個人數位助理(personal digital assistant，PDA)、智慧型電話、平板個人電腦(personal computer，PC)、膝上型電腦等))中使用現有硬體來實作所述操作。此種現有硬體可包括一或多個中央處理單元(Central Processing Unit，CPU)、數位訊號處理器(digital signal processor，DSP)、應用專用積體電路(application-specific-integrated-circuit，ASIC)、系統晶片、現場可程式化閘陣列(field programmable gate array，FPGA)、電腦等。

此外，一或多個示例性實施例(例如，控制器1110)可為(或包括)硬體、韌體、執行軟體的硬體、或其任意組合。此種硬體可包括被構造成專用機器的一或多個中央處理單元、系統晶片、數位訊號處理器、應用專用積體電路、現場可程式化閘陣列、電腦等以執行本文所述功能及該些元件的任意其他眾所習知的功能。在至少某些情形中，中央處理單元、系統晶片、數位訊號處理器、應用專用積體電路及現場可程式化閘陣列可一般被稱為處理電路、處理器及/或微處理器。

儘管流程圖表可將操作描述為順序性的過程，但所述操作中的許多操作可並列地、共同地或同時地執行。此外，所述操作的次序可重新排列。當過程的操作完成時所述過程即可結束， 但亦可進行未包含於圖中的附加步驟。過程可與方法、功能、程序、次常式、次程式等對應。當過程對應於功能時，其結束可對應於所述功能返回至調用功能(calling function)或主功能。

如本文所揭露，用語「儲存媒體」、「電腦可讀取儲存媒體」或「非暫時性電腦可讀取儲存媒體」可表示一或多個用於儲存資料的裝置，包括用於儲存資訊的唯讀記憶體(read only memory，ROM)、隨機存取記憶體(random access memory，RAM)、磁性隨機存取記憶體、核心記憶體、磁碟儲存媒體、光學儲存媒體、快閃記憶體裝置及/或其他有形機器可讀取媒體。用語「電腦可讀取媒體」可包括但不限於可攜式或固定式儲存裝置、光學儲存裝置、以及能夠儲存、容納或載送一或多個指令及/或資料的各種其他媒體。

此外，示例性實施例的至少某些部分可由硬體、軟體、韌體、中間軟體(middleware)、微碼、硬體描述語言、或其任意組合實作。當實作於軟體、韌體、中間軟體或微碼中時，用於執行必要任務的程式碼或碼段可儲存於例如電腦可讀取儲存媒體等機器或電腦可讀取媒體中。當實作於軟體中時，可將一或多個處理器、一或多個處理電路、或一或多個處理單元程式化以執行必要任務，藉此被轉換成專用的一或多個處理器或一或多個電腦。

碼段可表示程序、功能、次程式、程式、常式、次常式、模組、軟體包、類別、或指令、資料結構或程式敘述(program statement)的任意組合。碼段可藉由傳送及/或接收資訊、資料、 自變數、參數或記憶體內容而耦合至另一碼段或硬體電路。可藉由任意適合的方式(包括記憶體共享、訊息傳送、符記(token)傳送、網路傳輸等)來傳送、轉發、或傳輸資訊、自變數、參數、資料等。

圖1是根據本發明概念的某些示例性實施例的半導體電路的方塊圖，圖2是圖1中示出的半導體電路的電路圖，且圖3是用於解釋圖1及圖2中示出的半導體電路的示例性運作的時序圖。

參照圖1及圖2，根據本發明概念的某些示例性實施例的半導體電路包括第一電路100、第二電路200、及鎖存電路300。

第一電路100可基於輸入資料D的電壓位準、被反相後成為第一節點NET1的電壓位準的電壓位準、時脈訊號CLK的電壓位準、及第二節點NET2的電壓位準來確定第一節點NET1的電壓位準。

第二電路200可基於輸入資料D的電壓位準、被反相後成為第二節點NET2的電壓位準的電壓位準、時脈訊號CLK的電壓位準、及被反相後成為第一節點NET1的電壓位準的電壓位準來確定第二節點NET2的電壓位準。

鎖存電路300可基於時脈訊號CLK的電壓位準及第二節點NET2的電壓位準來確定輸出端子QN的電壓位準。

在此實例中，第一電路100的輸出中的某些輸出可被用作第二電路200的輸入，且第二電路200的輸出中的某些輸出可 被用作第一電路100的輸入。第一電路100、第二電路200、及鎖存電路300可充當正反器。然而，一或多個示例性實施例的態樣並非僅限於此。

更詳細地，第二電路200可包括第一閘G1，第一閘G1執行輸入資料D的電壓位準與第二節點NET2的電壓位準的反相值之間的或運算。第二節點NET2的所述電壓位準的所述反相值可由第二反相器IN2作為第一閘G1的輸入值進行傳遞。

此外，第二電路200可包括第二閘G2，第二閘G2執行第一閘G1的輸出的電壓位準、第一節點NET1的電壓位準的反相值、及時脈訊號CLK的電壓位準之間的反及運算。第二閘G2將反及運算的輸出值傳遞至第二節點NET2。

第一電路100可包括第三閘G3，第三閘G3執行輸入資料D的電壓位準與第一節點NET1的電壓位準之間的或運算。第三閘G3將或運算的輸出值輸出至第四閘G4。第一電路100可包括反相器IN1，反相器IN1對第一節點NET1的電壓位準進行反相，並將第一節點NET1的電壓位準的反相值輸出至第三閘G3及第二閘G2。

此外，第一電路100可包括第四閘G4，第四閘G4執行第三閘G3的輸出的電壓位準與時脈訊號CLK的反相電壓位準CKB的反相值之間的及運算。第四閘G4將及運算的輸出值輸出至第一節點NET1。第一電路100可包括第五閘G5，第五閘G5執行時脈訊號CLK的電壓位準與第二節點NET2的電壓位準之間 的反及運算，並輸出時脈訊號CLK的電壓位準的反相值CKB。時脈訊號CLK的電壓位準的反相值CKB-其是第五閘G5的輸出值-可被反相，且接著可被作為第四閘G4的輸入值提供。

現在將更詳細地闡述第一電路100及第二電路200的示例性運作。

第一電路100的輸出值被作為第二電路200的輸入值提供，且第二電路200的輸出值被作為第一電路100的輸入值提供。因此，第一電路100及第二電路200執行與SR鎖存電路的操作相似的操作。此外，第一電路100及第二電路200充當用於分別控制第二電路200及第一電路100的電路。第二電路200的輸出值可被傳遞至鎖存電路300，且第二電路200可充當正反器電路。

第一電路100及第二電路200根據時脈訊號CLK的電壓位準而執行不同的操作。更詳細來說，舉例而言，當時脈訊號CLK處於邏輯低位準時，第二節點NET2被預充電至邏輯高位準。相反地，藉由連接至時脈訊號CLK及第二節點NET2的第五閘G5而將第一節點NET1放電至邏輯低位準。在此實例中，第一節點NET1與第二節點NET2具有不同的邏輯位準。

此外，當時脈訊號CLK處於邏輯高位準時，第一節點NET1及第二節點NET2可運作成具有相同的邏輯位準。舉例而言，當輸入資料D處於邏輯低位準L時，第二節點NET2保持於邏輯高位準H，且第一節點NET1的電壓位準自邏輯低位準L轉變至邏輯高位準H。此外，當輸入資料D處於邏輯高位準時，第 一節點NET1保持於邏輯低位準L，且第二節點NET2的電壓位準自邏輯高位準H轉變至邏輯低位準L。

根據至少某些示例性實施例，邏輯高位準H可指代大於或等於參考位準的電壓位準，且邏輯低位準L可指代小於所述參考位準的電壓位準。舉例而言，邏輯高位準H可指代具有約50%的值或更大的值的電壓位準，且邏輯低位準L可指代具有小於約50%的值的電壓位準。然而，示例性實施例的態樣並非僅限於此實例。所述參考位準可以各種方式變化。基於此發現，將關於邏輯高位準H及邏輯低位準L來闡述半導體電路的邏輯位準。

參照圖3，在根據本發明概念的某些示例性實施例的半導體電路中，當時脈訊號CLK的電壓位準升高時，輸入資料D的電壓位準的反相值可被傳遞至輸出端子QN。也就是說，舉例而言，由反相器對鎖存電路300的輸出節點OUT的電壓位準進行反相以確定輸出端子QN的電壓位準。

輸出端子QN的電壓位準可在時脈訊號CLK的電壓位準的正沿處發生改變。因此，當時脈訊號CLK轉變至邏輯高位準H且第二節點NET2處於邏輯低位準L時，輸出端子QN的電壓位準可與第二節點NET2的電壓位準同步以接著被輸出。然而，示例性實施例的態樣並非僅限於此。

現在將參照圖1至圖3更詳細地闡述在第一區段ta1中的示例性電路運作。在第一區段ta1中，輸入資料D處於邏輯低位準L且時脈訊號CLK處於邏輯高位準H。

在第二電路200中，由於時脈訊號CLK的電壓位準處於邏輯高位準H，因此被閘控至時脈訊號CLK的電壓位準的反相值的電晶體PE2被接通以對第二節點NET2進行預充電，在此實例中，第二節點NET2的電壓位準可為邏輯高位準H。

此外，在第二電路200中，第一閘G1執行輸入資料D的電壓位準(例如，邏輯低位準L)與第二節點NET2的電壓位準的反相值(例如，邏輯低位準L)之間的或運算，並將所得的邏輯低位準L輸出至第二閘G2。

第二閘G2執行時脈訊號CLK的電壓位準、第一閘G1的輸出(例如，邏輯低位準L)與第一節點NET1的電壓位準(例如，邏輯高位準H)之間的反及運算，並將反及運算的輸出值(例如，邏輯高位準L)傳遞至第二節點NET2。

也就是說，舉例而言，在時脈訊號CLK處於邏輯高位準H且輸入資料D處於邏輯低位準L的狀態下，第二節點NET2保持於其中第二節點NET2被預充電至邏輯高位準H的狀態下，而第一節點NET1則自邏輯低位準L轉變至邏輯高位準H。由於第二節點NET2處於邏輯高位準H，因此鎖存電路300的輸入節點IN被預充電，且輸出端子QN的電壓位準保持於邏輯高位準H。

在第二區段ta2中，輸入資料D自邏輯低位準L轉變至邏輯高位準H，且時脈訊號CLK自邏輯高位準H轉變至邏輯低位準L。在第二區段ta2中，第二節點NET2的電壓位準保持於邏輯高位準H，且第一節點NET1自邏輯高位準H轉變至邏輯低位準L。

在第三區段ta3中，輸入資料D的電壓位準保持於邏輯高位準H，且時脈訊號CLK自邏輯低位準L轉變至邏輯高位準H。在此實例中，由於輸出端子QN的電壓位準與時脈訊號CLK的上升沿同步地被改變且第二節點NET2轉變至邏輯低位準L，因此輸出端子QN可亦轉變至邏輯低位準L，以使輸出端子QN的電壓位準保持於邏輯低位準L。

再次參照圖2，將就示例性電晶體連接來闡述根據本發明概念的某些示例性實施例的半導體電路。

參照圖2，在根據本發明概念的某些示例性實施例的半導體電路中，第二電路200包括：電晶體PE1(例如，上拉電晶體)，被閘控至第一節點NET1的電壓位準的反相值並對第二節點NET2進行上拉；以及與電晶體PE1並聯連接的電晶體PE2(例如，上拉電晶體)，被閘控至時脈訊號CLK的電壓位準並對第二節點NET2進行上拉。

此外，第二電路200包括：電晶體NE1(例如，下拉電晶體)，被閘控至第二節點NET2的電壓位準的反相值並對第三節點進行下拉；以及電晶體NE2(例如，下拉電晶體)，被閘控至輸入資料D的電壓位準並對所述第三節點NET3進行下拉。

第二節點NET2的電壓位準由第二反相器IN2進行反相，並輸出至電晶體NE1的閘。

電晶體NE5及電晶體NE6可串聯連接，且電晶體NE5可連接至第三節點NET3。電晶體NE5(例如，下拉電晶體)被閘 控至第一節點NET1的電壓位準的反相值並對第三節點NET3進行下拉。電晶體NE6被閘控至時脈訊號CLK的電壓位準並對第三節點NET3進行下拉。

第一電路100可包括：電晶體PE3(例如，上拉電晶體)，被閘控至時脈訊號CLK的電壓位準的反相值CKB並對第一節點NET1進行上拉；以及串聯連接至電晶體PE3的電晶體NE3，被閘控至時脈訊號CLK的電壓位準的反相值CKB並將接地電壓傳遞至第一節點NET1。

此外，第一電路100可包括電晶體PE4及電晶體NE4。電晶體PE4與電晶體PE3並聯連接，並被閘控至第一節點NET1的電壓位準，並且輸出第一節點NET1的電壓位準的反相值。電晶體NE4串聯連接至電晶體PE4，並被閘控至第一節點NET1的電壓位準，並且輸出第一節點NET1的電壓位準的反相值。

電晶體PE4及電晶體NE4可充當圖1所示第一反相器IN1。

圖4是根據本發明概念的某些示例性實施例的另一半導體電路的方塊圖。圖4中示出的半導體電路與圖1中示出的半導體電路相似，且因此，將不再對與上述示例性實施例相同的細節予以重複贅述。

參照圖4，根據本發明概念的某些示例性實施例的半導體電路包括第一電路100及第二電路200。

與圖1中示出的示例性實施例中不同，圖4中的半導體 電路不包括鎖存電路。因此，所述半導體電路可充當積體時脈閘控電路，而非作為正反器電路。在圖4中示出的示例性實施例中，賦能訊號E而非輸入資料D被輸入至閘G1及閘G3，且所述半導體電路的輸出為訊號ECLK。

圖5是根據本發明概念的某些示例性實施例的另一半導體電路的方塊圖。圖5中示出的半導體電路與圖1中示出的半導體電路相似，且因此，將不再對與上述示例性實施例相同的細節予以重複贅述。

參照圖5，根據本發明概念的某些示例性實施例的半導體電路包括第一電路100、第二電路200、鎖存電路300、及多工器400。

相較於圖1中示出的半導體電路，圖5中示出的半導體電路可藉由額外地包括多工器400以添加掃描測試訊號來充當正反器電路。

圖6是根據本發明概念的某些示例性實施例的又一半導體電路的方塊圖，以及圖7是根據本發明概念的某些示例性實施例的半導體電路的電路圖。圖6及圖7中示出的半導體電路與圖1及圖2中示出的半導體電路相似。因此，為簡潔起見，將不再對與圖1及圖2中示出的示例性實施例相同的細節予以重複贅述。

參照圖6及圖7，半導體電路包括第一電路110、第二電路210、及鎖存電路300。

第一電路110與圖1及圖2中示出的第一電路100相似， 但更包括作為掃描測試路徑運作的電路。因此，第一電路110可在減少及/或最小化資料路徑的改變的同時使用所添加的掃描測試路徑來執行掃描測試操作。圖7中示出了額外地安裝於第一電路110中的電晶體。

在圖7中，以電晶體層次來說明添加有掃描測試路徑的正反器電路。參照圖7，所添加的電晶體連接至其中產生反相時脈訊號CKB的節點，且僅將被輸入有掃描賦能訊號SE或反相掃描賦能訊號SIN的節點與被施加輸入資料D的節點並聯連接。

圖8是根據本發明概念的某些示例性實施例的另一半導體電路的電路圖。圖8中示出的半導體電路與圖6及圖7中示出的半導體電路相似。因此，將不再對與圖6及圖7中示出的示例性實施例相同的細節予以重複贅述。

參照圖8，根據本發明概念的某些示例性實施例的半導體電路包括第一電路115、第二電路210、及鎖存電路300。

如同圖6及圖7中示出的第一電路110一般，第一電路115包括作為掃描測試路徑運作的電路。因此，第一電路115可在減少及/或最小化資料路徑的改變的同時使用所添加的掃描測試路徑來執行掃描測試操作。除包括第一電路110與第一電路115所共用的電路系統以外，第一電路115可更包括被輸入有重設訊號R以執行重設操作的電晶體116a及116b。

圖9是根據本發明概念的某些示例性實施例的另一半導體電路的電路圖。圖9中示出的半導體電路與圖8中示出的半導 體電路相似。因此，將不再對與圖8中示出的示例性實施例相同的細節予以重複贅述。

參照圖9，所述半導體電路包括第一電路117、第二電路210、及鎖存電路300。

如同圖8中示出的第一電路115一般，第一電路117包括作為掃描測試路徑運作的電路。因此，第一電路117可在減少及/或最小化資料路徑的改變的同時使用所添加的掃描測試路徑來執行掃描測試操作。第一電路117更包括閘電路118。閘電路118接收掃描賦能訊號SE及反相時脈訊號CKB作為輸入，並執行反及運算。閘電路118被實作為自圖7中示出的NMOS修改而來的反及閘電路，其中對反相時脈訊號CKB進行放電的節點NET1與節點NSE並聯連接。

圖10是根據本發明概念的某些示例性實施例的又一半導體電路的電路圖。為簡潔起見，將不再對與上述示例性實施例相同的細節予以重複贅述。

參照圖10，根據本發明概念的某些示例性實施例的半導體電路包括第一電路119、第二電路210、及鎖存電路300。

第一電路119更包括作為掃描測試路徑運作的電路。因此，第一電路119可在減少及/或最小化資料路徑的改變的同時使用所添加的掃描測試路徑來執行掃描測試操作。此外，第一電路119包括單個的反相器，所述單個的反相器輸出被反相成掃描賦能訊號SE的輸出訊號NSE。

圖11是根據本發明概念的某些示例性實施例的另一半導體電路的方塊圖，且圖12是圖11中示出的半導體電路的電路圖。為簡潔起見，將不再對與上述示例性實施例相同的細節予以重複贅述。

參照圖11及圖12，根據本發明概念的某些示例性實施例的半導體電路包括第一電路120及第二電路220。

參照圖11，半導體電路不包括鎖存電路，且因此，可充當積體時脈閘控電路，而非作為正反器電路。此外，第一電路120更包括作為掃描測試路徑運作的電路。因此，第一電路120可在減少及/或最小化資料路徑的改變的同時使用所添加的掃描測試路徑來執行掃描測試操作。

在圖12中，以電晶體層次來說明其中添加有掃描測試路徑的積體時脈閘控電路的電路系統。

圖13是根據本發明概念的某些示例性實施例的又一半導體電路的電路圖。為簡潔起見，將不再對與上述示例性實施例相同的細節予以重複贅述。

參照圖13，所述半導體電路包括第一電路120及第二電路220。相較於圖12中示出的半導體電路，所述半導體電路包括由兩個電晶體形成的合併電路，第二節點NET2的電壓位準被輸入至所述合併電路。

圖14是包括根據示例性實施例的一或多個半導體電路的系統晶片(SoC)系統的方塊圖。

參照圖14，系統晶片系統1000包括應用處理器1001及動態隨機存取記憶體(dynamic random access memory，DRAM)1060。

應用處理器1001可包括中央處理單元(CPU)1010、多媒體系統1020、多層階互連匯流排(BUS)1030、記憶體系統1040、及周邊電路1050。

中央處理單元1010可執行對系統晶片系統1000進行驅動所需的操作。在某些示例性實施例中，中央處理單元1010可被配置成包括多個核的多核環境。

多媒體系統1020可用於在系統晶片系統1000中執行各種多媒體功能。多媒體系統1020可包括3D引擎模組、視訊編碼解碼器、顯示系統、相機系統、後處理器(post-processor)等。

匯流排1030可用於執行中央處理單元1010、多媒體系統1020、記憶體系統1040、及/或周邊電路1050間的資料通訊。在某些示例性實施例中，匯流排1030可具有多層式結構。更詳細來說，匯流排1030的實例可包括多層式高階高效能匯流排(multi-layer advanced high-performance bus，AHB)、或多層式高階可擴展介面(multi-layer advanced eXtensible interface，AXI)，但示例性實施例的態樣並非僅限於此。

記憶體系統1040可藉由將應用處理器1001連接至外部記憶體(例如，動態隨機存取記憶體1060)來提供高速運作環境。在某些示例性實施例中，記憶體系統1040可包括單獨的控制器(例 如，動態隨機存取記憶體控制器)以控制外部記憶體(例如，動態隨機存取記憶體1060)。

周邊電路1050可提供用於將系統晶片系統1000更平穩地連接至外部裝置(例如，主板)的環境。因此，周邊電路1050可包括能夠使所述外部裝置在連接至系統晶片系統1000時與系統晶片系統1000相容的各種介面。

動態隨機存取記憶體1060可充當應用處理器1001的運作所需的工作記憶體。在某些示例性實施例中，如圖所示，動態隨機存取記憶體1060可處於應用處理器1001的外部。更詳細來說，舉例而言，可以堆疊式封裝(package on package，PoP)的形式將動態隨機存取記憶體1060與應用處理器1001封裝於一起。

根據示例性實施例，系統晶片系統1000的至少一個組件可採用一或多個半導體電路。

此外，系統晶片系統1000可應用至個人數位助理(PDA)、可攜式電腦、網路平板(web tablet)、無線電話、行動電話、數位音樂播放機、記憶體卡、或可在無線環境中傳輸及/或接收資訊的任意電子產品。

圖15是包括根據示例性實施例的一或多個半導體電路的電子系統的方塊圖。

參照圖15，根據示例性實施例的電子系統1100可包括控制器1110、輸入/輸出(input/output，I/O)裝置1120、記憶體裝置1130、介面1140、及匯流排1150。控制器1110、輸入/輸出裝 置1120、記憶體裝置1130、及/或介面1140可經由匯流排1150而連接至彼此。匯流排1150對應於資料移動所經過的路徑。

控制器1110可包括微處理器、數位訊號處理器、微控制器、及能夠具有與該些元件類似的功能的邏輯元件中的至少一者。

輸入/輸出裝置1120可包括小鍵盤(keypad)、鍵盤(keyboard)、顯示裝置等。

記憶體裝置1130可儲存資料及/或命令。

介面1140可執行傳輸資料至通訊網路或自通訊網路接收資料的功能。介面1140可為有線的或無線的。舉例而言，介面1140可包括天線及/或有線/無線收發器等。

儘管圖中未示出，但電子系統1100可更包括高速動態隨機存取記憶體及/或靜態隨機存取記憶體作為工作記憶體以用於改良控制器1110的運作。

電子系統1100可應用至個人數位助理(PDA)、可攜式電腦、網路平板、無線電話、行動電話、數位音樂播放機、記憶體卡、或可在無線環境中傳輸及/或接收資訊的任意電子產品。

根據示例性實施例，電子系統1100的至少一個組件可採用所述半導體電路中的一或多者。

儘管已參照本發明的示例性實施例特別示出並闡述了本發明概念，但此項技術中具有通常知識者應理解的是，在不背離以下申請專利範圍所界定的本發明概念的精神及範圍的條件下可對其作出形式及細節上的各種變化。因此，期望所述示例性實施 例在所有方面皆被視為說明性的而非限制性的，並應參照隨附申請專利範圍而非上述說明來指示本發明概念的範圍。

100‧‧‧電路/第一電路

200‧‧‧第二電路

300‧‧‧鎖存電路

CKB‧‧‧反相電壓位準/反相值/反相時脈訊號

CLK‧‧‧時脈訊號

D‧‧‧輸入資料

IN‧‧‧輸入節點

NET1‧‧‧第一節點/節點

NET1N‧‧‧第一節點的反相電壓位準

NET2‧‧‧第二節點

NET2N‧‧‧第二節點的反相電壓位準

OUT‧‧‧輸出節點

Q‧‧‧輸出節點的電壓位準

QN‧‧‧輸出端子

Claims (20)

1. 一種半導體電路，包括：第一電路，用以基於輸入資料的電壓位準、第一節點處的電壓位準的反相值、時脈訊號的電壓位準、及第二節點處的電壓位準而產生所述第一節點處的所述電壓位準；以及第二電路，用以基於所述輸入資料的所述電壓位準、所述第二節點處的所述電壓位準的反相值、所述時脈訊號的所述電壓位準、及所述第一節點處的所述電壓位準的所述反相值而產生所述第二節點處的所述電壓位準；其中當所述時脈訊號的所述電壓位準處於第一位準時，所述第一節點與所述第二節點具有不同的邏輯位準，當所述時脈訊號的所述電壓位準處於第二位準時，所述第一節點與所述第二節點具有相同的邏輯位準，且所述第二位準不同於所述第一位準。
2. 如申請專利範圍第1項所述的半導體電路，其中所述第二電路包括：第一上拉電晶體，連接至所述第二節點，所述第一上拉電晶體具有用以接收所述第一節點處的所述電壓位準的所述反相值的閘極；以及第二上拉電晶體，與所述第一上拉電晶體並聯地連接至所述第二節點，所述第二上拉電晶體具有用以接收所述時脈訊號的閘極。
3. 如申請專利範圍第2項所述的半導體電路，其中所述第二電路更包括：第一下拉電晶體，連接至所述第二節點，所述第一下拉電晶體具有用以接收所述第二節點處的所述電壓位準的所述反相值的閘極；以及第二下拉電晶體，連接至所述第二節點，所述第二下拉電晶體具有用以接收所述輸入資料的閘極。
4. 如申請專利範圍第1項所述的半導體電路，其中所述第二電路包括：第一閘，用以執行所述輸入資料與所述第二節點處的所述電壓位準的所述反相值之間的或運算；以及第二閘，用以執行所述第一閘的輸出、所述第一節點處的所述電壓位準的所述反相值、及所述時脈訊號之間的反及運算，所述第二閘更用以將所述反及運算的結果輸出至所述第二節點。
5. 如申請專利範圍第1項所述的半導體電路，其中所述第二電路包括：第一閘，用以執行賦能訊號與所述第二節點處的所述電壓位準的所述反相值之間的或運算；以及第二閘，用以執行所述第一閘的輸出、所述第一節點處的所述電壓位準的所述反相值、及所述時脈訊號之間的反及運算，所述第二閘更用以將所述反及運算的結果輸出至所述第二節點。
6. 如申請專利範圍第1項所述的半導體電路，其中所述第一電路包括：第一電晶體，連接至所述第一節點，所述第一電晶體具有用以接收所述時脈訊號的所述電壓位準的反相值的閘極，所述第一電晶體是上拉電晶體；以及第二電晶體，連接於所述第一節點與接地電壓之間，所述第二電晶體具有用以接收所述時脈訊號的所述電壓位準的所述反相值的閘極，且用以將接地電壓傳遞至所述第一節點。
7. 如申請專利範圍第6項所述的半導體電路，其中所述第一電路更包括：第三電晶體，與所述第一電晶體並聯連接，所述第三電晶體具有用以接收所述第一節點處的所述電壓位準的閘極，並輸出所述第一節點處的所述電壓位準的所述反相值；以及第四電晶體，串聯連接至所述第三電晶體，所述第四電晶體具有用以接收所述第一節點處的所述電壓位準的閘極，並輸出所述第一節點處的所述電壓位準的所述反相值。
8. 如申請專利範圍第6項所述的半導體電路，其中所述第一電路更包括：第一反相器，用以對所述第一節點處的所述電壓位準進行反相，以輸出所述第一節點處的所述電壓位準的所述反相值。
9. 如申請專利範圍第1項所述的半導體電路，其中所述第一電路包括： 第一閘，用以執行所述輸入資料的反相值與所述第一節點處的所述電壓位準之間的或運算；以及第二閘，用以執行所述第一閘的輸出與所述時脈訊號的所述電壓位準之間的及運算，所述第二閘更用以將所述及運算的結果輸出至所述第一節點。
10. 如申請專利範圍第9項所述的半導體電路，其中所述第一電路更包括：第三閘，用以執行所述時脈訊號與所述第二節點處的所述電壓位準之間的反及運算，所述第三閘更用以輸出所述時脈訊號的所述電壓位準的反相值。
11. 如申請專利範圍第1項所述的半導體電路，其中所述第一電路包括：第一閘，用以執行賦能訊號的反相值與所述第一節點處的所述電壓位準之間的或運算；以及第二閘，用以執行所述第一閘的輸出與所述時脈訊號之間的及運算，所述第二閘更用以將所述及運算的結果輸出至所述第一節點。
12. 如申請專利範圍第1項所述的半導體電路，更包括：鎖存電路，用以基於所述時脈訊號的所述電壓位準及所述第二節點處的所述電壓位準來確定輸出端子的電壓位準。
13. 如申請專利範圍第1項所述的半導體電路，其中所述第一位準是邏輯低位準且所述第二位準是邏輯高位準。
14. 一種半導體電路，包括：第一電路，用以基於輸入資料的電壓位準、第一節點處的電壓位準的反相值、時脈訊號的電壓位準、及第二節點處的電壓位準來確定所述第一節點處的所述電壓位準；第二電路，用以基於所述輸入資料的所述電壓位準、所述第二節點處的所述電壓位準的反相值、所述時脈訊號的所述電壓位準、及所述第一節點處的所述電壓位準的所述反相值來確定所述第二節點處的所述電壓位準；以及鎖存電路，用以基於所述時脈訊號的所述電壓位準及所述第二節點處的所述電壓位準來確定輸出端子的電壓位準，其中當所述時脈訊號的所述電壓位準處於第一位準時，所述第一節點處於第一電壓位準且所述第二節點處於第二電壓位準，且所述第二節點的所述電壓位準被傳遞至所述輸出端子，且所述第二電壓位準不同於所述第一電壓位準。
15. 如申請專利範圍第14項所述的半導體電路，其中所述鎖存電路用以在所述時脈訊號的所述電壓位準的正沿處改變所述輸出端子的所述電壓位準。
16. 一種半導體電路，包括：第一電路，用以基於輸入資料、時脈訊號、第二輸出訊號、及第一輸出訊號的反相型式來輸出所述第一輸出訊號；以及第二電路，用以基於所述輸入資料、所述第一輸出資料的反 相型式、所述時脈訊號、及所述第二輸出訊號的反相型式來輸出所述第二輸出訊號，其中所述第二電路更用以因應於所述時脈訊號具有第一邏輯位準而輸出具有與所述第一輸出訊號的邏輯位準不同的邏輯位準的所述第二輸出訊號，且所述第二電路更用以因應於所述時脈訊號具有第二邏輯位準而輸出具有與所述第一輸出訊號相同的邏輯位準的所述第二輸出訊號。
17. 如申請專利範圍第16項所述的半導體電路，更包括：鎖存電路，具有用以自所述第二電路接收所述第二輸出訊號的輸入端子。
18. 如申請專利範圍第16項所述的半導體電路，更包括：多工器，用以將所述輸入資料輸入至所述第一電路及所述第二電路。
19. 如申請專利範圍第16項所述的半導體電路，其中所述第一電路包括：反及閘，用以基於所述時脈訊號及所述第二輸出訊號而輸出反及閘輸出訊號；或閘，用以基於所述第一輸出訊號及所述輸入資料的反相型式來輸出或閘輸出訊號；及閘，用以基於所述反及閘輸出訊號及所述或閘輸出訊號來產生所述第一輸出訊號；以及 反相器，用以對所述第一輸出訊號進行反相以產生所述第一輸出訊號的所述反相型式。
20. 如申請專利範圍第16項所述的半導體電路，其中所述第二電路包括：反相器，用以對所述第二輸出訊號進行反相以產生所述第二輸出訊號的所述反相型式；或閘，用以基於所述輸入資料及所述第二輸出訊號的所述反相型式來產生或閘輸出訊號；以及反及閘，用以基於所述時脈訊號、所述第一輸出訊號的所述反相型式、及所述或閘輸出訊號來產生所述第二輸出訊號。

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