TWI687052B - 半導體電路 - Google Patents

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Abstract

一種半導體電路包括：第一電路，回應於時脈信號以及輸入資料信號判定第一節點的電壓；第一鎖存器，回應於所述時脈信號以及所述第一節點的所述電壓判定第二節點的電壓；以及第二電路，回應於所述時脈信號及所述第二節點的所述電壓判定第三節點的電壓。回應於所述第三節點的所述電壓提供所述輸出資料信號，所述時脈信號控制關於所述輸入資料信號以及所述輸出資料信號的正反器操作，且不管所述時脈信號中的位準轉變如何，只要所述輸入資料信號的位準維持恆定，則所述第一節點、所述第二節點以及所述第三節點處的各別電壓維持恆定。

Description

半導體電路
本發明概念大體上是關於半導體電路。更特定而言，本發明概念是關於接收輸入資料信號、回應於時脈信號執行正反器類型操作、以及提供資料輸出信號的半導體電路。
隨著程序小型化，更多邏輯電路被整合在單一晶片上。因此，每單位面積的功率消耗逐漸增大。出於此原因，發熱成為採用此晶片的電子裝置的重要問題。
正反器以及向正反器供應時脈信號的時鐘閘為在許多電子裝置中消耗大量功率的重要元件。因此，在任何合理可能的情況下，減小此類元件的功率消耗為非常重要的。
本發明概念的某些實施例提供具有經改良的產品可靠性以及減少的功率消耗的半導體電路。然而，本發明概念的有利態樣並不受限於僅此等特徵或僅本文中所描述的特徵。藉由參考下文給出的詳細描述，對於與本發明概念相關的一般熟習此項技術者而言，本發明概念的上述態樣以及其他態樣將變得更顯而易見。
根據本發明概念的態樣，提供一種半導體電路，所述半導體電路包含：第一電路，其回應於輸入資料信號及時脈信號而判定第一節點的電壓；第一鎖存器，其回應於第一節點的電壓及時脈信號判定第二節點的電壓；第二鎖存器，其回應於第二節點的電壓及時脈信號判定第三節點的電壓；以及第二電路，其回應於第三節點的電壓及時脈信號提供輸出資料信號。第一電路包含：第一類型的第一電晶體（P1），連接至供電電壓且由輸入資料信號閘控；第二類型的第一電晶體（N1），連接於地面與第一節點之間且由輸入資料信號閘控；以及第一類型的第二電晶體（P2），連接於P1與第一節點之間且由時脈信號閘控以控制P1相對於第一節點的輸出。第一鎖存器包含：第一類型的第四電晶體（P4），由第一節點的電壓閘控且上拉第二節點的電壓；第一類型的第五電晶體（P5），連接於供電電壓與P4之間且由時脈信號閘控；第二類型的第四電晶體（N4），與P4串聯，由第一節點的電壓閘控，且下拉第二節點的電壓；以及第二類型的第三電晶體（N3），連接於N4與地面之間且由時脈信號閘控。
根據本發明概念的另一態樣，提供一種半導體，所述半導體包含：第一電路，所述第一電路包含由輸入資料信號閘控以控制第一電路中至供電電壓的連接的第一類型的第一電晶體（P1）、由時脈信號閘控以控制P1相對於第一節點的輸出的第一類型的第二電晶體（P2），以及由輸入資料信號閘控以控制第一電路中至地面的連接的第二類型的第一電晶體（N1）；第一鎖存器，所述第一鎖存器包含由時脈信號閘控以控制第一鎖存器中至供電電壓的連接的第一類型的第五電晶體（P5）、由第一節點的電壓閘控以控制P5至第二節點的輸出的第一類型的第四電晶體（P4）、連接於第二節點與地面之間的第二類型的第三電晶體（N3）與第二類型的第四電晶體（N4）的串聯組合，其中N3由時脈信號以及第一節點閘控且N4由第一節點的電壓閘控以控制N3至第二節點的輸出；第二鎖存器，所述第二鎖存器包含由第二節點的電壓閘控以控制供電電壓與第三節點之間的連接的第一類型的電晶體，以及由第一節點的電壓的反向版本閘控以控制第三節點與地面之間的連接的第二類型的電晶體；以及第二電路，其回應於第三節點的電壓位準以及時脈信號而對輸出資料信號進行輸出。
根據本發明概念的另一態樣，提供一種半導體電路，所述半導體電路包含：第一電路，其回應於輸入資料信號以及時脈信號判定第一節點的電壓；第一鎖存器，其回應於第一節點的電壓以及時脈信號判定第二節點的電壓；以及第二鎖存器，其回應於第二節點的電壓以及時脈信號判定第三節點的電壓。第一鎖存器包含第一電晶體、第二電晶體、第三電晶體以及第四電晶體，其中第一電晶體由時脈信號閘控以提供供電電壓，第二電晶體由第一節點的電壓位準閘控以控制第一電晶體相對於第二節點的輸出，第三電晶體由時脈信號閘控以控制至地面的連接，且第四電晶體由第一節點的電壓閘控以控制第三電晶體相對於第二節點的輸出。
根據本發明概念的另一態樣，提供一種半導體電路，所述半導體電路接收輸入資料信號以及時脈信號作為輸入，且提供輸出資料信號作為輸出。所述半導體電路包含：第一電路，回應於時脈信號以及輸入資料信號判定第一節點的電壓；第一鎖存器，回應於時脈信號以及第一節點的電壓判定第二節點的電壓；以及第二電路，回應於時脈信號以及第二節點的電壓判定第三節點的電壓。回應於第三節點的電壓提供輸出資料信號，時脈信號控制關於輸入資料信號以及輸出資料信號的正反器操作，且不管時脈信號中的位準轉變如何，只要輸入資料信號的位準維持恆定，則第一節點、第二節點以及第三節點處的各別電壓維持恆定。
將參考隨附圖式來詳細地描述實施例。然而，本發明概念可以各種不同形式體現，且不應被解釋為僅限於所說明的實施例。確切而言，提供此等實施例作為實例，使得本發明將為透徹且完整的，且將向熟習此項技術者充分傳達本發明概念的概念。因此，並未關於本發明概念的一些實施例來描述已知製程、元件以及技術。除非另外指出，否則類似參考數字貫穿附圖以及書面描述表示類似元件，且因此將不重複描述。在圖式中，為了清楚起見，可能會誇大層以及區域的大小以及相對大小。
應理解，儘管術語「第一」、「第二」、「第三」等可在本文中用以描述各種元件、組件、區域、層及/或區段，但此等元件、組件、區域、層及/或區段不應受此等術語限制。此等術語僅用於區分一個元件、組件、區域、層或區段與另一區域、層或區段。因此，在不脫離本發明概念的教示的情況下，下文論述的第一元件、組件、區域、層或區段可被稱為第二元件、組件、區域、層或區段。
本文中使用的術語僅用於描述特定實施例的目的，且並不意欲限制本發明概念。如本文中所使用，除非上下文另外清楚地指示，否則單數形式「一」以及「所述」意欲亦包括複數形式。應進一步理解，術語「包括」在用於本說明書中時指定所陳述特徵、整數、步驟、操作、元件及/或組件的存在，但並不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組的存在或添加。如本文中所使用，術語「及/或」包含相關聯的所列項目中的一或多者的任何組合以及所有組合。又，術語「例示性」意欲指代實例或說明。
應理解，當稱元件或層在另一元件或層「上」、「連接至」、「耦接至」或「鄰近於」另一元件或層時，其可直接在所述另一元件或層上，直接連接、耦接或鄰近於所述另一元件或層，或可存在介入元件或層。相比之下，當元件被稱為「直接在另一元件或層上」、「直接連接至」、「直接耦接至」或「緊鄰於」另一元件或層時，不存在介入元件或層。
除非另有定義，否則本文所使用的所有術語（包含技術術語以及科學術語）具有與由一般熟習本發明概念所屬領域的技術者通常所理解相同的含義。應進一步理解，應將術語（諸如，常用辭典中所定義的彼等術語）解釋為具有與其在相關技術及/或本說明書的上下文中的含義一致的含義，且除非本文中如此明確定義，否則將不以理想化或過於正式的觀念來加以解釋。
在接下來的描述中，P型電晶體以及N型電晶體用作特定的教示實例。熟習此項技術者將理解此類說明在所說明的實施例的上下文中通常指示關於第一傳導性類型或第二傳導性類型的半導體電晶體操作的規定及/或使用。在下文，出於簡潔起見而分別使用術語「第一類型」以及「第二類型」。此外，關於電晶體傳導性類型的指示符（諸如，「第一」、「第二」、「P」以及「N」）的使用僅為促進本發明概念的描述的便利標記。此類指示並不限制可用於本發明概念的各種實施例的電晶體的性質或類型，且在實際應用中，第一類型電晶體以及第二類型電晶體可互換地用於各種設計中。
在以下書面描述中，術語「節點」用於表示半導體電路內由電壓表徵的點、區段或位置。節點可與電路的輸入或輸出、電路部分或一或多個電路元件相關聯。
圖1為根據本發明概念的實施例的半導體電路1的圖，所述半導體電路包含第一電路10、第一鎖存器20、第二鎖存器30、第二電路40以及反饋迴路電路50。
第一電路10可用於回應於輸入資料信號D以及所施加的時脈信號CK而判定第一節點NET1的電壓（亦即，定義第一節點的電壓位準）。
在所說明的圖1的實施例中，第一電路10包含由輸入資料信號D閘控以控制第一電路10內至供電電壓（例如，VDD）的連接的第一P型電晶體P1。第一電路10亦包含：第二P型電晶體P2，由時脈信號CK閘控以控制第一P型電晶體P1相對於第一節點NET1的輸出；第三P型電晶體P3，與第二P型電晶體P2並聯且由第二節點NET2的電壓閘控；以及第一N型電晶體N1，由輸入資料信號D閘控以控制第一電路10內至地面電壓（下文稱「地面」）的連接。
因此，在所說明的圖1的實施例中，第一P型電晶體P1及第二P型電晶體P2以及第一N型電晶體N1串聯於供電電壓VDD與地面之間。在前述描述中，第一P型電晶體P1、第二P型電晶體P2以及第三P型電晶體P3可分別經組態為P通道金屬氧化物半導體（P-channel metal oxide semiconductor；PMOS）電晶體，而第一N型電晶體N1可經組態為N通道金屬氧化物半導體（N-channel metal oxide semiconductor；NMOS）電晶體。然而，熟習此項技術者將意識到，電晶體類型在本發明概念的所說明實施例中的特定使用僅為例示性的，且P型電晶體及N型電晶體以及相關控制信號可根據設計而變化。
第一鎖存器20可用於回應於第一節點NET1的電壓以及時脈信號CK而判定第二節點NET2的電壓。
在所說明的圖1的實施例中，第一鎖存器20包含：第五P型電晶體P5，由時脈信號CK閘控以控制第一鎖存器20內至供電電壓的連接；第四P型電晶體P4，由第一節點NET1的電壓閘控以控制第五P型電晶體P5相對於第二節點NET2的輸出；第三N型電晶體N3，由時脈信號CK閘控以控制第一鎖存器20至地面的連接；以及第四N型電晶體N4，由第一節點NET1的電壓閘控以控制第三N型電晶體N3相對於第二節點NET2的輸出。
在此同樣，第四P型電晶體P4以及第五P型電晶體P5可經組態為PMOS電晶體，且第三N型電晶體N3以及第四N型電晶體N4可經組態為NMOS電晶體。
第二鎖存器30可用於回應於第二節點NET2的電壓以及時脈信號CK而判定第三節點NET3的電壓。
在所說明的圖1的實施例中，第二鎖存器30包含：第九P型電晶體P9，由第二節點NET2的電壓閘控以控制第二鎖存器30內至供電電壓的連接；第八N型電晶體N8，由第二節點NET2的電壓閘控以控制第二鎖存器30內至地面的連接；第九N型電晶體N9，控制第八N型電晶體N8相對於第三節點NET3的輸出且由第一節點NET1的電壓的反向版本閘控；以及第十N型電晶體N10，由時脈信號CK閘控。
第九P型電晶體P9可經組態為PMOS電晶體，且第八N型電晶體N8、第九N型電晶體N9以及第十N型電晶體N10可經組態為NMOS電晶體。
第二電路40可用於回應於第三節點NET3的電壓以及時脈信號CK而控制輸出資料信號Q的提供（或輸出）。
在所說明的圖1的實施例中，第二電路40包含：第十一P型電晶體P11，由第三反相器G3的輸出閘控以控制第二電路40內至供電電壓的連接；第十P型電晶體P10，由時脈信號CK閘控以控制第十一P型電晶體P11相對於第三節點的輸出；以及第十一N型電晶體N11，由第三反相器G3的輸出閘控以控制第八N型電晶體N8的輸出。
另外，第二電路40可包含：第十二P型電晶體P12，由第三節點NET3的電壓閘控以控制供電電壓VDD至提供輸出資料信號Q的輸出資料節點的連接；以及第十二N型電晶體N12，由第三節點NET3的電壓閘控以控制輸出資料節點至地面的連接。
包含於第二電路40中的第十P型電晶體P10、第十一P型電晶體P11以及第十二P型電晶體P12可經組態為PMOS電晶體，且包含於第二電路40中的第十一N型電晶體N11以及第十二N型電晶體N12可經組態為NMOS電晶體。
反饋迴路電路50可用於回應於時脈信號CK、第一節點NET1的電壓以及第二節點NET2的「前一電壓」而判定第二節點NET2的「下一電壓」。
在所說明的圖1的實施例中，反饋迴路電路50包含：第六P型電晶體P6，由時脈信號CK閘控以控制反饋迴路電路50至供電電壓的連接；第七P型電晶體P7，與第六P型電晶體P6並聯且由第一節點NET1的電壓閘控以進一步控制反饋迴路電路50內供電電壓的連接。另外，圖1的反饋迴路電路50包含：第八P型電晶體P8，由第二節點NET2的電壓的反向版本閘控以控制第六P型電晶體P6以及第七P型電晶體P7相對於第二節點NET2的輸出；第六N型電晶體N6，由時脈信號CK閘控以控制反饋迴路電路50內至地面的連接；第七N型電晶體N7，與第六N型電晶體N6並聯且由第一節點NET1的電壓閘控以進一步控制反饋迴路電路50內的地面的連接；以及第五N型電晶體N5，由接收第二節點NET2的電壓的第二反相器G2的輸出閘控以控制第六N型電晶體N6以及第七N型電晶體N7相對於第二節點NET2的輸出。
在前述組態內，第一反相器G1連接至第一節點NET1以為第二N型電晶體N2以及第九N型電晶體N9提供本質上為第一節點NET1的反向電壓的共同閘控信號。在圖1中說明的實例中，第二N型電晶體N2連接於第一節點NET1與第三N型電晶體N3同第四N型電晶體N4之間的節點之間。
假定輸入資料信號D維持恆定位準（例如，與邏輯資料值『1』或『0』相關聯的輸入資料信號位準），反饋迴路電路50可用於回應於時脈信號CK而控制第二節點NET2的前一電壓的位準（例如，高位準（H）或低位準（L））。此外，反饋迴路電路50可用於回應於時脈信號CK而控制第二節點NET2的下一電壓的位準。舉例而言，在輸入資料信號D的位準在時脈信號CK的位準自H轉變至L時為L的情形下，在時脈信號CK為H時所判定的第二節點NET2的電壓的位準（例如，L）可在時脈信號CK為L時維持不變。亦即，在時脈信號CK為L時所判定的第二節點NET2的電壓的位準亦可為L。同樣地，在輸入資料信號D的位準在時脈信號CK自L轉變至H時保持H的情形下，在時脈信號CK為L時所判定的第二節點NET2的電壓的位準（例如，H）可在時脈信號CK為H時維持不變。
在所說明的圖1的實施例中，包含於反饋迴路電路50中的第六P型電晶體P6、第七P型電晶體P7以及第八P型電晶體P8可經組態為PMOS電晶體，且包含於反饋迴路電路50中的第五N型電晶體N5、第六N型電晶體N6以及第七N型電晶體N7可經組態為NMOS電晶體。然而，本發明概念的範疇不限於僅此特定組態，而是可按需要修改反饋迴路電路50，使得在輸入資料信號D的位準維持恆定的情況下，在時脈信號CK處於第一位準時所判定的第二節點NET2的前一電壓位準以及在時脈信號CK處於不同於第一位準的第二位準時所判定的第二節點NET2的下一電壓位準可維持不變。
在前述描述中，可理解，時脈信號CK操作以提供正反器類型操作。然而，不管時脈信號CK的電壓位準的變化如何，只要輸入資料信號D的電壓位準維持恆定，則圖1的半導體電路1能夠使第一節點NET1、第二節點NET2以及第三節點NET3的各別明顯電壓位準維持恆定。以此方式，本發明概念的某些實施例能夠在輸入資料信號D的位準維持恆定的情況下，防止回應於時脈信號CK的連續轉變的反覆預充電/放電。因此，可恰當地維持正反器操作效能，且具有相對更低的功率消耗。
圖2A以及圖2B為進一步說明根據本發明概念的某些實施例的圖1的半導體電路1的操作的時序圖。
共同地參考圖1以及圖2A，在輸入資料信號D維持於L處且時脈信號CK在L與H之間反覆轉變的情形下，第一節點NET1、第二節點NET2以及第三節點NET3的電壓分別維持於H、L以及H處。
具體而言，在第一時間ta1處，假定輸入資料信號D的位準為L，且假定時脈信號CK的位準為H。因此，在第一時間ta1處，由於輸入資料信號D為L，由輸入資料信號D閘控的第一P型電晶體P1被打開。另一方面，與第一P型電晶體P1串聯且由時脈信號CK閘控的第二P型電晶體P2以及由輸入資料信號D閘控的第一N型電晶體N1被關閉。此時，與第二P型電晶體P2並聯且由第二節點NET2的電壓閘控以控制第一P型電晶體P1相對於第一節點NET1的輸出的第三P型電晶體P3被打開。因此，第一P型電晶體P1以及第三P型電晶體P3上拉第一節點NET1，藉此判定第一節點NET1的電壓的位準（在圖2A的第一時間ta1處的工作實例中）在H處。此時，第三P型電晶體P3由於第二節點NET2的電壓為L同時輸入資料信號D的位準維持L而打開。
關於第一時間ta1處的第一鎖存器20，由時脈信號CK閘控的第五P型電晶體P5以及由第一節點NET1的電壓閘控的第四P型電晶體P4兩者被關閉。另外，由時脈信號CK閘控的第三N型電晶體N3以及與第三N型電晶體N3串聯且由第一節點NET1的電壓閘控的第四N型電晶體N4被打開。因此，第三N型電晶體N3以及第四N型電晶體N4下拉第二節點NET2，藉此判定第二節點NET2的電壓（在圖2A的工作實例中）在L處。
關於第一時間ta1處的第二鎖存器30，由第二節點NET2的電壓閘控的第九P型電晶體P9以及由時脈信號CK閘控的第十N型電晶體N10被打開。另外，與第十N型電晶體N10串聯且由第一節點NET1的反向電壓閘控的第九N型電晶體N9以及與第九N型電晶體N9串聯且由第二節點NET2的電壓閘控的第八N型電晶體N8被關閉。因此，第九P型電晶體P9上拉第三節點NET3，藉此判定第三節點NET3的電壓（在圖2A的工作實例中）在H處。
進一步參考圖1以及圖2A，在第一時間ta1之後的第二時間ta2處，假定輸入資料信號D維持L，且假定時脈信號CK自H轉變至L。隨後，在第二時間ta2之後的第三時間ta3，仍假定輸入資料信號D維持L，且假定時脈信號CK維持L。
參看第三時間ta3處的第一電路10，由輸入資料信號D閘控的第一P型電晶體P1以及與第一P型電晶體P1串聯且由時脈信號CK閘控的第二P型電晶體P2被打開。另外，由輸入資料信號D閘控的第一N型電晶體N1被關閉。因此，第一P型電晶體P1以及第二P型電晶體P2上拉第一節點NET1，藉此判定第一節點NET1的電壓（在圖2A的工作實例中）在H處。
關於第三時間ta3處的第一鎖存器20，由時脈信號CK閘控的第五P型電晶體P5以及由第一節點NET1的電壓閘控的第四N型電晶體N4被打開。另外，由第一節點NET1的電壓閘控的第四P型電晶體P4以及由時脈信號CK閘控的第三N型電晶體N3被關閉。因此，第一鎖存器20防止在前述狀況下預充電第二節點NET2。
實情為，安置於第一鎖存器20的輸出與第二鎖存器30的輸入之間的反饋迴路電路50在時脈信號CK為H時維持第一時間ta1處的第二節點NET2的電壓的位準，且亦在時脈信號CK為L時維持第二時間ta2處的第二節點NET2的電壓的位準。
具體而言，在反饋迴路電路50中，由時脈信號CK閘控的第六P型電晶體P6、由第二節點NET2的反向電壓閘控的第五N型電晶體N5以及由第一節點NET1的電壓閘控的第七N型電晶體N7被打開。另外，由第一節點NET1的電壓閘控的第七P型電晶體P7、由第二節點NET2的反向電壓閘控的第八P型電晶體P8以及由時脈信號CK閘控的第六N型電晶體N6被關閉。因此，第五N型電晶體N5以及第七N型電晶體N7下拉第二節點NET2，藉此將第二節點NET2處的電壓的位準維持在L處。
關於第二鎖存器30，由第二節點NET2的電壓閘控的第九P型電晶體P9被打開。另外，由時脈信號CK閘控的第十N型電晶體N10、與第十N型電晶體N10串聯且由第一節點NET1的反向電壓閘控的第九N型電晶體N9以及與第九N型電晶體N9串聯且由第二節點NET2的電壓閘控的第八N型電晶體N8被關閉。因此，第九P型電晶體P9上拉第三節點NET3，藉此將第三節點NET3的電壓位準維持在H處。
如上文所描述，在輸入資料信號D保持在恆定的L位準的狀況下，不管時脈信號CK的位準的變化如何，第一節點NET1、第二節點NET2以及第三節點NET3的電壓分別維持在Ｈ、L以及Ｈ處。因此，在輸入資料信號D的位準維持恆定的狀況下，有可能防止回應於時脈信號CK的位準的連續轉變的反覆預充電/放電。其結果是，可恰當地維持正反器操作效能，但具有相對更低的功率消耗。
現參看圖1以及圖2B，在輸入資料信號D的位準維持於H且時脈信號CK的位準在L與H之間反覆轉變的狀況下，第一節點NET1、第二節點NET2以及第三節點NET3的電壓分別維持於L、H以及L。
具體而言，在第一時間tb1處，假定輸入資料信號D的位準為H，且假定時脈信號CK的位準為L。
關於第一時間tb1處的第一電路10，由於輸入資料信號D的位準為H，因此由輸入資料信號D閘控的第一N型電晶體N1以及由時脈信號CK的電壓閘控的第二P型電晶體P2被打開。另外，由輸入資料信號D閘控的第一P型電晶體P1被關閉。因此，第一N型電晶體N1下拉第一節點NET1，藉此判定第一節點NET1的電壓（在圖2B的工作實例中）為L。
關於第一鎖存器20，由時脈信號CK閘控的第五P型電晶體P5以及與第五P型電晶體P5串聯且由第一節點NET1的電壓閘控的第四P型電晶體P4被打開。另外，由時脈信號CK閘控的第三N型電晶體N3以及與第三N型電晶體N3串聯且由第一節點NET1的電壓閘控的第四N型電晶體N4被關閉。因此，第四P型電晶體P4以及第五P型電晶體P5上拉第二節點NET2，藉此判定第二節點NET2的電壓（在圖2B的工作實例中）為H。
關於第二鎖存器30，由第二節點NET2的電壓閘控的第九P型電晶體P9以及由時脈信號CK閘控的第十N型電晶體N10被關閉。另外，與第十N型電晶體N10串聯且由第一節點NET1的反向電壓閘控的第九N型電晶體N9、以及與第九N型電晶體N9串聯且由第二節點NET2的電壓閘控的第八N型電晶體N8被打開。因此，第八N型電晶體N8下拉第三節點NET3，藉此判定第三節點NET3的電壓（在圖2B的工作實例中）為L。
在第一時間tb1之後的第二時間tb2處，假定輸入資料信號D維持於H，且假定時脈信號CK自L轉變至H。隨後，在第二時間tb2之後的第三時間tb3處，假定輸入資料信號D維持於H，且假定時脈信號CK亦維持於H。
關於第三時間tb3處的第一電路10，由於輸入資料信號D為H，因此由輸入資料信號D閘控的第一N型電晶體N1被打開。另外，由輸入資料信號D閘控的第一P型電晶體P1以及與第一P型電晶體P1串聯且由時脈信號CK閘控的第二P型電晶體P2被關閉。因此，第一N型電晶體N1下拉節點NET1，藉此將第一節點NET1的電壓維持於L。
關於第一鎖存器20，由時脈信號CK閘控的第五P型電晶體P5以及由第一節點NET1的電壓閘控的第四N型電晶體N4被關閉。另外，由第一節點NET1的電壓閘控的第四P型電晶體P4以及由時脈信號CK閘控的第三N型電晶體N3被打開。因此，第一鎖存器20防止第二節點NET2在前述狀況下放電。
實情為，安置於第一鎖存器20的輸出與第二鎖存器30的輸入之間的反饋迴路電路50在時脈信號CK為L時維持第一時間tb1處的第二節點NET2的電壓位準，且亦在時脈信號CK為H時維持第二時間tb2處的第二節點NET2的電壓位準。
具體而言，關於反饋迴路電路50，由時脈信號CK閘控的第六P型電晶體P6、由第二節點NET2的反向電壓閘控的第五N型電晶體N5以及由第一節點NET1的電壓閘控的第七N型電晶體N7被關閉。另外，由第一節點NET1的電壓閘控的第七P型電晶體P7、由第二節點NET2的反向電壓閘控的第八P型電晶體P8以及由時脈信號CK閘控的第六N型電晶體N6被打開。因此，第七P型電晶體P7以及第八P型電晶體P8上拉第二節點NET2，藉此將第二節點NET2的電壓位準維持於H。
關於第二鎖存器30，由第二節點NET2的電壓閘控的第九P型電晶體P9被關閉。另外，由時脈信號CK閘控的第十N型電晶體N10、與第十N型電晶體N10串聯且由第一節點NET1的反向電壓閘控的第九N型電晶體N9、以及與第九N型電晶體N9串聯且由第二節點NET2的電壓閘控的第八N型電晶體N8被打開。因此，第十N型電晶體N10、第九N型電晶體N9以及第八N型電晶體N8下拉第三節點NET3，藉此將第三節點NET3的電壓位準維持於L。
如上文所描述，在輸入資料信號D維持於恆定H的情形下，不管時脈信號CK的位準的變化如何，第一節點NET1、第二節點NET2以及第三節點NET3的電壓分別維持於L、H以及L。因此，在輸入資料信號D的位準維持恆定的情形下，有可能防止回應於時脈信號CK的連續轉變的重複預充電/放電。其結果是，可恰當地維持正反器操作效能，但具有相對更低的功率消耗。
圖3A以及圖3B為進一步說明圖1中所說明的半導體電路1的操作的額外時序圖。
參看圖1以及圖3A，假定時間tc2以及時間tc3分別對應於圖2A的時間ta1以及時間ta2，且假定時間tc5以及時間tc6分別對應於圖2B的時間tb1以及時間tb2。
假定輸入資料信號D的位準在時間tc1與時間tc3之間為L，且進一步假定輸入資料信號D的位準在時間tc4與時間tc7之間為Ｈ。因此，即使當時脈信號CK在時間tc1至時間tc3期間根據半導體電路1的操作而在L與H之間重複轉變時，第一節點NET1以及第二節點NET2的電壓亦分別維持於H以及L。另外，即使時脈信號CK在時間tc4至時間tc7期間在L與H之間反覆轉變，第一節點NET1以及第二節點NET2的電壓亦分別維持於L以及H。
參看圖3B，假定時間td1以及時間td2分別對應於圖2B的時間tb1以及時間tb2，且假定時間td5以及時間td6分別對應於圖2A的時間ta1以及時間ta2。
輸入資料信號D在時間td1至時間td3期間維持於H，且在時間td4至時間td7期間維持於L。即使時脈信號CK在時間td1至時間td3期間根據半導體電路1的操作而在L與H之間反覆轉變，第一節點NET1以及第二節點NET2的電壓亦分別維持於L以及Ｈ。另外，即使時脈信號CK在時間tc4至時間tc7期間在L與H之間反覆轉變，第一節點NET1以及第二節點NET2的電壓亦分別維持於H以及L。
圖4為根據本發明概念的另一個實施例的半導體電路2的圖。
圖4的半導體電路2與圖1的半導體電路1的不同之處在於半導體電路1的第一電路10包含與第二P型電晶體P2並聯且由第二節點NET2的電壓閘控的第三P型電晶體P3，而圖4的半導體電路2包含：第一電路10a，所述第一電路包含由輸入資料信號D閘控以控制與供電電壓VDD的連接的第一P型電晶體P1、由時脈信號CK閘控以傳遞第一P型電晶體P1相對於第一節點NET1的輸出的第二P型電晶體P2。再次提供與第一P型電晶體P1以及第二P型電晶體P2串聯且由輸入資料信號D閘控以控制與地面的連接的第一N型電晶體N1。
亦即，半導體電路2的第一電路10a不必含有與第二P型電晶體P2並聯的第三P型電晶體P3，如由圖1中展示的實施例所建議。
在圖1的前一實施例中，第三P型電晶體P3經組態以由第二節點NET2的電壓閘控，以便在輸入資料信號D為L且時脈信號CK為H的狀況下將第一節點NET1維持於H。然而，即使在第一節點NET1浮動時，若在第一節點NET1維持於H時使第二節點NET2放電，則可操作圖4的半導體電路2（類似於根據圖1的實施例的半導體電路1），同時在輸入資料信號D的位準維持恆定的狀況下防止回應於時脈信號CK的連續轉變的重複預充電/放電。
圖5為根據本發明概念的另一實施例的半導體電路3的圖。
根據圖5的實施例的半導體電路3與根據圖1的實施例的半導體電路1的不同之處在於安置於第一鎖存器20的輸出與第二鎖存器30的輸入之間的反饋迴路電路50a以不同於圖1的反饋迴路電路50的方式組態。亦即，能夠在時脈信號CK處於第一位準時以及在時脈信號CK處於第二位準時維持第二節點NET2的電壓位準的任意電路可安置於第一鎖存器20的輸出與第二鎖存器30的輸入之間。
圖6為根據本發明概念的另一實施例的半導體電路4的圖。
參見圖6，根據圖6的實施例半導體電路4包含控制電路10b，除圖1的半導體電路1的第二P型電晶體P2以及第三P型電晶體P3外，所述控制電路亦包含P型電晶體P13、P型電晶體P14、P型電晶體P15、P型電晶體P16，以及N型電晶體N13、N型電晶體N14、N型電晶體N15以及N型電晶體N16。控制電路10b接收掃描啟用信號SE作為能夠控制半導體電路4的操作（亦即，輸出資料信號Q的提供）的控制信號。當掃描啟用信號SE被啟動時，將根據掃描輸入信號SI的位準判定輸出資料信號Q的位準。當掃描啟用信號SE未啟動時，將根據輸入資料信號D的位準判定輸出資料信號Q的位準。
具體而言，控制電路10b包含串聯配置於供電電壓VDD與連接第二P型電晶體P2與第三P型電晶體P3的輸入的節點之間的第十三P型電晶體P13以及第十四P型電晶體P14。第十三P型電晶體P13由掃描啟用信號SE閘控，且第十四P型電晶體P14由輸入資料信號D閘控。控制電路10b亦包含串聯配置於供電電壓VDD與連接第二P型電晶體P2與第三P型電晶體P3的輸入的節點之間的第十五P型電晶體P15以及第十六P型電晶體P16。第十五P型電晶體P15由掃描輸入信號SI閘控，且第十六P型電晶體P16由掃描啟用信號SE的反向版本（下文稱「反向掃描啟用信號」或「NSE」）閘控。
在類似配置中，控制電路10b包含串聯配置於地面與第一節點NET1（亦連接第二P型電晶體P2與第三P型電晶體P3的輸出的節點）之間的第十三N型電晶體N13以及第十四N型電晶體N14。第十三N型電晶體N13由輸入資料信號D閘控，且第十四N型電晶體N14由反向掃描啟用信號NSE閘控。控制電路10b亦包含串聯配置於地面與第一節點NET1之間的第十五N型電晶體N15以及第十六N型電晶體N16。第十五N型電晶體N15由掃描啟用信號SE閘控，且第十六N型電晶體N16由掃描輸入信號SI閘控。
圖7為根據本發明概念的另一實施例的半導體電路5的圖。
參看圖1以及圖7，相對於圖1的半導體電路1，半導體電路5包含第一鎖存器電路20a，所述第一鎖存器電路進一步包含連接於供電電壓VDD與由時脈信號閘控的第五P型電晶體P5之間的第十七P型電晶體P17。在此，第十七P型電晶體P17由用作關於半導體電路5的額外控制信號的重設信號R閘控。當重設信號R啟動時，輸出資料信號Q的位準維持於第二位準（例如，L），且當重設信號R未啟動時，將根據輸入資料信號D的位準判定輸出資料信號Q的位準。
仍參考圖1以及圖7，相對於圖1的半導體電路1，半導體電路5包含反饋迴路電路50b，所述反饋迴路電路進一步包含連接於第二節點NET2與地面之間的第十七N型電晶體N17，以及連接於供電電壓VDD與連接第六P型電晶體以及第七P型電晶體的節點之間的第十八P型電晶體P18。第十七N型電晶體N17以及第十八P型電晶體P18兩者都由重設信號R閘控。
仍參考圖1以及圖7，相對於圖1的半導體電路1，半導體電路5包含第二電路40a，所述第二電路包含代替第三反相器G3的反或（NOR）邏輯閘GR1。NOR邏輯閘GR1接收第三節點NET3的電壓以及重設信號R作為輸入，以選擇性地提供共同應用於第十一N型電晶體N11以及第十一P型電晶體P11的閘的輸出信號。
圖8為根據本發明概念的另一實施例的半導體電路6的圖。
參看圖1以及圖8，相對於圖1的半導體電路1，半導體電路6包含第一電路10c，所述第一電路進一步包含與第一N型電晶體N1並聯且由設定信號S（經提供作為用於控制半導體電路6的另一控制信號）閘控的第十八N型電晶體N18。當設定信號S啟動時，輸出資料信號Q的位準維持於第一位準（例如，H），且當設定信號S未啟動時，將根據輸入資料信號D的位準判定輸出資料信號Q的位準。
仍參考圖1以及圖8，相對於圖1的半導體電路1，半導體電路6包含反饋迴路電路50c，所述反饋迴路電路進一步包含代替第二反相器G2的NOR邏輯閘GR2。NOR邏輯閘GR2接收第二節點NET2的電壓以及設定信號S作為輸入，以選擇性地提供共同應用於第五N型電晶體N5以及第八P型電晶體P8的閘的輸出信號。
仍參考圖1以及圖8，相對於圖1的半導體電路1，半導體電路6包含第二鎖存器30a，所述第二鎖存器進一步包含與第二電路40b的第十一N型電晶體並聯的第十九N型電晶體N19。在此，第十九N型電晶體N19亦由設定信號S閘控以控制第八N型電晶體N8相對於第三節點NET3的輸出。
仍參考圖1以及圖8，相對於圖1的半導體電路1，半導體電路6包含第二電路40b，所述第二電路進一步包含連接於第十一P型電晶體P11與供電電壓VDD之間的第十九P型電晶體P19。第十九P型電晶體P19由設定信號S閘控以進一步控制第二電路40b中的供電電壓VDD的連接。
圖9為根據本發明概念的實施例的包含一或多個半導體電路的系統單晶片（system-on-chip；SoC）系統1000的方塊圖。
參看圖9，SoC系統1000包含應用程式處理器1001以及動態隨機存取記憶體（dynamic random access memory；DRAM）1060。
應用程式處理器1001可包含中央處理單元（central processing unit；CPU）1010、多媒體系統1020、匯流排1030、記憶體系統1040以及周邊電路1050。
CPU 1010可執行驅動SoC系統1000所需的的操作。在本發明概念的一些實施例中，CPU 1010可經組態為包含多個核心的多核心環境。
多媒體系統1020可用於執行SoC系統1000中的各種多媒體功能。多媒體系統1020可包含3D引擎模組、視訊編解碼器、顯示系統、攝影機系統、以及後處理器。
匯流排1030可用於在CPU 1010、多媒體系統1020、記憶體系統1040以及周邊電路1050當中的資料通信。在本發明概念的一些實施例中，匯流排1030可具有多層結構。具體而言，匯流排1030可為（但不限於）多層先進高效能匯流排（advanced high-performance bus；AHB）或多層先進可擴展介面（advanced extensible interface；AXI）。
記憶體系統1040可提供應用程式處理器1001連接至外部記憶體（例如，DRAM 1060）且以高速操作所需的環境。在一些實施例中，記憶體系統1040可包含用於控制外部記憶體（例如，DRAM 1060）的控制器（例如，DRAM控制器）。
周邊電路1050可提供SoC系統1000平穩地連接至外部裝置（例如，主機板）所需的環境。因此，周邊電路1050可包含使得連接至SoC系統1000的外部裝置能夠與SoC系統1000相容的各種介面。
DRAM 1060可充當應用程式處理器1001的操作所需的工作記憶體。在一些實施例中，DRAM 1060可位於應用程式處理器1001外部，如圖式中所說明。具體而言，DRAM 1060可以堆疊式封裝（package on package；PoP）的形式與應用程式處理器1001一起封裝。
SoC系統1000的元件中的至少一者可採用根據上文所描述的本發明概念的實施例的半導體電路中的任一者。
圖10為根據本發明概念的實施例的包含一或多個半導體電路的電子系統1100的方塊圖。
參看圖10，電子系統1100可包含控制器1110、輸入/輸出（I/O）裝置1120、記憶體裝置1130、介面1140以及匯流排1150。控制器1110、I/O裝置1120、記憶體裝置1130及/或介面1140可經由匯流排1150彼此連接。匯流排1150可充當用於傳輸資料的路徑。
控制器1110可包含微處理器、數位信號處理器、微控制器以及能夠執行與微處理器、數位信號處理器以及微控制器的彼等功能類似的功能的邏輯裝置中的至少一者。I/O裝置1120可包含小鍵盤、鍵盤以及顯示裝置。記憶體裝置1130可儲存資料及/或命令。介面1140可用於將資料傳輸至通信網路或自通信網路接收資料。介面1140可為有線或無線介面。在一實例中，介面1140可包含天線或有線或無線收發器。
儘管未在圖式中說明，但是電子系統1100可包含用於改良控制器1110的操作的工作記憶體，且可進一步包含高速DRAM或SRAM。
電子系統1100可應用於能夠在無線環境中傳輸及/或接收資訊的幾乎所有類型的電子產品，諸如，個人資料助理（PDA）、攜帶型電腦、網頁平板電腦、無線電話、行動電話、數位音樂播放器、記憶卡等。
電子系統1100的元件中的至少一者可採用根據上文所描述的本發明概念的實施例的半導體電路中的任一者。
圖11、圖12以及圖13為說明可包含根據可應用的本發明概念的實施例的一或多個半導體電路的各種系統的各別圖式。
圖11說明平板個人電腦（personal computer；PC）1200，圖12說明筆記型電腦1300，且圖13說明智慧型電話1400。如本文中所闡述，根據上文所描述的本發明概念的實施例的半導體電路中的至少一者可用於平板PC 1200、筆記型電腦1300以及智慧型電話1400。
如本文中所闡述，根據本發明概念的實施例的半導體電路亦可應用於除本文中所闡述的彼等裝置外的各種積體電路（integrated circuit；IC）裝置。亦即，雖然上文已經將平板PC 1200、筆記型電腦1300以及智慧型電話1400描述為根據本發明概念的實施例的半導體系統的實例，但根據實施例的半導體系統的實例不受限於平板PC 1200、筆記型電腦1300以及智慧型電話1400。在本發明概念的一些實施例中，半導體系統可經提供為以下各者：電腦、超行動個人電腦（Ultra Mobile PC；UMPC）、工作站、上網本電腦、PDA、攜帶型電腦、無線電話、行動電話、電子書、攜帶型多媒體播放器（portable multimedia player；PMP）、攜帶型遊戲控制台、導航裝置、黑箱、數位攝影機、3維電視機、數位音訊記錄器、數位音訊播放器、數位圖像記錄器、數位圖像播放器、數位視訊記錄器或數位視訊播放器等。
雖然上文已展示並描述例示性實施例，但對於熟習此項技術者將顯而易見的是，可在不脫離如由所附申請專利範圍所定義的本發明概念的範疇的情況下作出修改以及變化。
1‧‧‧半導體電路 2‧‧‧半導體電路 3‧‧‧半導體電路 4‧‧‧半導體電路 5‧‧‧半導體電路 6‧‧‧半導體電路 10‧‧‧第一電路 10a‧‧‧第一電路 10b‧‧‧控制電路 10c‧‧‧第一電路 20‧‧‧第一鎖存器 20a‧‧‧第一鎖存器電路 30‧‧‧第二鎖存器 30a‧‧‧第二鎖存器 40‧‧‧第二電路 40a‧‧‧第二電路 40b‧‧‧第二電路 50‧‧‧反饋迴路電路 50a‧‧‧反饋迴路電路 50b‧‧‧反饋迴路電路 50c‧‧‧反饋迴路電路 1000‧‧‧系統單晶片系統 1001‧‧‧應用程式處理器 1010‧‧‧中央處理單元 1020‧‧‧多媒體系統 1030‧‧‧匯流排 1040‧‧‧記憶體系統 1050‧‧‧周邊電路 1060‧‧‧動態隨機存取記憶體 1100‧‧‧電子系統 1110‧‧‧控制器 1120‧‧‧輸入/輸出裝置 1130‧‧‧記憶體裝置 1140‧‧‧介面 1150‧‧‧匯流排 1200‧‧‧平板個人電腦 1300‧‧‧筆記型電腦 1400‧‧‧智慧型電話 CK‧‧‧時脈信號 D‧‧‧輸入資料信號 GR1、GR2‧‧‧反或（NOR）邏輯閘 G1‧‧‧第一反相器 G2‧‧‧第二反相器 G3‧‧‧第三反相器 H‧‧‧高位準 L‧‧‧低位準 NET1‧‧‧第一節點 NET2‧‧‧第二節點 NET3‧‧‧第三節點 NSE‧‧‧反向掃描啟用信號 N1‧‧‧第二類型的第一電晶體/第一N型電晶體 N2‧‧‧第二N型電晶體 N3‧‧‧第二類型的第三電晶體/第三N型電晶體 N4‧‧‧第二類型的第四電晶體/第四N型電晶體 N5‧‧‧第五N型電晶體 N6‧‧‧第六N型電晶體 N7‧‧‧第七N型電晶體 N8‧‧‧第八N型電晶體 N9‧‧‧第九N型電晶體 N10‧‧‧第十N型電晶體 N11‧‧‧第十一N型電晶體 N12‧‧‧第十二N型電晶體 N13‧‧‧第十三N型電晶體 N14‧‧‧第十四N型電晶體 N15‧‧‧第十五N型電晶體 N16‧‧‧第十六N型電晶體 N17‧‧‧第十七N型電晶體 N18‧‧‧第十八N型電晶體 N19‧‧‧第十九N型電晶體 P1‧‧‧第一類型的第一電晶體/第一P型電晶體 P2‧‧‧第一類型的第二電晶體/第二P型電晶體 P3‧‧‧第三P型電晶體 P4‧‧‧第一類型的第四電晶體/第四P型電晶體 P5‧‧‧第一類型的第五電晶體/第五P型電晶體 P6‧‧‧第六P型電晶體 P7‧‧‧第七P型電晶體 P8‧‧‧第八P型電晶體 P9‧‧‧第九P型電晶體 P10‧‧‧第十P型電晶體 P11‧‧‧第十一P型電晶體 P12‧‧‧第十二P型電晶體 P13‧‧‧第十三P型電晶體 P14‧‧‧第十四P型電晶體 P15‧‧‧第十五P型電晶體 P16‧‧‧第十六P型電晶體 P17‧‧‧第十七P型電晶體 P18‧‧‧第十八P型電晶體 P19‧‧‧第十九P型電晶體 R‧‧‧重設信號 Q‧‧‧輸出資料信號 S‧‧‧設定信號 SE‧‧‧掃描啟用信號 SI‧‧‧掃描輸入信號 ta1‧‧‧第一時間 ta2‧‧‧第二時間 ta3‧‧‧第三時間 tb1‧‧‧第一時間 tb2‧‧‧第二時間 tb3‧‧‧第三時間 tc1~tc7‧‧‧時間 td1~td7‧‧‧時間 VDD‧‧‧供電電壓
本發明概念的上述及其他態樣以及特徵藉由參考隨附圖式而詳細描述其例示性實施例將變得更顯而易見，其中： 圖1、圖4、圖5、圖6、圖7以及圖8為說明根據本發明概念的實施例的各種半導體電路的各別圖。 圖2A、圖2B、圖3A以及圖3B為進一步說明根據本發明概念的實施例的半導體電路的操作的各別時序圖。 圖9為根據本發明概念的實施例的包含半導體電路的系統單晶片（system-on-chip；SoC）系統的方塊圖。 圖10為根據本發明概念的實施例的包含半導體電路的電子系統的方塊圖。 圖11、圖12以及圖13為說明根據本發明概念的實施例的半導體電路可應用於的系統的各別圖。
1‧‧‧半導體電路
10‧‧‧第一電路
20‧‧‧第一鎖存器
30‧‧‧第二鎖存器
40‧‧‧第二電路
50‧‧‧反饋迴路電路
CK‧‧‧時脈信號
D‧‧‧輸入資料信號
G1‧‧‧第一反相器
G2‧‧‧第二反相器
G3‧‧‧第三反相器
NET1‧‧‧第一節點
NET2‧‧‧第二節點
NET3‧‧‧第三節點
N1‧‧‧第二類型的第一電晶體/第一N型電晶體
N2‧‧‧第二N型電晶體
N3‧‧‧第二類型的第三電晶體/第三N型電晶體
N4‧‧‧第二類型的第四電晶體/第四N型電晶體
N5‧‧‧第五N型電晶體
N6‧‧‧第六N型電晶體
N7‧‧‧第七N型電晶體
N8‧‧‧第八N型電晶體
N9‧‧‧第九N型電晶體
N10‧‧‧第十N型電晶體
N11‧‧‧第十一N型電晶體
N12‧‧‧第十二N型電晶體
P1‧‧‧第一類型的第一電晶體/第一P型電晶體
P2‧‧‧第一類型的第二電晶體/第二P型電晶體
P3‧‧‧第三P型電晶體
P4‧‧‧第一類型的第四電晶體/第四P型電晶體
P5‧‧‧第一類型的第五電晶體/第五P型電晶體
P6‧‧‧第六P型電晶體
P7‧‧‧第七P型電晶體
P8‧‧‧第八P型電晶體
P9‧‧‧第九P型電晶體
P10‧‧‧第十P型電晶體
P11‧‧‧第十一P型電晶體
P12‧‧‧第十二P型電晶體
Q‧‧‧輸出資料信號
VDD‧‧‧供電電壓

Claims (20)

  1. 一種半導體電路，包括：第一電路，其回應於輸入資料信號及時脈信號判定第一節點的電壓；第一鎖存器，其回應於所述第一節點的所述電壓及所述時脈信號判定第二節點的電壓；第二鎖存器，其回應於所述第二節點的所述電壓及所述時脈信號判定第三節點的電壓；以及第二電路，其回應於所述第三節點的所述電壓及所述時脈信號提供輸出資料信號，其中所述第一電路包括：第一類型的第一電晶體，連接至供電電壓且由所述輸入資料信號閘控；第二類型的第一電晶體，連接於地面與所述第一節點之間且由所述輸入資料信號閘控；以及第一類型的第二電晶體，連接於所述第一類型的第一電晶體與所述第一節點之間且由所述時脈信號閘控，以控制所述第一類型的第一電晶體相對於所述第一節點的輸出；以及所述第一鎖存器包括：第一類型的第四電晶體，由所述第一節點的所述電壓閘控且上拉所述第二節點的所述電壓；第一類型的第五電晶體，連接於所述供電電壓與所述第一類型的第四電晶體之間且由所述時脈信號閘控； 第二類型的第四電晶體，與所述第一類型的第四電晶體串聯，由所述第一節點的所述電壓閘控，且下拉所述第二節點的所述電壓；以及第二類型的第三電晶體，連接於所述第二類型的第四電晶體與地面之間且由所述時脈信號閘控。
  2. 如申請專利範圍第1項所述的半導體電路，更包括：第一反相器，提供所述第一節點的所述電壓的反向版本；以及第二類型的第二電晶體，連接於所述第一節點與所述第二類型的第四電晶體同所述第二類型的第三電晶體之間的節點之間，且由所述第一節點的所述電壓的所述反向版本閘控。
  3. 如申請專利範圍第2項所述的半導體電路，其中所述第一電路更包括：第一類型的第三電晶體，與所述第一類型的第二電晶體並聯且由所述第二節點的所述電壓閘控，以進一步控制所述第一類型的第一電晶體相對於所述第一節點的所述輸出。
  4. 如申請專利範圍第2項所述的半導體電路，其中所述第一鎖存器更包括：第一類型的電晶體，連接於所述第一類型的第五電晶體與所述供電電壓之間且由重設信號閘控。
  5. 如申請專利範圍第3項所述的半導體電路，更包括反饋迴路電路，其中所述反饋迴路電路包括：第二反相器，連接至所述第二節點且提供所述第二節點的所述電壓的反向版本；第一類型的第六電晶體，由所述時脈信號閘控以控制所述反 饋迴路電路至所述供電電壓的連接，以及第一類型的第七電晶體，與所述第一類型的第六電晶體並聯且由所述第一節點的所述電壓閘控以進一步控制所述反饋迴路電路內的所述供電電壓的所述連接；第一類型的第八電晶體，由所述第二節點的所述電壓的所述反向版本閘控以控制所述第一類型的第六電晶體以及所述第一類型的第七電晶體相對於所述第二節點的輸出；第二類型的第六電晶體，由所述時脈信號閘控以控制在所述反饋迴路電路內至地面的連接，以及第二類型的第七電晶體，與所述第二類型的第六電晶體並聯且由所述第一節點的所述電壓閘控以進一步控制在所述反饋迴路電路內至地面的所述連接；以及第二類型的第五電晶體，由所述第二節點的所述電壓的所述反向版本閘控，且連接於所述第一類型的第八電晶體與所述第二類型的第六電晶體以及所述第二類型的第七電晶體的並聯組合之間，以控制所述第二類型的第六電晶體以及所述第二類型的第七電晶體相對於所述第二節點的所述輸出。
  6. 如申請專利範圍第4項所述的半導體電路，更包括反饋迴路電路，其中所述反饋迴路電路包括：第二反相器，連接至所述第二節點且提供所述第二節點的所述電壓的反向版本；第一類型的第六電晶體，由所述時脈信號閘控以控制所述反饋迴路電路至所述供電電壓的連接，以及第一類型的第七電晶體，與所述第一類型的第六電晶體並聯且由所述第一節點的所述電壓閘控以進一步控制在所述反饋迴路電路內所述供電電壓的所述連 接；第一類型的第八電晶體，由所述第二節點的所述電壓的所述反向版本閘控，以控制所述第一類型的第六電晶體以及所述第一類型的第七電晶體相對於所述第二節點的輸出；第二類型的第六電晶體，由所述時脈信號閘控以控制在所述反饋迴路電路內至地面的連接，以及第二類型的第七電晶體，與所述第二類型的第六電晶體並聯且由所述第一節點的所述電壓閘控以進一步控制在所述反饋迴路電路內至地面的所述連接；第二類型的第五電晶體，由所述第二節點的所述電壓的所述反向版本閘控，且連接於所述第一類型的第八電晶體與所述第二類型的第六電晶體以及所述第二類型的第七電晶體的並聯組合之間，以控制所述第二類型的第六電晶體以及所述第二類型的第七電晶體相對於所述第二節點的所述輸出；第一類型的電晶體，連接於所述第一類型的第六電晶體以及所述第一類型的第七電晶體的所述並聯組合與所述供電電壓之間，且由所述重設信號閘控；以及第二類型的電晶體，連接於所述第二節點與地面之間且由所述重設信號閘控。
  7. 如申請專利範圍第6項所述的半導體電路，其中所述第二電路包括：反或閘，接收所述第三節點的所述電壓及所述重設信號作為輸入且提供反或輸出；第二類型的第十一電晶體，連接於所述第三節點與所述第二類型的第八電晶體同所述第二類型的第九電晶體之間的節點之 間，且由所述反或輸出閘控；第一類型的第十電晶體以及第一類型的第十一電晶體，串聯於所述供電電壓與所述第三節點之間，其中所述第一類型的第十一電晶體由所述第三節點的所述電壓的所述反向版本閘控，且所述第一類型的第十電晶體由所述時脈信號閘控；第一類型的第十二電晶體以及第二類型的第十二電晶體，串聯於所述供電電壓與地面之間，其中所述第一類型的第十二電晶體以及所述第二類型的第十二電晶體由所述第三節點的所述電壓共同閘控，且在所述第一類型的第十二電晶體與所述第二類型的第十二電晶體之間的節點處提供資料輸出信號。
  8. 如申請專利範圍第5項所述的半導體電路，其中所述第二鎖存器包括：第一類型的第九電晶體，由所述第二節點的所述電壓閘控以控制所述第二鎖存器中至所述供電電壓的連接；第二類型的第八電晶體，由所述第二節點的所述電壓閘控以控制所述第二鎖存器至地面的連接；第二類型的第九電晶體，控制所述第二類型的第八電晶體相對於所述第三節點的輸出，且由所述第一節點的所述電壓的所述反向版本閘控；以及第二類型的第十電晶體，由所述時脈信號閘控以控制所述第二類型的第九電晶體相對於所述第三節點的所述輸出。
  9. 如申請專利範圍第8項所述的半導體電路，其中所述第二電路包括：第三反相器，連接至所述第三節點且提供所述第三節點的所 述電壓的反向版本；第二類型的第十一電晶體，連接於所述第三節點與所述第二類型的第八電晶體同所述第二類型的第九電晶體之間的節點之間，且由所述第三節點的所述電壓的所述反向版本閘控；第一類型的第十電晶體以及第一類型的第十一電晶體，串聯於所述供電電壓與所述第三節點之間，其中所述第一類型的第十一電晶體由所述第三節點的所述電壓的所述反向版本閘控，且所述第一類型的第十電晶體由所述時脈信號閘控；以及第一類型的第十二電晶體以及第二類型的第十二電晶體，串聯於所述供電電壓與地面之間，其中所述第一類型的第十二電晶體以及所述第二類型的第十二電晶體由所述第三節點的所述電壓共同閘控，且在所述第一類型的第十二電晶體與所述第二類型的第十二電晶體之間的節點處提供資料輸出信號。
  10. 一種半導體電路，包括：第一電路，包含由輸入資料信號閘控以控制所述第一電路中至供電電壓的連接的第一類型的第一電晶體、由時脈信號閘控以控制所述第一類型的第一電晶體相對於第一節點的輸出的第一類型的第二電晶體，以及由所述輸入資料信號閘控以控制所述第一電路中至地面的連接的第二類型的第一電晶體；第一鎖存器，包含由所述時脈信號閘控以控制所述第一鎖存器中至所述供電電壓的連接的第一類型的第五電晶體、由所述第一節點的所述電壓閘控以控制所述第一類型的第五電晶體對於第二節點的輸出的第一類型的第四電晶體、連接於所述第二節點與地面之間的第二類型的第三電晶體及第二類型的第四電晶體的串 聯組合，其中所述第二類型的第三電晶體由所述時脈信號閘控，且所述第二類型的第四電晶體由所述第一節點的所述電壓閘控以控制所述第二類型的第三電晶體對所述第二節點的輸出；第二鎖存器，包含由所述第二節點的所述電壓閘控以控制所述供電電壓與第三節點之間的連接的第一類型的電晶體，以及由所述第一節點的所述電壓的反向版本閘控以控制所述第三節點與地面之間的連接的第二類型的電晶體；以及第二電路，回應於所述第三節點的電壓位準及所述時脈信號而對輸出資料信號進行輸出。
  11. 如申請專利範圍第10項所述的半導體電路，其中所述第一電路更包括：第一類型的第三電晶體，與所述第一類型的第二電晶體並聯且由所述第二節點的所述電壓閘控以進一步控制所述第一類型的第一電晶體相對於所述第一節點的所述輸出。
  12. 如申請專利範圍第10項所述的半導體電路，更包括：反饋迴路電路，包含所述第二節點且安置於所述第一鎖存器的輸出與所述第二鎖存器的輸入之間，其中所述反饋迴路電路控制在所述時脈信號處於第一位準時判定的所述第二節點的前一電壓以及在所述時脈信號處於第二位準時判定的所述第二節點的下一電壓位準，使得所述前一電壓及所述下一電壓為相同電壓。
  13. 如申請專利範圍第12項所述的半導體電路，其中所述反饋迴路電路基於所述時脈信號、所述第一節點的所述電壓以及所述第二節點的所述前一電壓位準判定所述第二節點的所述電壓。
  14. 如申請專利範圍第12項所述的半導體電路，更包括：控制電路，安置於所述第一電路、所述第一鎖存器、所述第二鎖存器、所述第二電路以及所述反饋迴路電路中之至少一者中，其中所述控制電路接收控制由所述半導體電路進行的所述輸出資料信號的所述輸出的至少一個控制信號。
  15. 一種半導體電路，包括：第一電路，其回應於輸入資料信號及時脈信號判定第一節點的電壓；第一鎖存器，回應於所述第一節點的所述電壓及所述時脈信號判定第二節點的電壓；以及第二鎖存器，回應於所述第二節點的所述電壓及所述時脈信號判定第三節點的電壓，其中所述第一鎖存器包括第一電晶體、第二電晶體、第三電晶體以及第四電晶體，其中所述第一電晶體由所述時脈信號閘控以提供供電電壓，所述第二電晶體由所述第一節點的所述電壓位準閘控以控制所述第一電晶體相對於所述第二節點的輸出，所述第三電晶體由所述時脈信號閘控以控制至地面的連接，且所述第四電晶體由所述第一節點的所述電壓閘控以控制所述第三電晶體相對於所述第二節點的輸出。
  16. 如申請專利範圍第15項所述的半導體電路，其中所述第一電路在所述輸入資料信號為第一電壓位準時使所述第一節點放電，且在所述輸入資料信號為與所述第一電壓位準不同的第二電壓位準時使所述第一節點預充電。
  17. 如申請專利範圍第16項所述的半導體電路，其中在使 所述第一節點放電之後，所述第一鎖存器在所述時脈信號為第三電壓位準時維持所述第二節點的前一電壓位準，且在所述時脈信號為與所述第三電壓位準不同的第四電壓位準時使所述第二節點預充電。
  18. 如申請專利範圍第16項所述的半導體電路，其中在使所述第一節點預充電之後，所述第一鎖存器在所述時脈信號為第三電壓位準時使所述第二節點放電，且在所述時脈信號為與所述第三電壓位準不同的第四電壓位準時維持所述第二節點的前一電壓位準。
  19. 如申請專利範圍第16項所述的半導體電路，其中回應於具有第一電壓位準的所述輸入資料信號，所述第二電路使所述第三節點放電，且回應於具有與所述第一電壓位準不同的第二電壓位準的所述輸入資料信號，所述第二電路使所述第三節點預充電。
  20. 如申請專利範圍第15項所述的半導體電路，其中所述第一電晶體以及所述第二電晶體為P通道金屬氧化物半導體電晶體，且所述第三電晶體以及所述第四電晶體為N通道金屬氧化物半導體電晶體。
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