KR100473386B1 - 글리치가 제거된 디-플립플롭 - Google Patents

글리치가 제거된 디-플립플롭 Download PDF

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Abstract

본 발명은 D-플립플롭에 특정 조건이 인가될 때 글리치 현상이 발생하는 것을 방지하면서도, 중복되는 트랜지스터의 구성을 간략화하여 집적도를 향상시킬 수 있는 D-플립플롭을 제공하기 위한 것으로, 이를 위해 본 발명은, 플립플롭 입력신호를 클럭의 폴링 에지에 동기시켜 인가받는 입력부; 상기 입력부의 출력 신호를 상기 클럭의 라이징 에지에 동기시켜 출력하는 클럭 동기부; 상기 입력부의 출력 신호를 반전하여 출력 인에이블 신호를 생성하는 출력 제어부; 상기 클럭 동기부 및 상기 출력 제어부의 출력 신호에 응답하여 플립플롭 출력신호를 출력하는 출력수단; 및 상기 클럭 동기부의 출력 신호에 제어받아 상기 플립플롭 입력신호가 "제1로직"를 유지하는 특정 구간에서 상기 플립플롭 출력신호가 방전되는 것을 차단하기 위한 방전 차단부를 포함하는 D-플립플롭을 제공한다.

Description

글리치가 제거된 디-플립플롭{D-FLIP FLOP WITH DISPOSED GLITCH}
본 발명은 반도체 집적회로에 관한 것으로, 특히 글리치(Glitch)가 감소되어 안정적으로 동작하는 CMOS(Complementary Metal Oxide Semiconductor) 회로용 D-플립플롭(Delay flip-flop)에 관한 것이다.
현대 사회의 정보 통신 기술은 사회 문화의 전반에 걸쳐서 많은 영향을 미치고 있다. 특히, 인터넷 기술, 개인용 단말기,휴대용 컴퓨터 등의 급속한 발달로 인해서 사회 구성원이 접하고 처리해야 하는 정보량은 점점 더 늘어나고 있다. 이러한 상황과 맞물려 1GHz 이상의 클럭 속도로 동작하는 마이크로 프로세서(Micro processor)가 속속 개발되어 오고 있다. 이렇게 시스템의 고집적 및 고속화 추세에 있어서, 고속 디지털 시스템을 구성하는 내부 회로들이나 클럭 네트워크(Clock network)에 대한 세심한 설계가 절실히 요구되고 있다. 고속 디지털 시스템의 내부 회로들은 크게 두가지 기능들로 구분될 수 있다. 첫번째 기능은 입력 신호에 응답하여 원하는 출력 신호를 내보내는 로직 기능이다. 두번째 기능은 클럭 신호에 동기되어 입력 신호를 저장하거나 저장된 신호를 출력하는 메모리 기능이다. 그러한 메모리 기능을 갖는 블록 내에서 가장 기본적이고 핵심이되는 부분이 플립플롭이다.
플립플롭의 가장 기본적인 구조는 두 개의 JK 래치들을 연결한 마스터-슬레이브 구조(Master-slave structure)이다. 하지만, 그러한 구조는, 너무 복잡하고 동작 속도가 느리기 때문에, 고속의 디지털 시스템에는 적용할 수 없다는 단점이 있다. 이러한 단점을 개선하기 위해서 내부 노드의 기생 커패시턴스를 이용하는 다이나믹 형태(Dynamic type)의 플립플롭(이하 D-플립플롭이라 한다)들이 개발되어 왔다.
도 1은 종래기술에 따른 D-플립플롭을 도시한 회로도이다(J.Yuan et al. "High-Speed CMOS circuit Technique" IEEE Journal-Solid State Circuit, vol.24, no.1,Feb., pp 62-70. 1989 참조).
도 1을 참조하면, 종래의 D-플립플롭은 플립플롭 입력신호 D를 클럭(CLK)의 폴링 에지(Falling edge)에 동기시켜(실제적으로는 에지에 동기되는 것이 아닌 '로직 로우'의 레벨에 동기하여 동작함) 입력하는 입력부(100)와, 입력부(100)의 출력 노드 N0 신호를 클럭(CLK)의 라이징 에지(Rising edge)에 동기시켜(실제적으로는 에지에 동기되는 것이 아닌 '로직 하이'의 레벨에 동기하여 동작함) 출력하는 클럭 동기부(110)와, 입력부(100)의 출력 노드 N0 신호를 반전시킨 출력인 출력 인에이블 신호(EN, 즉 노드 N2의 신호)를 생성하는 출력 제어부(130)와, 클럭 동기부(110)의 출력 노드 N1 신호와 클럭(CLK) 및 출력 인에이블 신호(EN)에 응답하여 플립플롭 출력신호 /Q를 출력하는 출력부(120)를 구비하여 구성된다.
구체적으로, 입력부(100)는 게이트로 클럭(CLK)을 입력받아 소스-드레인 경로를 통해 출력 노드 N0에 전원전압(VDD)을 전달하는 PMOS 트랜지스터(MP0)와, 게이트로 플립플롭 입력신호 D를 입력받아 소스-드레인 경로를 통해 출력 노드 N0에 접지전압(VSS)을 전달하는 NMOS트랜지스터(MN1)로 이루어지고, 클럭 동기부(110)는 게이트로 클럭(CLK)을 입력받아 소스-드레인 경로를 통해 자신의 출력 노드 N1에 전원전압(VDD)을 전달하는 PMOS트랜지스터(MP1)와, 게이트로 각각 출력 노드 N0의 신호와 클럭(CLK)을 입력받아 소스-드레인 경로를 통해 출력 노드 N1에 접지전압(VSS)을 전달하는 직렬 연결된 NMOS트랜지스터(MN2) 및 NMOS 트랜지스터(MN3)로 이루어진다.
또한, 출력 제어부(130)는 게이트로 출력 노드 N0의 신호를 입력받아 소스-드레인 경로를 통해 자신의 출력 노드 N2에 전원전압(VDD)을 전달하는 PMOS트랜지스터(MP4)와, 게이트로 출력 노드 N0의 신호를 입력받아 소스-드레인 경로를 통해 노드 N2에 접지전압(VSS)을 전달하는 NMOS트랜지스터(MN4)로 이루어지고, 출력부(120)는 게이트로 클럭 동기부(110)의 출력 노드 N1의 신호를 입력받아 소스-드레인 경로를 통해 전원전압(VDD)을 플립플롭 출력 노드 /Q에 전달하는 PMOS 트랜지스터(MP2)와, 게이트로 각각 출력 인에이블 신호 및 클럭(CLK)을 입력받아 소스-드레인 경로를 통해 플립플롭 출력 노드 /Q에 접지전압(VSS)을 전달하는 직렬 연결된 NMOS트랜지스터(MN5)와 NMOS트랜지스터(MN6)로 이루어진다.
전술한 구성을 갖는 종래의 D-플립플롭의 동작을 상세히 살펴 본다.
먼저, 클럭(CLK)이 "로직 로우"이면, PMOS 트랜지스터(MP0)와 PMOS 트랜지스터(MP1)이 턴-온되어 노드 N0와 노드 N1은 "로직 하이"를 유지하고, 노드 N0가 "로직 하이"이므로 NMOS 트랜지스터(MN4)가 턴-온되어 노드 N2의 신호 즉, 출력 인에이블 신호(EN)가 "로직 로우"가 된다. 따라서, NMOS 트랜지스터(MN5)가 턴-오프된다. 노드 N1이 "로직 하이"이므로 PMOS 트랜지스터(MP2)는 턴-오프된다. 따라서, 클럭(CLK)이 "로직 로우"이 경우에 PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN5)가 모두 턴-오프되므로 출력인 /Q와 Q는 모두 플로팅(Floating) 상태를 유지한다.
플립플롭 입력신호 D가 "로직 로우"이면, 클럭(CLK)의 폴링에지에서 턴-온된 PMOS 트랜지스터(MP0)를 통해 노드 N0를 "로직 하이"로 풀업한다. 노드 N0의 신호는 클럭 동기부(110)와 출력 제어부(130)로 인가되어서, 출력 제어부(130)의 NMOS 트랜지스터(MN4)와 클럭 동기부(110)의 NMOS 트랜지스터(MN2)를 턴온 시킨다. 턴-온된 NMOS 트랜지스터(MN4)에 의해 출력 인에이블 신호(EN)가 풀다운되어 출력부(120)의 NMOS 트랜지스터(MN5)를 턴-오프시켜서, 플립플롭 출력 노드 /Q가 풀다운되어 방전(Discharge)되는 것을 차단한다.
한편, 클럭 동기부(110)의 NMOS 트랜지스터(MN2)가 턴-온된 상태에서 클럭(CLK)의 라이징 에지에서 턴-온되는 NMOS 트랜지스터(MN3)에 의해 노드 N1과 NMOS 트랜지스터(MN2)와 NMOS 트랜지스터(MN3) 및 접지전압단(VSS)으로의 방전 경로가 형성되어 노드 N1이 "로직 로우"로 풀다운되고, 이에 응답하여 출력부(120)의 PMOS 트랜지스터(MP2)가 턴-온되어 플립플롭 출력 신호 /Q가 "로직 하이"를 유지한다. Q는 인버터(INV1)에 의해 /Q의 반전된 신호이므로 "로직 로우"가 된다.
따라서, "로직 로우"로 입력된 플립플롭 입력신호 D는 클럭(CLK)의 폴링 에지에서 D-플립플롭으로 입력되고, 클럭(CLK)의 라이징 에지에서 반전된 신호가 플립플롭 출력신호 /Q를 통해 출력된다.
도 2는 종래의 D-플립플롭 구성에서 발생하는 글리치 현상을 설명하기 위한 타이밍도로서, 이를 참조하여 도 1의 구성을 갖는 종래의 D-플립플롭의 글리치 현상을 살펴 본다.
전술한 바와 같이 정상적인 동작을 하는 즉, 클럭(CLK)이 "로직 하이"인 상태에서 도시된 T1과 같은 특정 입력 조건에서 플립플롭 입력신호 D가 "로직 하이"가 되면, MNOS 트랜지스터(MN1)가 턴-온되어 노드 N0는 "로직 로우"가 된다. 이로써, NMOS 트랜지스터(MN2)가 오프 상태를 유지하게 되어 노드 N1은 "로직 로우"를 유지하게 된다. 노드 N0가 "로직 로우"이므로 출력 인에이블 신호(EN)가 "로직 하이"를 갖게 되어 NMOS 트랜지스터(MN5)를 턴-온시키게 되므로, /Q에서 NMOS 트랜지스터(MN5)와 NMOS 트랜지스터(MN6) 및 접지전압(VSS)의 경로로 방전 경로가 형성되어 /Q가 방전되는 현상이 발생한다(A). 이 때, 클럭(CLK)이 "로직 하이"에서 "로직 로우"로 천이되면서 NMOS 트랜지스터(MN6)가 턴-오프되어 노드 N1에서 접지전압(VSS)으로의 방전의 경로가 차단되고, 이에 따라 /Q 노드가 플로팅된다. 이와 동시에 PMOS 트랜지스터(MP1)가 턴-온되어 노드 N1이 "로직 로우"에서 "로직 하이"로 천이되어 노드 N1(즉, PMOS 트랜지스터(MP2)의 게이트)과 PMOS 트랜지스터(MP2)의 드레인 사이에 존재하는 기생 캐패시턴스(Parasitic capacitance)에 의한 커플링(Coupling) 현상에 의해 /Q가 약간 상승하게 된다(B). 다시 클럭(CLK)이 "로직 로우"를 유지하는 경우에는 /Q는 이전 상태를 유지하게 된다(C). 따라서, /Q의 'A' 시점에서 발생된 글리치가 Q 노드로 전파됨을 알 수 있다.
도 3은 종래의 D-플립플롭 구성에서 발생하는 글리치 현상을 설명하기 위한 시뮬레이선 결과를 도시한 타이밍도이다.
도 3을 참조하면, 평균 전력 소모를 8.223mW로 하여 실험한 것으로, 플립플롭 입력 입력신호 D가 인가되는 특정 조건 즉, 'X'에서 'Y'와 같은 /Q와 Q의 글리치 현상이 발생됨을 확인할 수 있다.
아울러, 클럭 동기부(110)와 출력부(120)에서 서로 공통으로 사용 가능한 트랜지스터를 각각 따로 사용함에 따라 집적도를 떨어뜨리는 요인이 된다.
본 발명의 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로서, D-플립플롭에 특정 조건이 인가될 때 글리치 현상이 발생하는 것을 방지하면서도, 중복되는 트랜지스터의 구성을 간략화하여 집적도를 향상시킬 수 있는 D-플립플롭을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 플립플롭 입력신호를 클럭의 폴링 에지에 동기시켜 인가받는 입력부; 상기 입력부의 출력 신호를 상기 클럭의 라이징 에지에 동기시켜 출력하는 클럭 동기부; 상기 입력부의 출력 신호를 반전하여 출력 인에이블 신호를 생성하는 출력 제어부; 상기 클럭 동기부 및 상기 출력 제어부의 출력 신호에 응답하여 플립플롭 출력신호를 출력하는 출력수단; 및 상기 클럭 동기부의 출력 신호에 제어받아 상기 플립플롭 입력신호가 "제1로직"를 유지하는 특정 구간에서 상기 플립플롭 출력신호가 방전되는 것을 차단하기 위한 방전 차단부를 포함하는 D-플립플롭을 제공한다.
본 발명은 D-플립플롭의 출력부 측에 방전 차단부를 추가하여 D-플립플롭에 특성 조건이 인가될 때, 출력부 측에서 방전 경로가 형성되어 글리치가 발생하는 것을 방지한다. 또한, 클럭 동기부와 출력부에서 사용되는 동일한 특성의 트랜지스터를 서로 공유하도록 설계함으로써, 칩의 집적도를 향상시킨다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일실시예에 따른 D-플립플롭의 회로도이다.
도 4를 참조하면, 본 발명의 일실시예에 따른 D-플립플롭은 플립플롭 입력신호 D를 클럭(CLK)의 폴링 에지에 동기시켜 입력받는 입력부(400)와, 입력부(400)의 출력 노드 N40 신호를 클럭(CLK)의 라이징 에지에 동기시켜 출력하는 클럭 동기부(410)와, 입력부(400)의 출력 노드 N40 신호를 반전한 출력인 출력 인에이블 신호(EN, 즉 노드 N42의 신호)를 생성하는 출력 제어부(430)와, 클럭 동기부(410)의 출력 노드 N1 신호와 클럭(CLK) 및 출력 인에이블 신호(EN)에 응답하여 플립플롭 출력신호를 노드 /Q를 통해 출력하는 출력부(420)와, 플립플롭 입력신호 D가 "로직 하이"를 유지하는 특정 구간에서 /Q로부터 접지전압(VSS)으로 이루어지는 방전 경로를 차단하여 /Q 및 Q의 신호에서 글리치가 발생하는 것을 방지하기 위한 방전 차단부(440)를 구비하여 구성된다.
구체적으로, 입력부(400)는 게이트로 클럭(CLK)을 입력받아 소스-드레인 경로를 통해 출력 노드 N40에 전원전압(VDD) 레벨을 전달하는 PMOS 트랜지스터(MP40)와, 게이트로 플립플롭 입력신호 D를 입력받아 소스-드레인 경로를 통해 출력 노드 N40에 접지전압(VSS) 레벨을 전달하는 NMOS트랜지스터(MN41)로 이루어지고, 클럭 동기부(410)는 게이트로 클럭(CLK)을 입력받아 소스-드레인 경로를 통해 출력 노드 N42에 전원전압(VDD) 레벨을 전달하는 PMOS트랜지스터(MP41)와, 게이트로 각각 출력 노드 N40의 신호와 클럭(CLK)을 입력받아 소스-드레인 경로를 통해 출력 노드 N42에 접지전압(VSS)을 전달하는 직렬 연결된 NMOS트랜지스터(MN42) 및 NMOS 트랜지스터(MN43)로 이루어진다.
또한, 출력 제어부(430)는 게이트로 출력 노드 N40의 신호를 입력받아 소스-드레인 경로를 통해 노드 41에 전원전압(VDD)을 전달하는 PMOS트랜지스터(MP44)와, 게이트로 출력 노드 N40의 신호를 입력받아 소스-드레인 경로를 통해 노드 41에 접지전압(VSS)을 전달하는 NMOS트랜지스터(MN44)로 이루어지고, 출력부(120)는 게이트로 클럭 동기부(420)의 출력 노드 N42의 신호를 입력받아 소스-드레인 경로를 통해 플립플롭 출력 노드 /Q에 전원전압(VDD)을 전달하는 PMOS 트랜지스터(MP42)와, 게이트로 각각 출력 인에이블 신호 및 클럭(CLK)을 입력받아 소스-드레인 경로를 통해 플립플롭 출력 노드 /Q에 접지전압(VSS)을 전달하는 직렬 연결된 NMOS트랜지스터(MN46)와 NMOS트랜지스터(MN43)로 이루어진다.
여기서, NMOS트랜지스터(MN43)는 클럭 동기부(410)와 출력부(420)에서 서로 공유하므로, 집적도를 향상시킬 수 있음을 알 수 있다.
방전 차단부(440)는 게이트로 노드 N42의 신호를 인가받고 /Q와 NMOS 트랜지스터(MN46) 사이에서 소스-드레인 경로를 형성하는 NMOS 트랜지스터(MN45)로 이루어진다.
전술한 구성을 갖는 종래의 D-플립플롭의 동작을 상세히 살펴 본다.
먼저, 클럭(CLK)이 "로직 로우"이면, PMOS 트랜지스터(MP40)와 PMOS 트랜지스터(MP41)이 턴-온되어 노드 N40와 노드 N42는 "로직 하이"를 유지하고, 노드 N40이 "로직 하이"이므로 NMOS 트랜지스터(MN44)가 턴-온되어 노드 N41의 신호 즉, 출력 인에이블 신호(EN)가 "로직 로우"가 된다. 따라서, NMOS 트랜지스터(MN46)가 턴-오프된다. 노드 N42가 "로직 하이"이므로 PMOS 트랜지스터(MP42)는 턴-오프된다. 한편, 방전 차단부(440)를 이루는 NMOS 트랜지스터(MN46)는 노드 N42가 "로직 하이"이므로 턴-온된다.
따라서, 클럭(CLK)이 "로직 로우"이 경우에 PMOS 트랜지스터(MP42)와 NMOS 트랜지스터(MN46)가 모두 턴-오프되므로 출력인 /Q와 Q는 모두 플로팅(Floating) 상태를 유지한다.
플립플롭 입력신호 D가 "로직 로우"이면, 클럭(CLK)의 폴링에지에서 턴-온된 PMOS 트랜지스터(MP40)를 통해 노드 N40를 "로직 하이"로 풀업한다. 노드 N40의 신호는 클럭 동기부(410)와 출력 제어부(430)로 인가되어서, 출력 제어부(430)의 NMOS 트랜지스터(MN44)와 클럭 동기부(410)의 NMOS 트랜지스터(MN42)를 턴-온 시킨다. 턴-온된 NMOS 트랜지스터(MN44)에 의해 출력 인에이블 신호(EN)가 풀다운되어 출력부(420)의 NMOS 트랜지스터(MN46)를 턴-오프시켜서, 플립플롭 출력 노드 /Q가 풀다운되어 방전(Discharge)되는 것을 차단한다.
한편, 클럭 동기부(410)의 NMOS 트랜지스터(MN42)가 턴-온된 상태에서 클럭(CLK)의 라이징 에지에서 턴-온되는 NMOS 트랜지스터(MN43)에 의해 노드 N42와 NMOS 트랜지스터(MN42)와 NMOS 트랜지스터(MN43) 및 접지전압(VSS)으로의 방전 경로가 형성되어 노드 N42가 "로직 로우"로 풀다운되고, 이에 응답하여 출력부(420)의 PMOS 트랜지스터(MP42)가 턴-온되어 플립플롭 출력 신호 /Q가 "로직 하이"를 유지한다. Q는 인버터(INV1)에 의해 /Q의 반전된 신호이므로 "로직 로우"가 된다.
따라서, "로직 로우"로 입력된 플립플롭 입력신호 D는 클럭(CLK)의 폴링 에지에서 D-플립플롭으로 입력되고, 클럭(CLK)의 라이징 에지에서 반전된 신호가 플립플롭 출력신호 /Q 및 Q를 통해 출력된다.
이어서, 클럭(CLK)이 "로직 하이"인 상태에서 도시된 종래기술에서 제시한 바와 같은 특정 입력 조건에서 플립플롭 입력신호 D가 "로직 하이"가 되면, MNOS 트랜지스터(MN41)가 턴-온되어 노드 N40은 "로직 로우"가 된다. 이로써, NMOS 트랜지스터(MN42)가 오프 상태를 유지하게 되어 노드 N42는 "로직 로우"를 유지하게 된다.
노드 N40이 "로직 로우"이므로 출력 인에이블 신호(EN)가 "로직 하이"를 갖게 되어 NMOS 트랜지스터(MN46)를 턴-온시키게 된다. 한편, 노드 42의 신호에 의해 게이트가 제어받는 NMOS 트랜지스터(MN45)의 경우 노드 N42가 "로직 로우"의 값을 가지므로 오프 상태를 유지한다. 이로 인해, /Q에서 NMOS 트랜지스터(MN46)와 NMOS 트랜지스터(MN43) 및 접지전압(VSS) 경로의 방전 경로가 차단된다.
따라서, 플립플롭 입력신호가 "로직 하이"를 갖는 특정 구간에서 /Q로부터 접지전압단(VSS) 까지의 방전 경로를 차단함으로써, 글리치 발생을 억제할 수 있다.
도 5는 본 발명의 D-플립플롭의 동작을 설명하기 위한 시뮬레이선 결과를 도시한 타이밍도이다.
도 5를 참조하면, 평균 전력 소모를 7.945mW로 하여 실험한 것으로, 플립플롭 입력 입력신호 D가 인가되는 특정 조건 즉, 'P'와 'Q'에서 /Q로부터 접지전압(VSS)으로의 방전 경로를 차단함으로써, 각각 'R' 및 'S'와 같이 글리치 현상이 발생하지 않음을 확인할 수 있다.
전술한 바와 같이 이루어지는 본 발명은, D-플립플롭 회로의 출력부 측에 방전 차단부를 추가하여 /Q로부터 접지전압단으로의 방전 경로를 차단함으로써, D-플립플롭의 동작시 특정 입력 조건에서 발생하던 글리치 현상을 방지할 수 있다.
또한, 클럭 동기부와 출력부에서 트랜지스터을 서로 공유함도록 설계함으로써, 집적도를 향상시킬 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 본 발명은 글리치 현상을 억제함으로써 D-플립플롭의 동작의 안정성을 확보할 수 있으며, 집적도를 향상시킬 수 있는 효과가 있다.
도 1은 종래기술에 따른 D-플립플롭을 도시한 회로도.
도 2는 종래의 D-플립플롭 구성에서 발생하는 글리치 현상을 설명하기 위한 타이밍도.
도 3은 종래의 D-플립플롭 구성에서 발생하는 글리치 현상을 설명하기 위한 시뮬레이선 결과를 도시한 타이밍도.
도 4는 본 발명의 일시시예에 따른 D-플립플롭의 회로도.
도 5는 본 발명의 D-플립플롭의 동작을 설명하기 위한 시뮬레이선 결과를 도시한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명 *
400 : 입력부 410 : 클럭 동기부
420 : 출력부 430 : 출력 제어부
440 : 방전 차단부

Claims (7)

  1. 플립플롭 입력신호를 클럭의 폴링 에지에 동기시켜 인가받는 입력수단;
    상기 입력수단의 출력 신호를 상기 클럭의 라이징 에지에 동기시켜 출력하는 클럭 동기수단;
    상기 입력수단의 출력 신호를 반전하여 출력 인에이블 신호를 생성하는 출력 제어수단;
    상기 클럭 동기수단 및 상기 출력 제어수단의 출력 신호에 응답하여 플립플롭 출력신호를 출력하는 출력수단; 및
    상기 클럭 동기수단의 출력 신호에 제어받아 상기 플립플롭 입력신호가 "제1로직"를 유지하는 특정 구간에서 상기 플립플롭 출력신호가 방전되는 것을 차단하기 위한 방전 차단수단
    을 포함하는 D-플립플롭.
  2. 제 1 항에 있어서,
    상기 방전 차단수단은,
    상기 클럭 동기수단의 출력을 게이트 입력으로 하며 상기 출력수단 내에서 상기 플립플롭 출력신호가 출력되는 출력단과 접지전압 사이에 소스-드레인 경로가 형성되는 제1NMOS 트랜지스터를 포함하는 것을 특징으로 하는 D-플립플롭.
  3. 제 2 항에 있어서,
    상기 입력수단은,
    게이트로 상기 클럭을 입력받아 소스-드레인 경로를 통해 자신의 제1출력 노드에 전원전압단의 전압 레벨을 전달하는 제1PMOS 트랜지스터와, 게이트로 플립플롭 상기 입력신호를 입력받아 소스-드레인 경로를 통해 상기 제1출력 노드에 접지전압 레벨을 전달하는 제2NMOS트랜지스터를 포함하는 것을 특징으로 하는 D-플립플롭.
  4. 제 3 항에 있어서,
    상기 클럭 동기수단은,
    게이트로 상기 클럭을 입력받아 소스-드레인 경로를 통해 자신의 제2출력 노드에 전원전압을 전달하는 제2PMOS트랜지스터와, 게이트로 각각 상기 제1출력 노드의 신호와 상기 클럭을 입력받아 소스-드레인 경로를 통해 상기 제2출력 노드의 신호에 접지전압을 전달하는 직렬 연결된 제3NMOS트랜지스터 및 제4NMOS 트랜지스터를 포함하는 것을 특징으로 하는 D-플립플롭.
  5. 제 4 항에 있어서,
    상기 출력 제어수단은,
    게이트로 상기 제1출력 노드의 신호를 입력받아 소스-드레인 경로를 통해 자신의 제출력 노드에 전원전압을 전달하는 제3PMOS트랜지스터와, 게이트로 제1출력 노드의 신호를 입력받아 소스-드레인 경로를 통해 상기 제3출력 노드에 접지전압을 전달하는 제5NMOS트랜지스터를 포함하는 것을 특징으로 하는 D-플립플롭.
  6. 제 5 항에 있어서,
    상기 출력수단은,
    게이트로 상기 제2출력 노드의 신호를 입력받아 소스-드레인 경로를 통해 상기 출력단에 전원전압을 전달하는 제4PMOS 트랜지스터와, 게이트로 각각 상기 출력 인에이블 신호 및 상기 클럭을 입력받아 소스-드레인 경로를 통해 상기 출력단에 접지전압을 전달하는 직렬 연결된 제6NMOS트랜지스터 및 상기 제7NMOS 트랜지스터를 포함하는 것을 특징으로 하는 D-플립플롭.
  7. 제 6 항에 있어서,
    상기 제4NMOS트랜지스터와 상기 제7NMOS 트랜지스터는 상기 클럭 동기수단 및 상기 출력수단에 공유된 단일의 NMOS 트랜지스터 임을 특징으로 하는 D-플립플롭.
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