KR20010100565A - 데이터-의존 프리차지 억제 디-타입 플립플롭 - Google Patents

Abstract

본 발명은 TSPC D-타입 플립플롭의 전력소모를 줄일 수 있는 데이터-의존 프리차지 억제 D-타입 플립플롭에 관한 것이다.

본 발명의 데이터-의존 프리차지 억제 D-타입 플립플롭은 제1 노드에 접속되어 입력신호와 클럭신호가 로우상태이면 상기 제1 노드가 충전되게 하는 제1 노드 충전수단과, 입력신호가 하이상태이면 제1 노드의 충전전압이 방전되게 하는 제1 노드 방전수단과, 제2 노드에 접속되어 입력 제어신호가 로우인 경우 제2 노드가 프리차지되게 하는 제2 노드 프리차지 수단과, 클럭신호를 제어하여 입력신호가 로우인 경우 제2 노드의 프리차지를 억제하기 위한 상기 제어신호를 발생하는 클럭신호 제어수단과, 제1 노드에 접속되어 제1 노드 및 클럭신호가 하이상태일 때 제2 노드의 프리차지전압을 방전시키기 위한 제2 노드 방전수단과, 제2 노드의 상태에 따라 출력단의 상태를 결정하기 위한 출력수단과, 출력단에 접속되어 제2 노드 및 클럭신호가 하이상태일 때 출력단의 전압이 방전되게 하는 출력단 방전수단을 구비하는 것을 특징으로 한다.

본 발명에 의하면, 클럭신호를 제어하여 입력신호가 로우로 유지될 때에는 내부의 프리차지를 억제하여 불필요한 전력소모를 막을 수 있을 뿐만 아니라 출력의 글리치(glitch)를 제거할 수 있게 된다.

Description

데이터-의존 프리차지 억제 디-타입 플립플롭{D-type Flip-flop for Preventing Precharge by Data-dependence}

본 발명은 플립플롭에 관한 것으로, 특히 싱크로너스 디지털 시스템에 쓰이는 TSPC D-타입 플립플롭의 구조를 바꾸어 불필요한 프리차지로 인한 전력소모 및 출력의 글리치를 제거할 수 있는 데이트-의존 프리차지 억제 D-플립플롭에 관한 것이다.

TSPC D-타입 플립플롭은 일반적인 고속 싱크로너스 디지털 시스템에 많이 사용된다. TSPC D-타입 플립플롭은 한종류만의 클럭이 필요하여 클럭선이 단순해 질 수 있고, 전파 지연이 적은 장점이 있는 반면, 입력이 로우로 변화없이 유지되는 경우에도 내부 노드의 프리차지와 디스차지로 인해 불필요한 전력소모가 있고 출력에 글리치가 발생하는 단점이 있다.

도 1을 참조하면, 종래의 TSPC D-타입 플립플롭의 기본구조를 나타내는 회로도가 도시되어 있다. 도 1에 도시된 TSPC D-타입 플립플롭은 입력신호(D)를 게이트로 입력하는 제1 PMOS 및 NMOS 트랜지스터(MP0, MN0)와, 클럭신호(CLK)를 게이트로 입력하며 제1 PMOS 및 NMOS 트랜지스터(MP0, MN0) 사이에 접속된 제2 PMOS 트랜지스터(MP1)와, 제2 PMOS 트랜지스터(MP1)과 제1 NMOS 트랜지스터(MN0) 사이의 제1 노드(A)에 게이트가 접속된 제2 NMOS 트랜지스터(MN1)와, 클럭신호(CLK)를 게이트로 입력하며 제2 NMOS 트랜지스터(MN1)의 소오스 및 드레인에 각각 접속된 제3 PMOS 및 NMOS 트랜지스터(MP2, MN2)와, 제3 PMOS 트랜지스터(MP2)와 제2 NMOS 트랜지스터(MN1) 사이의 제2 노드(B)에 게이트가 접속되어진 제4 PMOS 트랜지스터(MP3) 및 제5 NMOS 트랜지스터(MN4)와, 클럭신호(CLK)를 게이트로 입력하며 제4 PMOS 트랜지스터(MP3) 및 제5 NMOS 트랜지스터(MN4) 사이에 접속된 제4 NMOS 트랜지스터(MN3)를 구비한다. 이러한 구성을 가지는 TSPC D-타입 플립플롭은 도 2에 도시된 구동파형과 같이 구동하게 된다. 우선 TSPC D-타입 플립플롭은 크게 클럭신호(CLK)이 로우(low)인 경우와 로우에서 하이(high)로 천이한 이후의 두가지 경우로 나누어 살펴볼 수 있다. 첫 번째로 클럭신호(CLK)가 로우인 경우 입력신호(D)가 로우이면 제1 및 제2 PMOS 트랜지스터(MP0, MP1)가 턴-온되고 제1 NMOS 트랜지스터(MN0)가 턴-오프되어 제2 PMOS 트랜지스터(MP1)의 드레인에 접속되는 제1 노드(A)는 하이상태가 된다. 반면에, 클럭신호(CLK)가 로우인 경우 입력신호(D)가 하이이면 제1 노드(A)는 상기와 반대로 로우상태가 된다. 이 경우, 제2 NMOS 트랜지스터(MN1)가 턴-오프되고 제3 PMOS 트랜지스터(MP2)가 입력 클럭신호(CLK)에 의해 턴-온되어 제3 PMOS 트랜지스터(MP2)의 드레인에 접속된 제2 노드(B)는 하이상태로 프리차지된다. 이렇게 제2 노드(B)가 프리차지 되면 출력단자(Qb)는 이전의 출력값을 래치(latch)하는 상태에 있게 되어 이전 출력값을 유지한다. 두 번째로 클럭신호(CLK)가 로우에서 하이로 천이하면 제1 노드(A)의 값이 로우인지 하이인지에 따라 제2 노드(B)는 프리차지된 하이가 그대로 유지되거나 로우로 방전될지가 결정된다. 결과적으로, 제2 노드(B)의 상태가 하이인지 로우인지에 따라 출력단자(Qb)는 로우 또는 하이로 결정된다.

이러한 종래의 TSPC D-타입 플립플롭은 입력신호(D)가 로우로 변화없이 유지되는 경우 제1 노드(A)는 항상 하이상태로 유지된다. 이 경우 클럭신호(CLK)가 로우상태가 되면 제2 노드(B)는 하이상태로 프리차지되고 클럭신호(CLK)가 로우에서하이로 천이하는 순간 로우로 디스차지 된다. 이 과정에서 제2 노드(B)가 플립플롭의 동작과는 상관없이 프리차지된 후 디스차지되어 불필요한 전력소모가 있는 단점이있다. 또한 제2 노드(B)가 로우로 디스차지되는 과정에서 출력단자(Qb)가 하이로 유지되지 못하고 글리치가 발생하게 된다. 이러한 글리치가 있는 출력은 다른 회로에 인가될 경우에 그 회로의 불필요한 전력소모를 유발하게 되는 문제가 있다.

따라서, 본 발명의 목적은 클럭신호를 제어하여 입력이 로우로 유지되는 경우 내부 노드의 프리차지를 막아 불필요한 전력소모를 막고 출력의 글리치를 제거할 수 있는 데이터-의존 프리차지 억제 D-플립플롭에 관한 것이다.

도 1은 종래의 TSPC D-타입 플립플롭의 회로도.

도 2는 도 1에 도시된 TSPC D-타입 플립플롭의 구동파형도.

도 3a는 본 발명의 실시 예에 따른 데이터-의존 프리차지 억제 D-타입 플립플롭에 포함되는 클럭 제어회로의 회로도.

도 3b는 본 발명의 실시 예에 따른 데이터-의존 프리차지 억제 D-타입 플립플롭의 회로도.

도 4는 도 3a 및 도 3b에 도시된 데이터-의존 프리차지 억제 D-타입 플립플롭의 구동파형도.

<도면의 주요부분에 대한 부호의 간단한 설명>

MP0, MP1, MP2, MP3, MP4 : PMOS 트랜지스터

MN1, MN1, MN2, MN3, MN4 : NMOS 트랜지스터

상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 데이터-의존 프리차지 억제 D-타입 플립플롭은 제1 노드에 접속되어 입력신호와 클럭신호가 로우상태이면 상기 제1 노드가 충전되게 하는 제1 노드 충전수단과, 입력신호가 하이상태이면 제1 노드의 충전전압이 방전되게 하는 제1 노드 방전수단과, 제2 노드에 접속되어 입력 제어신호가 로우인 경우 제2 노드가 프리차지되게 하는 제2 노드 프리차지 수단과, 클럭신호를 제어하여 입력신호가 로우인 경우 제2 노드의 프리차지를 억제하기 위한 상기 제어신호를 발생하는 클럭신호 제어수단과, 제1 노드에 접속되어 제1 노드 및 클럭신호가 하이상태일 때 제2 노드의 프리차지전압을 방전시키기 위한 제2 노드 방전수단과, 제2 노드의 상태에 따라 출력단의 상태를 결정하기 위한 출력수단과, 출력단에 접속되어 제2 노드 및 클럭신호가 하이상태일 때 출력단의 전압이 방전되게 하는 출력단 방전수단을 구비하는 것을 특징으로 한다.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 본 발명의 바람직한 실시 예를 도 3a 내지 도 4를 참조하여 상세하게 설명하기로 한다.

도 3a는 본 발명의 실시 예에 따른 데이터-의존 프리차지 억제 TSPC D-타입 플립플롭의 클럭제어회로를 도시한 회로도이고, 도 3b는 도 3a에 도시된 클럭제어회로를 이용하는 본 발명의 실시 예에 따른 데이터-의존 프리차지 억제 TSPC D-타입 플립플롭의 클럭제어회로를 도시한 회로도이다.

도 3a에 도시된 클럭제어회로는 입력신호(D)가 로우상태인 경우 도 3b에 도시된 제2 노드(B)의 프리차지를 억제하기 위한 제어신호(CK)를 생성하게 된다. 이를 위하여 클럭제어회로는 입력신호(D)를 제어단자로 입력하고 도 3b에 도시된 제1 노드(A)가 제어단자에 접속되어 입력 클럭신호(CLK)를 전송하기 위한 CMOS 트랜지스터와, 입력신호(D)에 따라 CMOS 트랜지스터의 출력단을 제어하기 위한 PMOS 트랜지스터를 구비한다. CMOS 트랜지스터는 입력신호(D)를 제어단자로 입력하는 NMOS 트랜지스터와 제1 노드(A)에 제어단자가 접속되어진 PMOS 트랜지스터 쌍으로 구성되어 문턱전압 없이 입력 클럭신호(CLK)를 그대로 출력단으로 전송되게 한다. PMOS 트랜지스터는 입력신호(D)가 하이상태일 때 턴-오프되어 CMOS 트랜지스터를 경유하여 클럭신호(CLK)가 제어신호(CK)로 출력되게 하고, 입력신호(D)가 로우상태일 때 턴-온되어 하이상태의 제어신호(CK)가 출력되게 한다. 이에 따라, 클럭제어회로는 입력신호(D)가 로우상태일 때 도 3b에 도시된 제3 PMOS 트랜지스터(MP3)가 턴-오프되게 하여 제2 노드(B)가 불필요하게 프리차지되는 것을 방지할 수 있게 된다.

도 3b의 D-타입 플립플롭은 입력신호(D)를 게이트로 입력하는 제1 PMOS 및 NMOS 트랜지스터(MP0, MN0)와, 클럭신호(CLK)를 게이트로 입력하며 제1 PMOS 및 NMOS 트랜지스터(MP0, MN0) 사이에 접속된 제2 PMOS 트랜지스터(MP1)와, 제2 PMOS 트랜지스터(MP1)와 제1 NMOS 트랜지스터(MN0) 사이의 제1 노드(A)에 게이트가 접속된 제2 NMOS 트랜지스터(MN1)와, 상기 클럭제어회로부터의 제어신호(CK)를 게이트로 입력하며 제2 NMOS 트랜지스터(MN1)의 소오스에 접속된 제3 PMOS 트랜지스터(MP2)와, 클럭신호를 게이트로 입력하며 제2 NMOS 트랜지스터(MN1)의 드레인에 접속된 제3 NMOS 트랜지스터(MN2)와, 제3 PMOS 트랜지스터(MP2)와 제2 NMOS 트랜지스터(MN1) 사이의 제2 노드(B)에 게이트가 접속되어진 제4 PMOS 트랜지스터(MP3) 및 제5 NMOS 트랜지스터(MN4)와, 클럭신호(CLK)를 게이트로 입력하며 제4 PMOS 트랜지스터(MP3) 및 제5 NMOS 트랜지스터(MN4) 사이에 접속된 제4 NMOS 트랜지스터(MN3)와, 제4 PMOS 트랜지스터(MP3)의 출력단(Qb)에 게이트가 접속되고, 제2 노드(B)에 드레인이 접속되어진 제5 PMOS 트랜지스터(MP4)를 구비한다. 이러한 구성을 가지는 D-타입 플립플롭은 도 4에 도시된 구동파형과 같이 구동하게 된다. 데이터-의존 프리차지 억제 D-타입 플립플롭은 크게 입력신호(D)가 하이상태인 경우와 입력신호(D)가 로우상태인 2가지의 경우로 나누어 살펴볼 수 있다.첫 번째로 입력신호(D)가 하이상태이면 제1 PMOS 트랜지스터(MP0)가 턴-오프되고 제1 NMOS 트랜지스터(MN0)가 턴-온되어 제1 노드(A)의 값은 로우가 되므로 도 3a에 도시된 클럭제어회로부터의 제어신호(CK)는 입력 클럭신호(CLK)와 동일하게 된다. 이렇게 클럭신호(CLK)와 같은 제어신호(CK)는 제3 PMOS 트랜지스터(MP2)의 게이트에 그대로 인가된다. 이 경우, 데이터-의존 프리차지 억제 D-타입 플립플롭이 도 1에 도시된 종래의 TSPC D-타입 플립플롭과 동일하게 동작한다. 두 번째로 입력신호(D)가 로우상태가 되면 클럭제어회로부터의 제어신호(CK)는 하이상태가 되므로 도 3b에 도시된 제3 PMOS 트랜지스터(MP2)는 턴-오프되어 클럭신호(CLK)가 로우가 되더라도 제2 노드(B)의 프리차지가 억제된다. 그러므로 입력신호(D)가 로우인 경우는 제2 노드(B)의 프리차지가 억제되어 불필요한 전력소모가 제거된다. 또한, 이와 함께 입력신호(D)가 로우로 유지되는 경우 발생했던 제2 노드(B)의 불필요한 프리차지로 인한 출력단(Qb)의 글리치도 함께 제거될 수 있다. 클럭신호(CLK)가 로우인 경우 입력신호(D)가 하이이면 제1 노드(A)는 상기와 반대로 로우상태가 된다. 이 경우, 제2 NMOS 트랜지스터(MN1)가 턴-오프되고 제3 PMOS 트랜지스터(MP2)가 입력 클럭신호(CLK)에 의해 턴-온되어 그의 출력단자에 접속된 제2 노드(B)는 하이상태로 프리차지된다. 이렇게 제2 노드(B)가 프리차지 되면 출력단자(Qb)는 이전의 출력값을 래치(latch)하는 상태에 있게 되어 이전 출력값을 유지한다. 두 번째로 클럭신호(CLK)가 로우에서 하이로 천이하면 제1 노드(A)의 값이 로우인지 하이인지에 따라 제2 노드(B)는 프리차지된 하이가 그대로 유지되거나 로우로 방전될지가 결정된다. 결과적으로, 제2 노드(B)의 상태가 하이인지 로우인지에 따라출력단자(Qb)는 로우 또는 하이로 결정된다. 그리고, 클럭신호(CLK)가 로우상태인 경우 입력신호(D)가 로우상태에서 하이상태로 바뀌게 되면 제1 노드(A)가 하이상태에서 로우상태로 바뀌게 된다. 이에 따라, 하이상태로 프리차지되었던 제2 노드(B) 전하가 제2 NMOS 트랜지스터(MN1)의 드레인에 접속된 제3 노드(X)와 전하가 공유되는 문제가 발생하게된다. 이 경우, 도 3b에 도시된 바와 같이 제5 PMOS 트랜지스터(MP4)를 더 구비하여 전하공유 문제를 보상할 수 있게 된다.

상술한 바와 같이, 본 발명에 따른 데이터-의존 프리차지 억제 D-타입 플립플롭은 클럭제어회로를 부가하여 입력신호가 로우로 유지되는 경우 프리차지를 억제하여 전력소모를 줄일 수 있고 출력의 글리치를 제거할 수 게 된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (3)

1. 제1 노드에 접속되어 입력신호와 클럭신호가 로우상태이면 상기 제1 노드가 충전되게 하는 제1 노드 충전수단과,

   상기 입력신호가 하이상태이면 상기 제1 노드의 충전전압이 방전되게 하는 제1 노드 방전수단과,

   제2 노드에 접속되어 입력 제어신호가 로우인 경우 상기 제2 노드가 프리차지되게 하는 제2 노드 프리차지 수단과,

   상기 클럭신호를 제어하여 입력신호가 로우인 경우 상기 제2 노드의 프리차지를 억제하기 위한 상기 제어신호를 발생하는 클럭신호 제어수단과,

   상기 제1 노드에 접속되어 상기 제1 노드 및 클럭신호가 하이상태일 때 상기 제2 노드의 프리차지전압을 방전시키기 위한 제2 노드 방전수단과,

   상기 제2 노드의 상태에 따라 출력단의 상태를 결정하기 위한 출력수단과,

   상기 출력단에 접속되어 상기 제2 노드 및 클럭신호가 하이상태일 때 상기 출력단의 전압이 방전되게 하는 출력단 방전수단을 구비하는 것을 특징으로 하는 데이터-의존 프리차지 억제 D-타입 플립플롭.
2. 제 1 항에 있어서,

   상기 클럭신호 제어수단은

   상기 입력신호가 하이상태인 경우 상기 클럭신호가 상기 제어신호로 그대로출력되게 하고,

   상기 입력신호가 로우상태인 경우 상기 제어신호가 하이상태가 되게 하는 것을 특징으로 하는 데이터-의존 프리차지 억제 D-타입 플립플롭.
3. 제 1 항에 있어서,

   상기 출력단에 제어단자가 접속되고 상기 제2 노드에 출력단자가 접속되어 상기 제1 노드가 하이상태에서 로우상태로 천이되는 경우 상기 제2 노드에 프리차지된 전하가 상기 제2 노드 방전수단과 공유하는 것을 방지하기 위한 전하공유 방지 수단을 더 구비하는 것을 특징으로 하는 데이터-의존 프리차지 억제 D-타입 플립플롭.