CN106026990A - 半导体电路 - Google Patents

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Abstract

本发明提供了一种半导体电路，其包括：第一电路，其响应于时钟信号和输入数据信号确定第一节点的电压；第一锁存器，其响应于时钟信号和第一节点的电压确定第二节点的电压；以及第二电路，其响应于时钟信号和第二节点的电压确定第三节点的电压。响应于第三节点的电压提供输出数据信号，时钟信号控制关于输入数据信号和输出数据信号的翻转触发操作，并且不管在时钟信号中的电平如何转换，只要输入数据信号的电平保持不变，在第一节点、第二节点和第三节点处的各个电压都保持不变。

Description

半导体电路
相关申请的交叉引用
本申请要求于2015年3月25日提交的韩国专利申请No.10-2015-0041267的优先权，该申请的主题内容以引用方式并入本文中。
技术领域
本发明构思整体涉及半导体电路。更具体地说，本发明构思涉及接收输入数据信号、响应于时钟信号执行翻转触发式操作并且提供数据输出信号的半导体电路。
背景技术
随着工艺小型化，更多的逻辑电路集成到单个芯片上。因此，每单位面积的功耗逐渐增大。因此，在采用这种芯片的电子装置中发热成为重要的问题。
翻转触发器和将时钟信号供应至翻转触发器的时钟脉冲门在许多电子装置中是消耗大量功率的重要元件。因此，在任何合理可能的情况下，降低这些元件的功耗是非常重要的。
发明内容
本发明构思的特定实施例提供了具有提高的产品可靠性和降低的功耗的半导体电路。然而，本发明构思的有益方面不仅限于这些特征，也不仅限于本文描述的特征。通过参照下面提供的具体实施方式，本发明构思的以上和其它方面对于本发明构思所属领域的普通技术人员之一将变得更加清楚。
根据本发明构思的一方面，提供了一种半导体电路，该半导体电路包括：第一电路，其响应于输入数据信号和时钟信号确定第一节点的电压；第一锁存器，其响应于第一节点的电压和时钟信号确定第二节点的电压；第二锁存器，其响应于第二节点的电压和时钟信号确定第三节点的电压；以及第二电路，其响应于第三节点的电压和时钟信号提供输出数据信号。第一电路包括：第一类型的第一晶体管(P1)，其连接至电源电压并且由输入数据信号门控(gated)；第二类型的第一晶体管(N1)，其连接在地与第一节点之间，并且由输入数据信号门控；以及第一类型的第二晶体管(P2)，其连接在P1与第一节点之间，并由时钟信号门控，以控制P1相对于第一节点的输出。第一锁存器包括：第一类型的第四晶体管(P4)，其由第一节点的电压门控，并且上拉第二节点的电压；第一类型的第五晶体管(P5)，其连接在电源电压与P4之间，并且由时钟信号门控；第二类型的第四晶体管(N4)，其与P4串联，由第一节点的电压门控，并且下拉第二节点的电压；以及第二类型的第三晶体管(N3)，其连接在N4与地之间，并且由时钟信号门控。
根据本发明构思的另一方面，提供了一种半导体电路，该半导体电路包括：第一电路，其包括第一类型的第一晶体管(P1)、第一类型的第二晶体管(P2)和第二类型的第一晶体管(N1)，第一类型的第一晶体管(P1)由输入数据信号门控以控制在第一电路中与电源电压的连接，第一类型的第二晶体管(P2)由时钟信号门控以控制P1相对于第一节点的输出，第二类型的第一晶体管(N1)由输入数据信号门控以控制在第一电路中与地的连接；第一锁存器，其包括第一类型的第五晶体管(P5)、第一类型的第四晶体管(P4)和第二类型的第三晶体管(N3)与第二类型的第四晶体管(N4)的串联组合，第一类型的第五晶体管(P5)由时钟信号门控以控制在第一锁存器中与电源电压的连接，第一类型的第四晶体管(P4)由第一节点的电压门控以控制P5对第二节点的输出，第二类型的第三晶体管(N3)与第二类型的第四晶体管(N4)的串联组合连接在第二节点与地之间，其中，N3由时钟信号门控，N4由第一节点的电压门控，以控制N3对第二节点的输出；第二锁存器，其包括由第二节点的电压门控以控制电源电压与第三节点之间的连接的第一类型的晶体管以及由第一节点的电压的反相形式门控以控制第三节点与地之间的连接的第二类型的晶体管；以及第二电路，其响应于第三节点的电压电平和时钟信号输出输出数据信号。
根据本发明构思的另一方面，提供了一种半导体电路，该半导体电路包括：第一电路，其响应于输入数据信号和时钟信号确定第一节点的电压；第一锁存器，其响应于第一节点的电压和时钟信号确定第二节点的电压；以及第二锁存器，其响应于第二节点的电压和时钟信号确定第三节点的电压。第一锁存器包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，其中，第一晶体管由时钟信号门控以提供电源电压，第二晶体管由第一节点的电压电平门控以控制第一晶体管相对于第二节点的输出，第三晶体管由时钟信号门控以控制与地的连接，第四晶体管由第一节点的电压门控以控制第三晶体管相对于第二节点的输出。
根据本发明构思的另一方面，提供了一种半导体电路，其接收输入数据信号和时钟信号作为输入并且提供输出数据信号作为输出。所述半导体电路包括：第一电路，其响应于时钟信号和输入数据信号确定第一节点的电压；第一锁存器，其响应于时钟信号和第一节点的电压确定第二节点的电压；以及第二电路，其响应于时钟信号和第二节点的电压确定第三节点的电压。响应于第三节点的电压提供输出数据信号，时钟信号控制关于输入数据信号和输出数据信号的翻转触发操作，并且不管在时钟信号中的电平如何转换，只要输入数据信号的电平保持不变，在第一节点、第二节点和第三节点处的各个电压都保持不变。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思的以上和其它方面和特征将变得更加清楚，其中：
图1、图4、图5、图6、图7和图8是示出根据本发明构思的实施例的各个半导体电路的各个示图；
图2A、图2B、图3A和图3B是进一步示出根据本发明构思的实施例的半导体电路的操作的各个时序图；
图9是包括根据本发明构思的实施例的半导体电路的系统芯片(SoC)系统的框图；
图10是包括根据本发明构思的实施例的半导体电路的电子系统的框图；以及
图11、图12和图13是示出可应用根据本发明构思的实施例的半导体电路的系统的各个示图。
具体实施方式
将参照附图详细描述实施例。然而，本发明构思可按照许多不同形式实现，并且不应理解为仅限于示出的实施例。相反，提供这些实施例以使得本公开将是彻底和完整的，并且将把本发明构思的原理完全传递给本领域技术人员。因此，关于本发明构思的一些实施例不描述已知的工艺、元件和技术。除非另有说明，否则相同的附图标记在附图和书面说明中始终指代相同的元件，因此将不重复描述。在附图中，为了清楚起见，可夸大层和区的大小和相对大小。
应该理解，虽然本文中可使用术语“第一”、“第二”、“第三”等来描述多个元件、组件、区、层和/或部分，但是这些元件、组件、区、层和/或部分不应被这些术语限制。这些术语仅用于将一个元件、组件、区、层或部分与另一区、层或部分区分开。因此，下面讨论的第一元件、第一组件、第一区、第一层或第一部分可被称作第二元件、第二组件、第二区、第二层或第二部分，而不脱离本发明构思的教导。
本文所用的术语仅是为了描述特定实施例，并且不旨在限制本发明构思。如本文所用，除非上下文清楚地指明不是这样，否则单数形式“一”、“一个”和“该”也旨在包括复数形式。还应该理解，术语“包括”和/或“包括……的”当用于本说明书中时，指明存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。如本文所用，术语“和/或”包括相关所列项之一或多个的任何和所有组合。另外，术语“示例性”旨在指示示例或示意。
应该理解，当一个元件或层被称作“位于”另一元件或层“上”、“连接至”、“结合至”或“邻近于”另一元件或层时，所述一个元件或层可直接位于所述另一元件或层上、连接至、结合至或邻近于所述另一元件或层，或者可存在中间元件或层。相反，当一个元件被称作“直接位于”另一元件或层“上”、“直接连接至”、“直接结合至”或“直接邻近于”另一元件或层时，不存在中间元件或中间层。
除非另外限定，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员之一通常理解的含义相同的含义。还应该理解，除非本文中明确这样定义，否则诸如在通用词典中定义的那些术语应该被解释为具有与它们在相关技术和/或本说明书的上下文中的含义一致的含义，而不应该按照理想化或过于正式的含义解释它们。
在以下描述中，P型晶体管和N型晶体管用作特定教导示例。本领域技术人员应该理解，这种说明在示出的实施例的上下文中一般指示涉及第一导电类型或者第二导电类型操作的半导体晶体管的规定和/或使用。下文中，为了简明起见，分别使用术语“第一类型”和“第二类型”。此外，相对于晶体管导电类型的诸如“第一”、“第二”、“P”和“N”的指示语的使用仅是便于描述本发明构思的方便称谓。这种指示不限制可在本发明构思的各个实施例中使用的晶体管的性质或类型，并且在实际应用中，第一类型的晶体管和第二类型的晶体管可在各种设计中互换使用。
在以下书面说明中，术语“节点”用于指示以电压为特征的半导体电路中的点、部分或位置。节点可与电路、电路部分或者一个或多个电路元件的输入或输出相关联。
图1是根据本发明构思的实施例的半导体电路1的图，包括：第一电路10、第一锁存器20、第二锁存器30、第二电路40和反馈回路电路50。
第一电路10可用于确定响应于输入数据信号D和施加的时钟信号CK的第一节点NET1的电压(即，限定第一节点NET1的电压电平)。
在图1的示出的实施例中，第一电路10包括第一P型晶体管P1，其由输入数据信号D门控，以控制在第一电路10内与电源电压(例如，VDD)的连接。第一电路10还包括：第二P型晶体管P2，其由时钟信号CK门控以控制第一P型晶体管P1相对于第一节点NET1的输出；第三P型晶体管P3，其与第二P型晶体管P2并联，并且由第二节点NET2的电压门控；以及第一N型晶体管N1，其由输入数据信号D门控以控制在第一电路10内与地电压(下文中称作“地”)的连接。
因此，在图1的示出的实施例中，第一P型晶体管P1和第二P型晶体管P2以及第一N型晶体管N1串联在电源电压VDD与地之间。在以上描述中，第一P型晶体管P1、第二P型晶体管P2和第三P型晶体管P3可分别构造为P沟道金属氧化物半导体(PMOS)晶体管，第一N型晶体管N1可构造为N沟道金属氧化物半导体(NMOS)晶体管。然而，本领域技术人员应该认识到本发明构思的示出的实施例中的晶体管类型的特定用途仅是示例性的，并且P型晶体管和N型晶体管以及相关的控制信号可根据设计而变化。
第一锁存器20可用于响应于第一节点NET1的电压和时钟信号CK确定第二节点NET2的电压。
在图1的示出的实施例中，第一锁存器20包括：第五P型晶体管P5，其由时钟信号CK门控以控制在第一锁存器20内与电源电压的连接；第四P型晶体管P4，其由第一节点NET1的电压门控以控制第五P型晶体管P5相对于第二节点NET2的输出；第三N型晶体管N3，其由时钟信号CK门控以控制第一锁存器20与地的连接；以及第四N型晶体管N4，其由第一节点NET1的电压门控以控制第三N型晶体管N3相对于第二节点NET2的输出。
再者，第四P型晶体管P4和第五P型晶体管P5可构造为PMOS晶体管，第三N型晶体管N3和第四N型晶体管N4可构造为NMOS晶体管。
第二锁存器30可用于响应于第二节点NET2的电压和时钟信号CK确定第三节点NET3的电压。
在图1的示出的实施例中，第二锁存器30包括：第九P型晶体管P9，其由第二节点NET2的电压门控以控制在第二锁存器30内与电源电压的连接；第八N型晶体管N8，其由第二节点NET2的电压门控以控制在第二锁存器30内与地的连接；第九N型晶体管N9，其控制第八N型晶体管N8相对于第三节点NET3的输出，并且由第一节点NET1的电压的反相形式门控；以及第十N型晶体管N10，其由时钟信号CK门控。
第九P型晶体管P9可构造为PMOS晶体管，第八N型晶体管N8、第九N型晶体管N9和第十N型晶体管N10可构造为NMOS晶体管。
第二电路40可用于响应于第三节点NET3的电压和时钟信号CK控制输出数据信号Q的提供(或输出)。
在图1的示出的实施例中，第二电路40包括：第十一P型晶体管P11，其由第三反相器G3的输出门控以控制在第二电路40内与电源电压的连接；第十P型晶体管P10，其由时钟信号CK门控以控制第十一P型晶体管P11相对于第三节点的输出；以及第十一N型晶体管N11，其由第三反相器G3的输出门控以控制第八N型晶体管N8的输出。
另外，第二电路40可包括：第十二P型晶体管P12，其由第三节点NET3的电压门控以控制电源电压VDD与提供输出数据信号Q的输出数据节点的连接；以及第十二N型晶体管N12，其由第三节点NET3的电压门控以控制输出数据节点与地的连接。
包括在第二电路40中的第十P型晶体管P10、第十一P型晶体管P11和第十二P型晶体管P12可构造为PMOS晶体管，包括在第二电路40中的第十一N型晶体管N11和第十二N型晶体管N12可构造为NMOS晶体管。
反馈回路电路50可用于响应于时钟信号CK、第一节点NET1的电压和第二节点NET2的“前一电压”确定第二节点NET2的“后一电压”。
在图1的示出的实施例中，反馈回路电路50包括：第六P型晶体管P6，其由时钟信号CK门控以控制反馈回路电路50与电源电压的连接；第七P型晶体管P7，其与第六P型晶体管P6并联并且由第一节点NET1的电压门控以进一步控制在反馈回路电路50内与电源电压的连接。另外，图1的反馈回路电路50包括：第八P型晶体管P8，其由第二节点NET2的电压的反相形式门控以控制第六P型晶体管P6和第七P型晶体管P7相对于第二节点NET2的输出；第六N型晶体管N6，其由时钟信号CK门控以控制在反馈回路电路50内与地的连接；第七N型晶体管N7，其与第六N型晶体管N6并联，并且由第一节点NET1的电压门控以进一步控制在反馈回路电路50内与地的连接；以及第五N型晶体管N5，其由接收第二节点NET2的电压的第二反相器G2的输出门控，从而控制第六N型晶体管N6和第七N型晶体管N7相对于第二节点NET2的输出。
在以上构造中，第一反相器G1连接至第一节点NET1，从而为第二N型晶体管N2和第九N型晶体管N9提供本质上为第一节点NET1的反相电压的公共门控信号。在图1所示的示例中，第二N型晶体管N2连接在第一节点NET1与位于第三N型晶体管N3与第四N型晶体管N4之间的节点之间。
假定输入数据信号D保持在恒定电平(例如，与逻辑数据值‘1’或‘0’关联的输入数据信号电平)，则反馈回路电路50可用于响应于时钟信号CK控制第二节点NET2的前一电压的电平(例如，高电平(H)或低电平(L))。此外，反馈回路电路50可用于响应于时钟信号CK控制第二节点NET2的后一电压的电平。例如，在输入数据信号D的电平为L、而时钟信号CK的电平从H转换为L的情况下，当时钟信号CK为L时，可以保持在时钟信号CK为H时所确定的第二节点NET2的电压的电平(例如，L)。也就是说，在时钟信号CK为L时所确定的第二节点NET2的电压的电平也可为L。类似地，在输入数据信号D的电平保持在H、而时钟信号CK从L转换为H的情况下，当时钟信号CK为H时，可以保持在时钟信号CK为L时所确定的第二节点NET2的电压的电平(例如，H)。
在图1的示出的实施例中，包括在反馈回路电路50中的第六P型晶体管P6、第七P型晶体管P7和第八P型晶体管P8可构造为PMOS晶体管，包括在反馈回路电路50中的第五N型晶体管N5、第六N型晶体管N6和第七N型晶体管N7可构造为NMOS晶体管。然而，本发明构思的范围不仅限于该特定构造，而是可根据需要修改反馈回路电路50，以使得在时钟信号CK处于第一电平时所确定的第二节点NET2的前一电压电平以及在时钟信号CK处于与第一电平不同的第二电平时所确定的第二节点NET2的后一电压电平可保持，其中，输入数据信号D的电平保持不变。
在以上描述中，可以理解，时钟信号CK操作以提供翻转触发式操作。然而，不管时钟信号CK的电压电平如何改变，只要输入数据信号D的电压电平保持不变，图1的半导体电路1就能够保持第一节点NET1、第二节点NET2和第三节点NET3的各自电压电平不变。按照这种方式，本发明构思的特定实施例能够防止响应于时钟信号CK的连续转换的反复预充电/放电，其中，输入数据信号D的电平保持不变。结果，翻转触发操作性能可适当地保持，并且功耗相对较低。
图2A和图2B是进一步示出根据本发明构思的特定实施例的图1的半导体电路1的操作的时序图。
一起参照图1和图2A，在输入数据信号D保持在L并且时钟信号CK在L与H之间反复转换的情况下，第一节点NET1、第二节点NET2和第三节点NET3的电压分别保持在H、L和H。
具体地说，在第一时间ta1，假定输入数据信号D的电平为L，并且假定时钟信号CK的电平为H。因此，在第一时间ta1，由于输入数据信号D为L，因此由输入数据信号D门控的第一P型晶体管P1导通。另一方面，与第一P型晶体管P1串联并由时钟信号CK门控的第二P型晶体管P2以及由输入数据信号D门控的第一N型晶体管N1截止。这里，第三P型晶体管P3导通，该第三P型晶体管P3与第二P型晶体管P2并联并且由第二节点NET2的电压门控以控制第一P型晶体管P1相对于第一节点NET1的输出。因此，第一P型晶体管P1和第三P型晶体管P3上拉第一节点NET1，从而确定第一节点NET1在图2A的工作示例中在时间ta1的电压的电平为H。这里，第三P型晶体管P3由于第二节点NET2的电压为L而导通，同时输入数据信号D的电平保持在L。
关于第一锁存器20，在第一时间ta1，由时钟信号CK门控的第五P型晶体管P5和由第一节点NET1的电压门控的第四P型晶体管P4二者均截止。另外，由时钟信号CK门控的第三N型晶体管N3以及与第三N型晶体管N3串联并且由第一节点NET1的电压门控的第四N型晶体管N4导通。因此，第三N型晶体管N3和第四N型晶体管N4下拉第二节点NET2，从而确定第二节点NET2在图2A的工作示例中的电压为L。
关于第二锁存器30，在第一时间ta1，由第二节点NET2的电压门控的第九P型晶体管P9和由时钟信号CK门控的第十N型晶体管N10导通。另外，与第十N型晶体管N10串联并且由第一节点NET1的反相电压门控的第九N型晶体管N9以及与第九N型晶体管N9串联并且由第二节点NET2的电压门控的第八N型晶体管N8截止。因此，第九P型晶体管P9上拉第三节点NET3，从而确定第三节点NET3在图2A的工作示例中的电压为H。
进一步参照图1和图2A，在第一时间ta1之后的第二时间ta2，假定输入数据信号D保持在L，并且假定时钟信号CK从H转换为L。然后，在第二时间ta2之后的第三时间ta3，仍假定输入数据信号D保持在L，并且假定时钟信号CK保持在L。
参照第一电路10，在第三时间ta3，由输入数据信号D门控的第一P型晶体管P1以及与第一P型晶体管P1串联并且由时钟信号CK门控的第二P型晶体管P2导通。另外，由输入数据信号D门控的第一N型晶体管N1截止。因此，第一P型晶体管P1和第二P型晶体管P2上拉第一节点NET1，从而确定第一节点NET1在图2A的工作示例中的电压为H。
关于第一锁存器20，在第三时间ta3，由时钟信号CK门控的第五P型晶体管P5和由第一节点NET1的电压门控的第四N型晶体管N4导通。另外，由第一节点NET1的电压门控的第四P型晶体管P4和由时钟信号CK门控的第三N型晶体管N3截止。因此，第一锁存器20防止第二节点NET2在以上条件下预充电。
作为替代，在时钟信号CK为H时的第一时间ta1，以及在时钟信号CK为L时的第二时间ta2，设置在第一锁存器20的输出与第二锁存器30的输入之间的反馈回路电路50保持第二节点NET2的电压电平。
具体地说，在反馈回路电路50中，由时钟信号CK门控的第六P型晶体管P6、由第二节点NET2的反相电压门控的第五N型晶体管N5以及由第一节点NET1的电压门控的第七N型晶体管N7导通。另外，由第一节点NET1的电压门控的第七P型晶体管P7、由第二节点NET2的反相电压门控的第八P型晶体管P8和由时钟信号CK门控的第六N型晶体管N6截止。因此，第五N型晶体管N5和第七N型晶体管N7下拉第二节点NET2，从而将在第二节点NET2的电压的电平保持在L。
关于第二锁存器30，由第二节点NET2的电压门控的第九P型晶体管P9导通。另外，由时钟信号CK门控的第十N型晶体管N10、与第十N型晶体管N10串联并且由第一节点NET1的反相电压门控的第九N型晶体管N9以及与第九N型晶体管N9串联并且由第二节点NET2的电压门控的第八N型晶体管N8截止。因此，第九P型晶体管P9上拉第三节点NET3，从而将第三节点NET3的电压电平保持在H。
如上所述，在输入数据信号D保持在固定的L电平的情况下，不管时钟信号CK的电平如何改变，第一节点NET1、第二节点NET2和第三节点NET3的电压分别保持在H、L和H。因此，在输入数据信号D的电平保持不变的情况下，可防止响应于时钟信号CK的电平的连续转换的反复预充电/放电。结果，可适当地保持翻转触发操作性能，并且功耗相对较低。
现在，参照图1和图2B，在输入数据信号D的电平保持在H并且时钟信号CK的电平在L与H之间反复地转换的情况下，第一节点NET1、第二节点NET2和第三节点NET3的电压分别保持在L、H和L。
具体地说，在第一时间tb1，假定输入数据信号D的电平为H，并且假定时钟信号CK的电平为L。
关于第一电路10，在第一时间tb1，由于输入数据信号D的电平为H，由输入数据信号D门控的第一N型晶体管N1和由时钟信号CK的电压门控的第二P型晶体管P2导通。另外，由输入数据信号D门控的第一P型晶体管P1截止。因此，第一N型晶体管N1下拉第一节点NET1，从而确定第一节点NET1在图2B的工作示例中的电压为L。
关于第一锁存器20，由时钟信号CK门控的第五P型晶体管P5以及与第五P型晶体管P5串联并且由第一节点NET1的电压门控的第四P型晶体管P4导通。另外，由时钟信号CK门控的第三N型晶体管N3以及与第三N型晶体管N3串联并且由第一节点NET1的电压门控的第四N型晶体管N4截止。因此，第四P型晶体管P4和第五P型晶体管P5上拉第二节点NET2，从而确定第二节点NET2在图2B的工作示例中的电压为H。
关于第二锁存器30，由第二节点NET2的电压门控的第九P型晶体管P9和由时钟信号CK门控的第十N型晶体管N10截止。另外，与第十N型晶体管N10串联并且由第一节点NET1的反相电压门控的第九N型晶体管N9以及与第九N型晶体管N9串联并且由第二节点NET2的电压门控的第八N型晶体管N8导通。因此，第八N型晶体管N8下拉第三节点NET3，从而确定第三节点NET3在图2B的工作示例中的电压为L。
在第一时间tb1之后的第二时间tb2，假定输入数据信号D保持在H，并且假定时钟信号CK从L转换为H。然后，在第二时间tb2之后的第三时间tb3，假定输入数据信号D保持在H，并且假定时钟信号CK仍保持在H。
关于第一电路10，在第三时间tb3，由于输入数据信号D为H，因此由输入数据信号D门控的第一N型晶体管N1导通。另外，由输入数据信号D门控的第一P型晶体管P1以及与第一P型晶体管P1串联并且由时钟信号CK门控的第二P型晶体管P2截止。因此，第一N型晶体管N1下拉节点NET1，从而将第一节点NET1的电压保持在L。
关于第一锁存器20，由时钟信号CK门控的第五P型晶体管P5和由第一节点NET1的电压门控的第四N型晶体管N4截止。另外，由第一节点NET1的电压门控的第四P型晶体管P4和由时钟信号CK门控的第三N型晶体管N3导通。因此，第一锁存器20防止第二节点NET2在以上条件下放电。
作为替代，在时钟信号CK为L时的第一时间tb1，以及在时钟信号CK为H时的第二时间tb2，设置在第一锁存器20的输出与第二锁存器30的输入之间的反馈回路电路50保持第二节点NET2的电压电平。
具体地说，关于反馈回路电路50，由时钟信号CK门控的第六P型晶体管P6、由第二节点NET2的反相电压门控的第五N型晶体管N5以及由第一节点NET1的电压门控的第七N型晶体管N7截止。另外，由第一节点NET1的电压门控的第七P型晶体管P7、由第二节点NET2的反相电压门控的第八P型晶体管P8以及由时钟信号CK门控的第六N型晶体管N6导通。因此，第七P型晶体管P7和第八P型晶体管P8上拉第二节点NET2，从而将第二节点NET2的电压电平保持在H。
关于第二锁存器30，由第二节点NET2的电压门控的第九P型晶体管P9截止。另外，由时钟信号CK门控的第十N型晶体管N10、与第十N型晶体管N10串联并且由第一节点NET1的反相电压门控的第九N型晶体管N9以及与第九N型晶体管N9串联并且由第二节点NET2的电压门控的第八N型晶体管N8导通。因此，第十N型晶体管N10、第九N型晶体管N9和第八N型晶体管N8下拉第三节点NET3，从而将第三节点NET3的电压电平保持在L。
如上所述，在输入数据信号D保持在固定的H的情况下，不管时钟信号CK的电平如何改变，第一节点NET1的电压、第二节点NET2和第三节点NET3都分别保持在L、H和L。因此，在输入数据信号D的电平保持不变的情况下，可防止响应于时钟信号CK的连续转换的反复预充电/放电。结果，可适当地保持翻转触发操作性能，并且功耗相对较低。
图3A和图3B是进一步示出图1所示的半导体电路1的操作的额外时序图。
参照图1和图3A，假定时间tc2和tc3分别对应于图2A的时间ta1和ta2，并且假定时间tc5和tc6分别对应于图2B的时间tb1和tb2。
假定输入数据信号D的电平在时间tc1与tc3之间为L，并且进一步假定输入数据信号D的电平在时间tc4与tc7之间为H。因此，即使时钟信号CK根据半导体电路1的操作在时间tc1至tc3期间在L与H之间反复地转换，第一节点NET1和第二节点NET2的电压也分别保持在H和L。另外，即使时钟信号CK在时间tc4至tc7期间在L与H之间反复地转换，第一节点NET1和第二节点NET2的电压也分别保持在L和H。
参照图3B，假定时间td1和td2分别对应于图2B的时间tb1和tb2，并且假定时间td5和td6分别对应于图2A的时间ta1和ta2。
输入数据信号D在时间td1至td3期间保持在H并且在时间td4至td7期间保持在L。即使时钟信号CK根据半导体电路1的操作在时间td1至td3期间在L与H之间反复地转换，第一节点NET1和第二节点NET2的电压也分别保持在L和H。另外，即使时钟信号CK在时间tc4至tc7期间在L与H之间反复地转换，第一节点NET1和第二节点NET2的电压也分别保持在H和L。
图4是根据本发明构思的另一实施例的半导体电路2的图。
图4的半导体电路2与图1的半导体电路1的不同之处在于，半导体电路1的第一电路10包括与第二P型晶体管P2并联并且由第二节点NET2的电压门控的第三P型晶体管P3，而图4的半导体电路2包括第一电路10a，其包括由输入数据信号D门控以控制与电源电压VDD的连接的第一P型晶体管P1、由时钟信号CK门控以传递第一P型晶体管P1相对于第一节点NET1的输出的第二P型晶体管P2。第一N型晶体管N1还是与第一P型晶体管P1和第二P型晶体管P2串联地设置，并且由输入数据信号D门控以控制与地的连接。
也就是说，半导体电路2的第一电路10a不需要包含如图1所示的实施例建议的与第二P型晶体管P2并联的第三P型晶体管P3。
在图1的先前实施例中，第三P型晶体管P3构造为由第二节点NET2的电压门控，以在输入数据信号D为L并且时钟信号CK为H的情况下将第一节点NET1保持在H。然而，即使第一节点NET1浮置，如果第二节点NET2在第一节点NET1保持在H的同时放电，则类似于根据图1的实施例的半导体电路1，在输入数据信号D的电平保持不变的情况下，响应于时钟信号CK的连续转换，图4的半导体电路2也可在防止反复预充电/放电的同时进行操作。
图5是根据本发明构思的另一实施例的半导体电路3的图。
根据图5的实施例的半导体电路3与根据图1的实施例的半导体电路1的不同之处在于，设置在第一锁存器20的输出与第二锁存器30的输入之间的反馈回路电路50a与图1的反馈回路电路50不同地构造。也就是说，可在第一锁存器20的输出与第二锁存器30的输入之间设置任意电路，只要在时钟信号CK处于第一电平时的一个时间以及在时钟信号CK处于第二电平时的一个时间能够保持第二节点NET2的电压电平即可。
图6是根据本发明构思的另一实施例的半导体电路4的图。
参照图6，根据图6的实施例的半导体电路4包括控制电路10b，除图1的半导体电路1的第二P型晶体管P2和第三P型晶体管P3以外，控制电路10b还包括P型晶体管P13、P14、P15、P16以及N型晶体管N13、N14、N15和N16。控制电路10b接收扫描使能信号SE作为能够控制半导体电路4的操作(即，提供输出数据信号Q)的控制信号。当扫描使能信号SE激活时，将根据扫描输入信号SI的电平确定输出数据信号Q的电平。当扫描信号SE未激活时，将根据输入数据信号D的电平确定输出数据信号Q的电平。
具体地说，控制电路10b包括第十三P型晶体管P13和第十四P型晶体管P14，其串联在电源电压VDD与连接第二P型晶体管P2和第三P型晶体管P3的输入的节点之间。第十三P型晶体管P13由扫描使能信号SE门控，第十四P型晶体管P14由输入数据信号D门控。控制电路10b还包括第十五P型晶体管P15和第十六P型晶体管P16，其串联在电源电压VDD与连接第二P型晶体管P2和第三P型晶体管P3的输入的节点之间。第十五P型晶体管P15由扫描输入信号SI门控，第十六P型晶体管由扫描使能信号SE的反相形式(下文中称作“反相扫描使能信号”或“NSE”)门控。
按照相似的布置方式，控制电路10b包括串联在地与第一节点NET1(也是连接第二P型晶体管P2和第三P型晶体管P3的输出的节点)之间的第十三N型晶体管N13和第十四N型晶体管N14。第十三N型晶体管N13由输入数据信号D门控，第十四N型晶体管N14由反相扫描使能信号NSE门控。控制电路10b还包括串联在地与第一节点NET1之间的第十五N型晶体管N15和第十六N型晶体管N16。第十五N型晶体管N15由扫描使能信号SE门控，第十六N型晶体管N16由扫描输入信号SI门控。
图7是根据本发明构思的另一实施例的半导体电路5的图。
参照图1和图7，与图1的半导体电路1相比，半导体电路5包括第一锁存器电路20a，第一锁存器电路20a还包括连接在电源电压VDD与由时钟信号门控的第五P型晶体管P5之间的第十七P型晶体管P17。这里，第十七P型晶体管P17由复位信号R门控，复位信号R用作关于半导体电路5的额外控制信号。当复位信号R被激活时，输出数据信号Q的电平保持在第二电平(例如，L)，当复位信号R未被激活时，将根据输入数据信号D的电平确定输出数据信号Q的电平。
仍参照图1和图7，与图1的半导体电路1相比，半导体电路5包括反馈回路电路50b，反馈回路电路50b还包括连接在第二节点NET2与地之间的第十七N型晶体管N17以及连接在电源电压VDD与连接第六P型晶体管和第七P型晶体管的节点之间的第十八P型晶体管P18。第十七N型晶体管N17和第十八P型晶体管P18二者均由复位信号R门控。
仍参照图1和图7，与图1的半导体电路1相比，半导体电路5包括第二电路40a，第二电路40a包括代替第三反相器G3的NOR逻辑门GR1。NOR逻辑门GR1接收第三节点NET3的电压和复位信号R作为输入，以选择性地提供共同施加至第十一N型晶体管N11和第十一P型晶体管P11的栅极的输出信号。
图8是根据本发明构思的另一实施例的半导体电路6的图。
参照图1和图8，与图1的半导体电路1相比，半导体电路6包括第一电路10c，第一电路10c还包括与第一N型晶体管N1并联并且由置位信号S门控的第十八N型晶体管N18，所述置位信号S被设为用于控制半导体电路6的另一控制信号。当置位信号S被激活时，输出数据信号Q的电平保持在第一电平(例如，H)，当置位信号S未被激活时，将根据输入数据信号D的电平确定输出数据信号Q的电平。
仍参照图1和图8，与图1的半导体电路1相比，半导体电路6包括反馈回路电路50c，反馈回路电路50c还包括代替第二反相器G2的NOR逻辑门GR2。NOR逻辑门GR2接收第二节点NET2的电压和置位信号S作为输入，以选择性地提供共同施加至第五N型晶体管N5和第八P型晶体管P8的栅极的输出信号。
仍参照图1和图8，与图1的半导体电路1相比，半导体电路6包括第二锁存器30a，第二锁存器30a还包括与第二电路40b的第十一N型晶体管并联的第十九N型晶体管N19。这里，第十九N型晶体管N19也由置位信号S门控以控制第八N型晶体管N8相对于第三节点NET3的输出。
仍参照图1和图8，与图1的半导体电路1相比，半导体电路6包括第二电路40b，其还包括连接在第十一P型晶体管P11与电源电压VDD之间的第十九P型晶体管P19。第十九P型晶体管P19由置位信号S门控以进一步控制第二电路40b中的电源电压VDD的连接。
图9是包括一个或多个根据本发明构思的实施例的半导体电路的系统芯片(SoC)系统1000的框图。
参照图9，SoC系统1000包括应用处理器1001和动态随机存取存储器(DRAM)1060。
应用处理器1001可包括中央处理单元(CPU)1010、多媒体系统1020、总线1030、存储器系统1040和外围电路1050。
CPU 1010可执行驱动SoC系统1000所需的操作。在本发明构思的一些实施例中，CPU 1010可构造为包括多个核的多核环境。
多媒体系统1020可用于执行SoC系统1000中的各种多媒体功能。多媒体系统1020可包括3D引擎模块、视频编解码器、显示系统、相机系统和后处理器。
总线1030可用于CPU 1010、多媒体系统1020、存储器系统1040与外围电路1050之间的数据通信。在本发明构思的一些实施例中，总线1030可具有多层结构。具体地说，总线1030可为(但不限于)多层先进高性能总线(AHB)或者多层先进可扩展接口(AXI)。
存储器系统1040可提供用于将应用处理器1001连接至外部存储器(例如，DRAM 1060)所需的环境并且可以高速运转。在一些实施例中，存储器系统1040可包括用于控制外部存储器(例如，DRAM1060)的控制器(例如，DRAM控制器)。
外围电路1050可提供用于将SoC系统1000平稳地连接至外部装置(例如，主板)所需的环境。因此，外围电路1050可包括使得连接至SoC系统1000的外部装置能够与SoC系统1000兼容的各种接口。
DRAM 1060可用作应用处理器1001的操作所需的工作存储器。在一些实施例中，DRAM 1060可如图所示布置在应用处理器1001以外。具体地说，DRAM 1060可与应用处理器1001以层叠封装(PoP)的形式封装。
SoC系统1000的元件中的至少一个可采用根据本发明构思的上述实施例的半导体电路中的任一个。
图10是包括一个或多个根据本发明构思的实施例的半导体电路的电子系统1100的框图。
参照图10，电子系统1100可包括控制器1110、输入/输出(I/O)装置1120、存储器1130、接口1140和总线1150。控制器1110、I/O装置1120、存储器1130和/或接口1140可经总线1150彼此连接。总线1150可用作用于传输数据的路径。
控制器1110可包括微处理器、数字信号处理器、微控制器以及能够执行与微处理器、数字信号处理器和微控制器的功能相似的功能的逻辑装置中的至少一个。I/O装置1120可包括键区、键盘和显示装置。存储器装置1130可存储数据和/或命令。接口1140可将数据发送至通信网络或者从通信网络接收数据。接口1140可为有线接口或者无线接口。在一个示例中，接口1140可包括天线或者有线或无线收发器。
虽然附图中未示出，但是电子系统1100可包括用于改进控制器1110的操作的工作存储器，并且还可包括高速DRAM或SRAM。
电子系统1100可应用于能够在无线环境下发送信息和/或接收信息的几乎所有类型的电子产品，诸如个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡等。
电子系统1100的元件中的至少一个可采用根据本发明构思的上述实施例的半导体电路中的任一个。
图11、图12和图13是示出可包括一个或多个根据本发明构思的实施例的半导体电路的各种系统的各个示图。
图11示出了平板个人计算机(PC)1200，图12示出了笔记本计算机1300，而图13示出了智能电话1400。如本文所述，可在平板PC 1200、笔记本计算机1300和智能电话1400中使用根据本发明构思的上述实施例的半导体电路中的至少一个。
如本文所述，根据本发明构思的实施例的半导体电路也可应用于除本文所述的那些集成电路(IC)装置以外的各种IC装置。也就是说，虽然以上已经将平板PC 1200、笔记本计算机1300和智能电话1400描述为根据本发明构思的实施例的半导体系统的示例，但是根据实施例的半导体系统的示例不限于平板PC 1200、笔记本计算机1300和智能电话1400。在本发明构思的一些实施例中，半导体系统可设为计算机、超级移动PC(UMPC)、工作站、上网本计算机、PDA、便携式计算机、无线电话、移动电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、3维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器等。
虽然以上已经示出和描述了示例性实施例，但是本领域技术人员应该清楚，在不脱离由权利要求限定的本发明构思的范围的情况下，可作出修改和改变。

Claims (20)

1.一种半导体电路，包括：
第一电路，其响应于输入数据信号和时钟信号确定第一节点的电压；
第一锁存器，其响应于第一节点的电压和时钟信号确定第二节点的电压；
第二锁存器，其响应于第二节点的电压和时钟信号确定第三节点的电压；以及
第二电路，其响应于第三节点的电压和时钟信号提供输出数据信号，
其中，第一电路包括：
第一类型的第一晶体管(P1)，其连接至电源电压并且由输入数据信号门控；
第二类型的第一晶体管(N1)，其连接在地与第一节点之间，并且由输入数据信号门控；以及
第一类型的第二晶体管(P2)，其连接在第一类型的第一晶体管(P1)与第一节点之间，并由时钟信号门控，以控制第一类型的第一晶体管(P1)相对于第一节点的输出；并且
第一锁存器包括：
第一类型的第四晶体管(P4)，其由第一节点的电压门控，并且上拉第二节点的电压；
第一类型的第五晶体管(P5)，其连接在电源电压与第一类型的第四晶体管(P4)之间，并且由时钟信号门控；
第二类型的第四晶体管(N4)，其与第一类型的第四晶体管(P4)串联，由第一节点的电压门控，并且下拉第二节点的电压；以及
第二类型的第三晶体管(N3)，其连接在第二类型的第四晶体管(N4)与地之间，并且由时钟信号门控。
2.根据权利要求1所述的半导体电路，还包括：
第一反相器，其提供第一节点的电压的反相形式；以及
第二类型的第二晶体管(N2)，其连接在第一节点与在第二类型的第四晶体管(N4)与第二类型的第三晶体管(N3)之间的节点之间，并且由第一节点的电压的反相形式门控。
3.根据权利要求2所述的半导体电路，其中，第一电路还包括：
第一类型的第三晶体管(P3)，其与第一类型的第二晶体管(P2)并联，并且由第二节点的电压门控，以进一步控制第一类型的第一晶体管(P1)相对于第一节点的输出。
4.根据权利要求2所述的半导体电路，其中，第一锁存器还包括：
连接在第一类型的第五晶体管(P5)与电源电压之间并且由复位信号门控的第一类型的晶体管。
5.根据权利要求3所述的半导体电路，还包括反馈回路，其中，反馈回路电路包括：
第二反相器，其连接至第二节点，并且提供第二节点的电压的反相形式；
第一类型的第六晶体管(P6)和第一类型的第七晶体管(P7)，第一类型的第六晶体管(P6)由时钟信号门控，以控制反馈回路电路与电源电压的连接，第一类型的第七晶体管(P7)与第一类型的第六晶体管(P6)并联并且由第一节点的电压门控，以进一步控制在反馈回路电路中与电源电压的连接；
第一类型的第八晶体管(P8)，其由第二节点的电压的反相形式门控，以控制第一类型的第六晶体管(P6)和第一类型的第七晶体管(P7)相对于第二节点的输出；
第二类型的第六晶体管(N6)和第二类型的第七晶体管(N7)，第二类型的第六晶体管(N6)由时钟信号门控，以控制在反馈回路电路中与地的连接，第二类型的第七晶体管(N7)与第二类型的第六晶体管(N6)并联并且由第一节点的电压门控，以进一步控制在反馈回路电路中与地的连接；以及
第二类型的第五晶体管(N5)，其由第二节点的电压的反相形式门控，并且连接在第一类型的第八晶体管(P8)与第二类型的第六晶体管(N6)和第二类型的第七晶体管(N7)的并联组合之间，以控制第二类型的第六晶体管(N6)和第二类型的第七晶体管(N7)相对于第二节点的输出。
6.根据权利要求4所述的半导体电路，还包括反馈回路，其中，反馈回路电路包括：
第二反相器，其连接至第二节点，并且提供第二节点的电压的反相形式；
第一类型的第六晶体管(P6)和第一类型的第七晶体管(P7)，第一类型的第六晶体管(P6)由时钟信号门控，以控制反馈回路电路与电源电压的连接，第一类型的第七晶体管(P7)与第一类型的第六晶体管(P6)并联并且由第一节点的电压门控，以进一步控制在反馈回路电路中与电源电压的连接；
第一类型的第八晶体管(P8)，其由第二节点的电压的反相形式门控，以控制第一类型的第六晶体管(P6)和第一类型的第七晶体管(P7)相对于第二节点的输出；
第二类型的第六晶体管(N6)和第二类型的第七晶体管(N7)，第二类型的第六晶体管(N6)由时钟信号门控，以控制在反馈回路电路中与地的连接，第二类型的第七晶体管(N7)与第二类型的第六晶体管(N6)并联并且由第一节点的电压门控，以进一步控制在反馈回路电路中与地的连接；
第二类型的第五晶体管(N5)，其由第二节点的电压的反相形式门控，并且连接在第一类型的第八晶体管(P8)与第二类型的第六晶体管(N6)和第二类型的第七晶体管(N7)的并联组合之间，以控制第二类型的第六晶体管(N6)和第二类型的第七晶体管(N7)相对于第二节点的输出；
连接在第一类型的第六晶体管(P6)和第一类型的第七晶体管(P7)的并联组合与电源电压之间并且由复位信号门控的第一类型的晶体管；以及
连接在第二节点与地之间并且由复位信号门控的第二类型的晶体管。
7.根据权利要求6所述的半导体电路，其中，第二电路包括：
NOR门，其接收第三节点的电压和复位信号作为输入，并且提供NOR输出；
第二类型的第十一晶体管(N11)，其连接在第三节点与在第二类型的第八晶体管(N8)与第二类型的第九晶体管(N9)之间的节点之间，并且由NOR输出门控；
第一类型的第十晶体管(P10)和第一类型的第十一晶体管(P11)，它们串联在电源电压与第三节点之间，其中，第一类型的第十一晶体管(P11)由NOR输出门控，第一类型的第十晶体管(P10)由时钟信号门控；以及
第一类型的第十二晶体管(P12)和第二类型的第十二晶体管(N12)，它们串联在电源电压与地之间，其中，第一类型的第十二晶体管(P12)和第二类型的第十二晶体管(N12)共同由第三节点的电压门控，并且在第一类型的第十二晶体管(P12)与第二类型的第十二晶体管(N12)之间的节点提供数据输出信号。
8.根据权利要求5所述的半导体电路，其中，第二锁存器包括：
第一类型的第九晶体管(P9)，其由第二节点的电压门控，以控制在第二锁存器中与电源电压的连接；
第二类型的第八晶体管(N8)，其由第二节点的电压门控，以控制在第二锁存器中与地的连接；
第二类型的第九晶体管(N9)，其控制第二类型的第八晶体管(N8)相对于第三节点的输出，并且由第一节点的电压的反相形式门控；以及
第二类型的第十晶体管(N10)，其由时钟信号门控，以控制第二类型的第九晶体管(N9)相对于第三节点的输出。
9.根据权利要求8所述的半导体电路，其中，第二电路包括：
第三反相器，其连接至第三节点，并且提供第三节点的电压的反相形式；
第二类型的第十一晶体管(N11)，其连接在第三节点与在第二类型的第八晶体管(N8)与第二类型的第九晶体管(N9)之间的节点之间，并且由第三节点的电压的反相形式门控；
第一类型的第十晶体管(P10)和第一类型的第十一晶体管(P11)，它们串联在电源电压与第三节点之间，其中，第一类型的第十一晶体管(P11)由第三节点的电压的反相形式门控，第一类型的第十晶体管(P10)由时钟信号门控；以及
第一类型的第十二晶体管(P12)和第二类型的第十二晶体管(N12)，它们串联在电源电压与地之间，其中，第一类型的第十二晶体管(P12)和第二类型的第十二晶体管(N12)共同由第三节点的电压门控，并且在第一类型的第十二晶体管(P12)与第二类型的第十二晶体管(N12)之间的节点提供数据输出信号。
10.一种半导体电路，包括：
第一电路，其包括第一类型的第一晶体管(P1)、第一类型的第二晶体管(P2)和第二类型的第一晶体管(N1)，第一类型的第一晶体管(P1)由输入数据信号门控以控制在第一电路中与电源电压的连接，第一类型的第二晶体管(P2)由时钟信号门控以控制第一类型的第一晶体管(P1)相对于第一节点的输出，第二类型的第一晶体管(N1)由输入数据信号门控以控制在第一电路中与地的连接；
第一锁存器，其包括第一类型的第五晶体管(P5)、第一类型的第四晶体管(P4)以及第二类型的第三晶体管(N3)与第二类型的第四晶体管(N4)的串联组合，第一类型的第五晶体管(P5)由时钟信号门控以控制在第一锁存器中与电源电压的连接，第一类型的第四晶体管(P4)由第一节点的电压门控以控制第一类型的第五晶体管(P5)对第二节点的输出，第二类型的第三晶体管(N3)与第二类型的第四晶体管(N4)的串联组合连接在第二节点与地之间，其中，第二类型的第三晶体管(N3)由时钟信号门控，第二类型的第四晶体管(N4)由第一节点的电压门控，以控制第二类型的第三晶体管(N3)对第二节点的输出；
第二锁存器，其包括由第二节点的电压门控以控制电源电压与第三节点之间的连接的第一类型的晶体管以及由第一节点的电压的反相形式门控以控制第三节点与地之间的连接的第二类型的晶体管；以及
第二电路，其响应于第三节点的电压电平和时钟信号而输出输出数据信号。
11.根据权利要求10所述的半导体电路，其中，第一电路还包括：
第一类型的第三晶体管(P3)，其与第一类型的第二晶体管(P2)并联，并且由第二节点的电压门控，以进一步控制第一类型的第一晶体管(P1)相对于第一节点的输出。
12.根据权利要求10所述的半导体电路，还包括：
反馈回路电路，其包括所述第二节点，并且设置在第一锁存器的输出与第二锁存器的输入之间，其中，反馈回路电路对时钟信号处于第一电平时确定的第二节点的前一电压以及时钟信号处于第二电平时确定的第二节点的后一电压进行控制，以使得所述前一电压和所述后一电压为相同电压。
13.根据权利要求12所述的半导体电路，其中，反馈回路电路基于时钟信号、第一节点的电压和第二节点的前一电压来确定第二节点的电压。
14.根据权利要求12所述的半导体电路，还包括：
控制电路，其布置在第一电路、第一锁存器、第二锁存器、第二电路和反馈回路电路中的至少一个中，其中，控制电路接收对由半导体电路输出的输出数据信号进行控制的至少一个控制信号。
15.一种半导体电路，包括：
第一电路，其响应于输入数据信号和时钟信号确定第一节点的电压；
第一锁存器，其响应于第一节点的电压和时钟信号确定第二节点的电压；以及
第二锁存器，其响应于第二节点的电压和时钟信号确定第三节点的电压，
其中，第一锁存器包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，其中，第一晶体管由时钟信号门控以提供电源电压，第二晶体管由第一节点的电压电平门控以控制第一晶体管相对于第二节点的输出，第三晶体管由时钟信号门控以控制与地的连接，第四晶体管由第一节点的电压门控以控制第三晶体管相对于第二节点的输出。
16.根据权利要求15所述的半导体电路，其中，当输入数据信号处于第一电压电平时，第一电路使第一节点放电，并且当输入数据信号处于与第一电压电平不同的第二电压电平时，第一电路为第一节点预充电。
17.根据权利要求16所述的半导体电路，其中，在第一节点放电时，当时钟信号为第三电压电平时，第一锁存器保持第二节点的前一电压电平，并且当时钟信号是与第三电压电平不同的第四电压电平时，第一锁存器为第二节点预充电。
18.根据权利要求16所述的半导体电路，其中，在第一节点预充电时，当时钟信号处于第三电压电平时，第一锁存器使第二节点放电，并且当时钟信号是与第三电压电平不同的第四电压电平时，第一锁存器保持第二节点的前一电压电平。
19.根据权利要求16所述的半导体电路，其中，响应于具有第一电压电平的输入数据信号，第二电路使第三节点放电，并且
响应于具有与第一电压电平不同的第二电压电平的输入数据信号，第二电路为第三节点预充电。
20.根据权利要求15所述的半导体电路，其中，第一晶体管和第二晶体管是P沟道金属氧化物半导体晶体管，第三晶体管和第四晶体管是N沟道金属氧化物半导体晶体管。
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