CN103166602A - 低功耗的主从触发器 - Google Patents

低功耗的主从触发器 Download PDF

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CN103166602A
CN103166602A CN201110463126.9A CN201110463126A CN103166602A CN 103166602 A CN103166602 A CN 103166602A CN 201110463126 A CN201110463126 A CN 201110463126A CN 103166602 A CN103166602 A CN 103166602A
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程志宏
聂式祥
王洋
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Abstract

本发明涉及低功耗的主从触发器。在一种主从D触发器中，主锁存器具有第一和第二三态级以及反馈级，用于将第一和第二三态级的数据输出正反馈到所述第二三态级的数据输入。从锁存器具有第三和第四三态级以及反馈级，用于将所述第三和第四三态级的数据输出正反馈到所述第四三态级的数据输入。时钟信号从时钟信号源施加到三态级中一个中的时钟开关元件的时钟输入上，其时钟信号与三态级中的另一个共享，降低了时钟开关的数目和时钟开关功耗。数据反相器也可在主锁存器的三态级和从锁存器的三态级之间共享。

Description

低功耗的主从触发器
技术领域
本发明涉及数字逻辑电路，并且尤其涉及低功耗的主从触发器。
背景技术
主从触发器广泛用于数字逻辑电路。典型地，主从D触发器具有两个串联且由两相时钟信号驱动的门控锁存器。主锁存器在时钟信号的第一相的后沿(trailing edge)处寄存输入信号的值，所述后沿是主锁存器的有效时钟沿。从锁存器在时钟信号的随后、相反相的后沿处寄存来自主锁存器的输出信号的值，所述后沿是从锁存器的有效时钟沿。常见配置的触发器是D触发器。
主和从锁存器中的每一个锁存器可具有两个串联的三态级和一个反馈级。三态级具有高阻抗(OFF)输出态，起到断言时钟信号的作用，以及断言和去断言输出态，起到输入信号的作用。典型地，所述三态级和所述反馈级是反相器级。每个三态级可包括互补的时钟开关元件，受控于互补的时钟信号，与互补的数据反相器串联，所述数据反相器在其输入端接收数据输入信号。
大量触发器可用于典型集成电路(IC)，因此触发器的功耗通常是很大的。已采用各种技术来降低触发器的功耗。时钟信号切换通常固有地比数据信号切换要频繁得多，并且典型地相比数据信号切换占更大的功耗比例。一种已知的用于降低功耗的技术包括当触发器输出等于其输入时门控(切换OFF)时钟信号。另一种已知技术使用动态逻辑，而不是静态逻辑，来降低组件的数目。然而，大部分已知的用来降低功耗的技术具有下列缺点：增大电路面积和/或导致诸如增加启动或保持时间、时钟毛刺以及不稳定操作的风险之类的性能损失。
因此，能够降低IC中的触发器功耗同时避免这些缺点中的一些或全部缺点将是有利的。
发明内容
在一种实施例中，本发明提供了一种D触发器，包括主锁存器和从锁存器。主锁存器具有第一和第二三态级，该三态级具有各自的第一和第二数据输入、第一和第二时钟输入、以及第一和第二数据输出，该主锁存器还具有第一反馈级，用于将第一和第二数据输出正反馈到第二数据输入。类似地，从锁存器具有第三和第四三态级，该三态级具有各自的第三和第四数据输入、第三和第四时钟输入、以及第三和第四数据输出，所述从锁存器还具有第二反馈级，用于将第三和第四数据输出正反馈到第四数据输入。第一数据输入接收数据输入信号，并且当第一和第二时钟输入处的时钟信号分别被去断言和断言时，在第一和第二数据输出处的输出信号是其各自的数据输入信号的函数，第三数据输入从所述主锁存器接收数据信号，并且当在第三和第四时钟输入处的时钟信号分别被断言和去断言时，在第三和第四数据输出处的输出信号是其各自的数据信号的函数。此外，第一、第二、第三和第四三态级其中之一具有时钟开关元件，该时钟开关元件从时钟信号源接收时钟信号，在相同三态级的时钟输入处提供时钟信号并且也在第一、第二、第三和第四三态级中的不同的三态级的时钟输入处提供时钟信号。
附图说明
本发明通过示例方式说明并不局限于附图中示出的其实施例，其中相似参考标记指示类似元件。为了简化和清楚而说明附图中的元件，并且其不必按比例绘制。
图1是已知主从D触发器的示意性电路图；
图2是当D触发器作为时钟分频器进行操作时，操作图1的D触发器中出现的信号时序图；
图3是通过示例方式给出根据本发明的一种实施例的主从D触发器的示意性电路图；
图4是当D触发器作为时钟分频器工作时，操作图3的D触发器中出现的信号时序图；
图5是通过示例方式给出根据本发明的另一种实施例的主从D触发器的示意性电路图；
图6是当D触发器作为时钟分频器进行工作时，操作图5的D触发器中出现的信号时序图；
图7是通过示例方式给出根据本发明的另一种实施例的主从D触发器的示意性电路图；
图8是当D触发器作为时钟分频器工作时，操作图7的D触发器中出现的信号时序图。
具体实施方式
触发器的下列实施例利用与断言、逻辑真实值相对应的正电压信号和与去断言、逻辑假值相对应的零电压信号来进行描述。然而，可以意识到，所描述的D触发器可适用于与断言、逻辑真值相对应的零(或负)电压信号以及与去断言、逻辑假值相对应的正电压信号。此外，电势的特定传导类型或极性已在示例中描述，但可以意识到，所述示例适用于相反的传导类型和极性。
图1示出了已知的主从D触发器100，其包括主锁存器101和从锁存器102。时钟源103接收系统时钟信号CK并包括一对串联的反相器104和106，以从系统时钟信号CK产生并供应反相时钟信号CN和同相时钟信号C给触发器100。
主锁存器101具有第一和第二三态级108和110以及第一反馈级INV1，所述三态级具有各自的数据输入、时钟输入和数据输出，所述第一反馈级用于将第一和第二三态级108和110的数据输出正反馈至第二三态级110的数据输入。从锁存器102包括第三和第四三态级112和114以及第二反馈级INV2，所述三态级具有各自的数据输入、时钟输入和数据输出，所述第二反馈级用于将第三和第四三态级112和114的数据输出正反馈至第四三态级114的数据输入。三态级108、110、112和114是反相器级并且第一及第二反馈级也是反相器。
第一三态反相器级108的数据输入从输入端子118接收数据输入信号。第三三态反相器级112的数据输入从第一反馈反相器INV1和主锁存器101的输出接收数据信号。从锁存器102和触发器100的输出信号Q出现在第二反馈反相器INV2的输出端子120处。主锁存器101和从锁存器102两者的时钟输入从时钟信号源103接收时钟信号C和CN。当时钟信号C和CN分别被去断言和断言时，第一和第四三态反相器级108和114的数据信号输出是它们各自的数据输入的函数。当时钟信号C和CN分别被断言和去断言时，第一和第四三态反相器级108和114是OFF(高阻抗数据信号输出)。当时钟信号C和CN分别被断言和去断言时，第二和第三三态反相器级110和112的数据信号输出是它们各自的数据输入的函数。当时钟信号C分别被去断言和断言时，第二和第三三态反相器级110和112是OFF(高阻抗数据信号输出)。
三态反相器级108到114包括数据反相器元件对，数据反相器元件对具有p型和n型互补金属氧化物半导体(CMOS)装置MP1-MN1、MP2-MN2、MP3-MN3和MP4-MN4，具有连接至高及低电压电源VDD和VSS的信号通路以及连接以接收三态反相器级108到114的各自的数据输入信号的控制电极(门)。三态反相器级108到114也包括时钟开关元件对SP1-SN1、SP2-SN2、SP3-SN3和SP4-SN4，具有p型和n型CMOS装置，所述CMOS装置具有彼此串联且与数据反相器元件装置MP1-MN1、MP2-MN2、MP3-MN3和MP4-MN4的信号通路串联的信号通路。时钟开关元件SP1、SN2、SN3和SP4在其控制电极上接收时钟信号C，而时钟开关元件SN1、SP2、SP3和SN4在其控制电极上接收反相时钟信号CN。
第一和第二三态反相器级108和110的输出信号PM出现在节点122处，节点122与时钟开关元件SP1-SN1和SP2-SN2的信号通路以及第一反馈反相器INV1的输入相连接。第三三态反相器级112的数据输入由第一反馈反相器INV1在节点124处的输出信号M提供。第三和第四三态反相器级112和114的输出信号SS出现在节点126处，节点126与时钟开关元件SP3-SN3和SP4-SN4的信号通路以及第二反相器INV2的输入相连接。从锁存器102的输出处的以及输出端子120处D触发器100的输出Q施加于数据反相器元件装置MP4-MN4的控制电极，以提供第四三态反相器级114的正反馈。
图2示出了操作示例的主从D触发器100中出现的信号。就在时间0之前，数据输入端子118处的数据输入信号D被去断言(0V)而数据输出端子120处的数据输出信号Q被断言。数据反相器元件装置MP1和MN4是ON而数据反相器元件装置MN1和MP4是OFF。系统时钟信号CK被去断言(在该示例中为0V)而时钟信号CN和C分别被断言(高)和去断言。时钟开关元件SP1-SN1是ON而时钟开关元件SP2-SN2是OFF并且第一三态反相器级108是ON而第二三态反相器级110是OFF。第一三态反相器级108的输出处的节点122处的信号PM仅是输入信号D的函数，其被断言并且第一反相器INV1的及主锁存器101的输出信号M在节点124处被去断言。
在时间0处，系统时钟信号CK被断言(在该示例中上升)而时钟信号CN和C分别被去断言(降到0V)和断言。时钟开关元件对SP1-SN1和SP4-SN4转为OFF，将第一和第四三态反相器级108和114转为OFF，其输出信号变得不依赖于它们的输入信号。时钟开关元件对SP2-SN2和SP3-SN3转为ON，将第二和第三三态反相器级110和112转为ON。在此周期内，节点122和124处的信号M和PM维持而时钟信号C被由第一反相器INV1的正反馈和第二三态反相器级110断言。在节点124处第一反相器INV1的和主锁存器101的输出信号M在第三三态反相器级112中被反相，使得节点126处的其输出信号SS被断言，在第二反相器INV2中被反相并且数据输出端子120处的数据输出信号Q被去断言。因而，信号D(0V)被存储在触发器100中并且在系统时钟CK的上升沿处出现在触发器100的输出Q处。
在时间2.5纳秒处，时钟信号CN和C分别被断言和去断言。时钟开关元件对SP1-SN1和SP4-SN4转为ON，将第一和第四三态反相器级108和114转为ON，其输出信号变为其输入信号的函数。输入端子118处的数据输入信号D被由第一三态反相器级108反相，节点122处的第一三态反相器级108的输出信号PM去断言。第一反相器INV1在节点122处反相信号PM且其输出信号M在节点124处断言。时钟开关元件对SP2-SN2和SP3-SN3转为OFF，将第二和第三三态反相器级110和112转为OFF。节点126处的信号SS和数据输出端子120处的Q在该周期内维持，而时钟信号C被由第二反相器INV2的正反馈和第四三态反相器级114去断言。
在时间5纳秒处，时钟信号CN和C分别被去断言和断言。时钟开关元件对SP1-SN1和SP4-SN4转为OFF，将第一和第四三态反相器级108和114转为OFF，其输出变得独立于其输入。就在时间5纳秒之后，在该操作示例中，数据输入端子118处的数据输入信号D被去断言。时钟开关元件对SP2-SN2和SP3-SN3转为ON，将第二和第三三态反相器级110和112转为ON。信号M和PM在该周期内维持，而时钟信号C被由第一反相器INV1的正反馈和第二三态反相器级110断言。第一反相器INV1的和主锁存器101的输出信号M在第三三态反相器级112中被反相，使得其输出信号SS被去断言，在第二反相器INV2中被反相并且数据输出端子120处的数据输出信号Q被断言。
在时间7.5纳秒处，时钟信号CN和C分别被断言和去断言。时钟开关元件对SP1-SN1和SP4-SN4转为ON，将第一和第四三态反相器级108和114转为ON，其输出信号变为其输入信号的函数。输入端子118处的被去断言的数据输入信号D被由第一三态反相器级108反相，节点122处的第一三态反相器级108的输出信号PM断言。第一反相器INV1反相在节点122处的信号PM且在节点124处的其输出信号M去断言。时钟开关元件对SP2-SN2和SP3-SN3转为OFF，将第二和第三三态反相器级110和112转为OFF。节点126处的信号SS和数据输出端子120处的Q在该周期内维持，而时钟信号C被由第二反相器INV2的正反馈和第四三态反相器级114去断言。
在时间10纳秒处，时钟信号CN和C分别被去断言和断言。时钟开关元件对SP1-SN1和SP4-SN4转为OFF，将第一和第四三态反相器级108和114转为OFF，其输出信号变得独立于其输入信号。就在时间10纳秒之后，在该操作示例中，数据输入端子118处的数据输入信号D被去断言。该循环以10纳秒的周期重复，作为数据输入端子118处的数据输入信号D的函数。
已知的用来降低图1所示的这种D触发器的功耗的方法往往没有效率，并且伴随有限的功耗降低却造成更繁复的设计流程和增大的设计循环时间和增大的管芯(die)尺寸。
图3到8示出了根据本发明的实施例的触发器300、500和700的示例，以及一种操作这种触发器的方法，这些触发器具有主锁存器301、501和701以及从锁存器302、502和702。所示出的CMOS D触发器300、500和700降低了时钟装置的门和布线电容，然而确保：(a)触发器300、500和700具有比触发器100更低的功耗，(b)触发器300、500和700是完全静态逻辑，因为静态逻辑占优势，(c)触发器300、500和700的性能等于或好于触发器100，(d)触发器300、500和700的尺寸小于触发器100，(e)触发器300、500和700比触发器100对外部时钟树带来更少的负荷，以及(f)触发器300、500和700仍允许使用其它、另外的功耗降低技术。
主锁存器301、501和701具有第一和第二三态级305、505和705以及307、507和707，其具有各自的第一和第二数据输入、第一和第二时钟输入与第一和第二数据输出并且该些三态级还具有用于将第一和第二数据输出正反馈至第二数据输入的第一反馈级INV1。触发器300、500和700的从锁存器302、502和702具有第三和第四三态级303、509和703与309、503和503，其具有各自的第三和第四数据输入、第三和第四时钟输入与第三和第四数据输出，并且这些三态级还具有用于将第三和第四数据输出正反馈至第四数据输入的第二反馈级INV2。
第一数据输入接收数据输入信号D。当在第一和第二时钟输入处的时钟信号C分别被去断言和断言时，在第一和第二数据输出处的输出信号是其各自的数据输入的函数。第三三态级303、509和703的数据输入从主锁存器301、501和701接收数据信号。当在第三和第四时钟输入处的时钟信号分别被断言和去断言时，在第三和第四数据输出处的输出信号是其各自的数据信号的函数。第一、第二、第三和第四三态级中的一个具有时钟开关元件，所述时钟开关元件从时钟信号源103接收时钟信号C和CN，在相同三态级的时钟输入处提供时钟信号并且也在第一、第二、第三和第四三态级中的不同的一个三态级的时钟输入处提供时钟信号。按照这种方式在所述三态级中的两个三态级之间共享时钟开关元件使得时钟开关元件的数目减少并且功耗降低。
在触发器300、500和700的示例中，主锁存器或从锁存器包括时钟开关元件，主锁存器和从锁存器中的另一个包括第一、第二、第三和第四三态级中的不同的一个三态级。在这些示例中，主锁存器包括时钟开关元件并且从锁存器包括第一、第二、第三和第四三态级中的不同的一个三态级。
在触发器300的示例中，第二三态级307包括连接至电源VDD-VSS的时钟开关元件SP2-SN2和与时钟开关元件串联的数据反相器元件MP2-MN2，并且第三时钟输入从第二三态级307的时钟开关元件SP2-SN2接收时钟信号CNP-CPN。第三三态级303包括反相器元件MP3-MN3和控制节点，反相器元件MP3-MN3具有连接以从第二三态级307的时钟开关元件SP2-SN2接收时钟信号CNP-CPN的信号通路，控制节点与第三数据输入连接并从第一反馈级INV1的输入接收数据信号PM。
在触发器500的示例中，第一三态级505包括连接至电源VDD-VSS的时钟开关元件SP1-SN1和与时钟开关元件SP1-SN1串联的数据反相器元件MP1-MN1，并且第四时钟输入从第一三态级的时钟开关元件SP1-SN1接收时钟信号CPP-CNN。第四三态级503包括反相器元件MP4-MN4和控制节点，反相器元件MP4-MN4具有连接至第四时钟输入以从时钟开关元件SP1-SN1接收时钟信号CPP-CNN的信号通路，控制节点从第二反馈级INV2的输出接收数据信号Q。
在触发器700的示例中，第一三态级705包括连接至电源VDD-VSS的第一时钟开关元件SP1-SN1和与第一时钟开关元件SP1-SN1串联的第一数据反相器元件MP1-MN1。第二三态级707包括连接至电源VDD-VSS的第二数据反相器元件MP2-MN2和与数据反相器元件MP2-MN2串联的第二时钟开关元件SP2-SN2。第三三态级703包括第三开关元件SP3-SN3，其具有从第二数据反相器元件MP2-MN2接收其数据输入信号PS-NS的信号通路以及从时钟信号源103接收时钟信号CN-C的控制节点。第四时钟输入从第一时钟开关元件接收时钟信号。第四三态级具有反相器元件，该反相器元件具有从第一时钟开关元件SP1-SN1接收时钟信号CPP-CNN的信号通路以及从第二反馈级INV2的输出接收数据信号Q的控制节点。
在触发器300、500和700的示例中，第一、第二、第三和第四三态级包括反相器级，该反相器级包括互补的半导体装置对，半导体壤置具有串联的信号通路、和控制该信号通路并接收数据输入信号和时钟信号中的至少一种的控制电极，并且第一和第二反馈级是反相器级。互补的半导体装置对形成时钟开关元件和数据反相器元件。触发器300、500和700是D触发器，然而本发明也适用于其它配置的触发器。
更详细地，参照图3和4，D触发器300的第一和第四三态反相器级305和309包括数据反相器元件对，该数据反相器元件对具有p型和n型CMOS装置MP1-MN1和MP4-MN4，具有连接至高及低电压电源VDD和VSS的信号通路和连接以接收第一和第四三态级305和309的各自的数据输入信号的控制电极。第一和第四三态级305和309也包括时钟开关元件对SP1-SN1和SP4-SN4，它们具有p型和n型CMOS装置，该CMOS装置具有彼此串联的且与数据反相器元件装置MP1-MN1的信号通路串联的信号通路。时钟开关元件SP1和SP4在其控制电极上接收时钟信号C，而时钟开关元件SN1和SN4在其控制电极上接收反相的时钟信号CN。
D触发器300的第二三态级307包括时钟开关元件对SP2-SN2，该时钟开关元件具有p型和n型CMOS装置，该CMOS装置具有连接至高及低电压电源VDD和VSS的信号通路以及连接以分别在其控制电极上接收时钟信号CN和C的控制电极。D触发器300的第二三态级307也包括数据反相器元件对，该数据反相器元件对具有p型和n型CMOS装置MP2-MN2，该CMOS装置具有彼此串联的且与时钟开关元件对SP2-SN2的信号通路串联的信号通路以及连接以从节点311处的第一反相器INV1的输出接收第二三态级307的数据输入信号M的控制电极。
D触发器300的第三三态级303包括数据反相器元件对，该数据反相器元件对具有p型和n型CMOS装置MP3-MN3，该CMOS装置具有彼此串联且连接至公共节点304的信号通路。数据反相器元件MP3的信号通路在数据反相器元件MP2和时钟开关元件SP2的信号通路所公共的节点304和节点308之间连接，以从第二三态级307接收时钟信号CNP。数据反相器元件MN3的信号通路在数据反相器元件MN2和时钟开关元件SN2的信号通路所公共的节点304和节点306之间连接，以从第二三态级307接收时钟信号CPN。第二三态级307的时钟开关元件SP2-SN2与第三三态级303共享并且在D触发器300的第三三态级303中不需要另外的时钟开关元件，不像D触发器100，这降低了时钟开关和关联布线带给时钟源103的负荷和降低了IC所占的半导体面积。
主锁存器301的输出信号PM来自第一和第二三态级305和307的输出之间的节点310。节点310是时钟开关元件SP1-SN1的和数据反相器元件MP2-MN2的信号通路所共有的，并且与第一反馈反相器INV1的输入相连接。具有从输入到第一反馈反相器INV1而不是从其输出的主锁存器301的输出信号PM，避免了第二及第三三态级307和303的数据反相器元件MP2-MN2和MP3-MN3的信号通路短路第一反相器INV1。第三及第四三态级303和309在数据反相器元件MP3-MN3的信号通路和时钟开关元件SP4-SN4的信号通路所共有的节点304处提供输出信号SS。从锁存器302的和D触发器300的输出QB出现在输出端子120处并施加于数据反相器元件装置MP4-MN4的控制电极上以提供第四三态级309的正反馈。
图4示出了操作示例主从D触发器300中出现的信号。就在时间0之前，数据输入端子118处的数据输入信号D被断言(在该示例中为高)，数据反相器元件装置MP1和MP4为OFF并且数据反相器元件装置MN1和MN4为ON。系统时钟信号CK被去断言(0V)并且时钟信号CN和C分别被断言(高)和去断言。时钟开关元件对SP1-SN1是ON并且第一三态级305是ON。第一三态级305的输出处的节点310处的信号PM被去断言而第一反馈反相器INV1的和主锁存器301的输出信号M在节点311处被断言。数据输出端子120处的数据输出信号QB在2分应用的该示例中总是类似于数据输入信号D，其中数据输出120与数据输入118相连接，并由相同时序图表示。
在时间0处，系统时钟信号CK被断言(在该示例中上升)且时钟信号CN和C分别被去断言(降至0V)和断言。该时钟开关元件对SP1-SN1和SP4-SN4转为OFF，将第一和第四三态级305和309转为OFF，其输出信号变得独立于其输入信号。时钟开关元件对SP2-SN2转为ON，将第二三态级307转为ON。将时钟开关元件对SP2-SN2转为ON也断言在节点308处的时钟信号CNP和去断言在节点306处的时钟信号CPN，其施加于第三三态级303的数据反相器元件装置MP3-MN3的信号通路上。节点310和311处的信号M和PM在该周期内保持，而时钟信号C被由第一反馈反相器INV1和第二三态级307的正反馈断言。在节点310处第二三态级307的和主锁存器301的输出信号PM将数据反相器元件装置MP3转为ON且将数据反相器元件装置MN3转为OFF，使得信号PM在第三三态级303中被反相且其在节点304处的输出信号SS被断言，在第二反馈反相器INV2中被反相且在数据输出端子120处的数据输出信号QB被去断言。
在时间2.5纳秒处，时钟信号CN和C分别被断言和去断言。时钟开关元件对SP1-SN1和SP4-SN4转为ON，将第一和第四三态级305和309转为ON，其输出信号变成其输入信号的函数。输入端子118处的数据输入信号D被由第一三态级305反相，其在节点310处的输出信号PM断言。第一反馈反相器INV1反相在节点310处的信号PM且其在节点311处的输出信号M去断言。时钟开关元件对SP2-SN2转为OFF，将第二三态级307转为OFF且将第三三态级303的数据反相器元件装置MP3-MN3的信号通路转为OFF。在节点304处的信号SS和在数据输出端子120处的QB在该周期内保持，而时钟信号C被由第二反馈反相器INV2和第四三态级309的正反馈去断言。
在时间5纳秒处，时钟信号CN和C分别被去断言和断言。时钟开关元件对SP1-SN1和SP4-SN4转为OFF，将第一和第四三态级305和309转为OFF，其输出变得独立于其输入。就在时间5纳秒之后，在数据输入端子118处的数据输入信号D在该操作示例中被断言。时钟开关元件对SP2-SN2转为ON，将第二三态级307转为ON。将时钟开关元件对SP2-SN2转为ON也去断言在节点306处的时钟信号CPN和断言在节点308处的时钟信号CNP，其施加于第三三态级303的数据反相器元件装置MP3-MN3的信号通路上。信号M和PM在该周期内保持而时钟信号C被由第一反馈反相器INV1和第二三态级307的正反馈断言。第二三态级307的和主锁存器301的在节点310处的输出信号PM将数据反相器元件装置MP3转为OFF且将数据反相器元件装置MN3转为ON，使得信号PM在第三三态级303中被反相且其在节点304处的输出信号SS被去断言，在第二反馈反相器INV2中被反相且在数据输出端子120处的数据输出信号QB被断言。
在时间7.5纳秒处，时钟信号CN和C分别被断言和去断言。时钟开关元件对SP1-SN1和SP4-SN4转为ON，将第一和第四三态级305和309转为ON，其输出信号变成其输入信号的函数。在输入端子118处被断言的数据输入信号D被由第一三态级305反相，其在节点310处的输出信号PM去断言。第一反馈反相器INV1反相信号PM且其在节点311处的输出信号M断言。时钟开关元件对SP2-SN2转为OFF，将第二三态级307转为OFF且将第三三态级303的数据反相器元件装置MP3-MN3的信号通路转为OFF。节点304处的信号SS和在数据输出端子120处的QB在该周期内保持，而时钟信号C被由第二反馈反相器INV2和第四三态级309的正反馈去断言。
在时间10纳秒处，时钟信号CN和C分别被去断言和断言。时钟开关元件对SP1-SN1和SP4-SN4转为OFF，将第一和第四三态级305和309转为OFF，其输出信号变得独立于其输入信号。就在时间10纳秒之后，在数据输入端子118处的数据输入信号D在该操作示例中被去断言。该循环以10纳秒的周期重复，作为在数据输入端子118处的数据输入信号D的函数。
现在参考图5和6，在D触发器500中，第一三态级505包括时钟开关元件对SP1-SN1，其具有p型和n型CMOS装置，该CMOS装置具有与高和低电压电源VDD和VSS连接的信号通路以及连接以接收分别在其控制电极上的时钟信号C和CN的控制电极。D触发器500的第一三态级505也包括数据反相器元件对，其具有p型和n型CMOS装置MP1-MN1，该CMOS装置具有彼此串联且与时钟开关元件对SP1-SN1的信号通路串联的信号通路以及连接以从输入端子118接收第一三态级505的和主锁存器501的数据输入信号D的控制电极。
D触发器500的第二和第三三态级507和509包括数据反相器元件对，其具有p型和n型CMOS装置MP2-MN2和MP3-MN3，其具有与高和低电压电源VDD和VSS相连接的信号通路以及连接以接收第二和第三三态级507和509的各自的数据输入信号的控制电极。第二和第三三态级507和509也包括时钟开关元件对SP2-SN2和SP3-SN3，其具有p型和n型CMOS装置，该CMOS装置具有彼此串联且与数据反相器元件装置MP2-MN2和MP3-MN3的信号通路串联的信号通路。时钟开关元件SP2和SP3在其控制电极上接收时钟信号CN，而时钟开关元件SN2和SN3在其控制电极上接收反相时钟信号C。
D触发器500的第四三态级503包括数据反相器元件对，其具有p型和n型CMOS装置MP4-MN4，具有彼此串联且与公共节点504连接的信号通路。数据反相器元件MP4的信号通路在节点504和506之间连接，其为数据反相器元件MP1和时钟开关元件SP1的信号通路所共有以从第一三态级505接收时钟信号CPP。数据反相器元件MN4的信号通路在节点504和节点508之间连接，其为数据反相器元件MN1和时钟开关元件SN1的信号通路所共有以从第一三态级505接收时钟信号CNN。第一三态级505的时钟开关元件SP1-SN1与第四三态级503共享且在D触发器500的第四三态级503中没有另外的时钟开关元件，不像D触发器100，这降低了时钟开关和关联布线带给时钟源103的负荷并降低了IC所占有的半导体面积。
第一和第二三态级505和507的输出信号PM出现在节点122处，节点122与数据反相器元件MP1-MN1的和时钟开关元件SP2-SN2的信号通路相连接并与第一反馈反相器INV1的输入相连接。第三三态级509的数据输入信号由节点124处的第一反馈反相器INV1的输出处的主锁存器501的输出信号M提供。第三和第四三态级509和503提供节点504处的输出信号SS，节点504与时钟开关元件SP3-SN3的和数据反相器元件MP4-MN4的信号通路相连接并与第二反馈反相器INV2的输入相连接。在从锁存器502的和输出端子120处的D触发器500的输出处的输出Q施加于数据反相器元件装置MP4-MN4的控制电极，以提供第四三态级503的正反馈。
图6示出了在操作示例主从D触发器500中出现的信号。就在时间0之前，数据输入端子118处的数据输入信号D被去断言(0V)，数据反相器元件装置MP1为ON且数据反相器元件装置MN1是OFF。系统时钟信号CK被去断言(该示例中为0V)且时钟信号CN和C分别被断言(高)和去断言。时钟开关元件对SP1-SN1是ON且第一三态级505是ON。第一三态级505的输出处的节点122处的信号PM被断言且第一反馈反相器INV1的和主锁存器501的输出信号M在节点124处被去断言。
在时间0处，系统时钟信号CK被断言(在该示例中上升)且时钟信号CN和C分别被去断言(降到0V)和断言。时钟开关元件对SP1-SN1转为OFF，将第一三态级505转为OFF，其输出信号变得独立于其输入信号。时钟开关元件对SP2-SN2和SP3-SN3转为ON，将第二和第三三态级507及509转为ON，其输出信号变为其输入信号的函数。将时钟开关元件对SP1-SN1转为OFF也去断言节点506处的时钟信号CPP并断言节点508处的时钟信号CNN，其施加于第四三态级503的数据反相器元件装置MP4-MN4的被转为OFF的信号通路。节点122和124处的信号M和PM在该周期内保持，而时钟信号C被由第一反馈反相器INV1和第二三态级507的正反馈断言。当第一反馈反相器INV1的和主锁存器501的输出信号M在节点124处转为ON时，其在第三三态级509中被反相，使得其在节点504处的输出信号SS被断言，在第二反馈反相器INV2中被反相并且在数据输出端子120处的数据输出信号Q被去断言。
在时间2.5纳秒处，时钟信号CN和C分别被断言和去断言。时钟开关元件对SP1-SN1转为ON，将第一三态级505转为ON，其输出信号变成其输入信号的函数。时钟开关元件对SP2-SN2和SP3-SN3转为OFF，将第二和第三三态级507和509转为OFF，其输出信号变得独立于其输入信号。在输入端子118处的数据输入信号D被由转为ON的第一三态级505反相且其在节点122处的输出信号PM去断言。第一反馈反相器INV1在节点122处将信号PM反相并且其在节点124处的输出信号M断言。将时钟开关元件对SP1-SN1转为ON也断言节点506处的时钟信号CPP及去断言节点508处的时钟信号CNN，其施加于第四三态级503的数据反相器元件装置MP4-MN4的信号通路。节点504处的信号SS和数据输出端子120处的Q在该周期内保持，而时钟信号C被由第二反馈反相器INV2的正反馈去断言，其被去断言的输出信号Q将第四三态级503的数据反相器元件装置MP4转为ON。
在时间5纳秒处，时钟信号CN和C分别被去断言和断言。时钟开关元件对SP1-SN1转为OFF，将第一三态级505转为OFF，其输出变得独立于其输入。时钟开关元件对SP2-SN2和SP3-SN3转为ON，将第二和第三三态级507和509转为ON，其输出变成其输入的函数。就在时间5纳秒之后，数据输入端子118处的数据输入信号D在该示例操作中被去断言。信号M和PM在该周期内保持，而时钟信号C被由第一反馈反相器INV1和第二三态级507的正反馈断言。将时钟开关元件对SP1-SN1转为OFF也去断言节点506处的时钟信号CPP且断言节点508处的时钟信号CNN，其施加于第四三态级503的数据反相器元件装置MP4-MN4的被转为OFF的信号通路上。第一反馈反相器INV1的和主锁存器501的输出信号M在第三三态级509中被反相，使得其输出信号SS被去断言，在第二反馈反相器INV2中被反相并且在数据输出端子120处的数据输出信号Q被断言。
在时间7.5纳秒处，时钟信号CN和C分别被断言和去断言。时钟开关元件对SP1-SN1转为ON，将第一三态级505转为ON，其输出信号变成其输入信号的函数。时钟开关元件对SP2-SN2和SP3-SN3转为OFF，将第二和第三三态级507和509转为OFF，其输出信号变得独立于其输入信号。在输入端子118处被去断言的数据输入信号D被由第一三态级505反相，其在节点122处的输出信号PM断言。第一反馈反相器INV1反相节点122处的信号PM且其在节点124处的输出信号M去断言。将时钟开关元件对SP1-SN1转为ON也断言节点506处的时钟信号CPP且去断言节点508处的时钟信号CNN，其施加于第四三态级503的数据反相器元件装置MP4-MN4的信号通路。节点504处的信号SS和数据输出端子120处的Q在该周期内保持，而时钟信号C被由第二反馈反相器INV2的正反馈去断言，其被断言的输出信号Q将第四三态级503的数据反相器元件装置MN4转为ON。
在时间10纳秒处，时钟信号CN和C分别被去断言和断言。时钟开关元件对SP1-SN1转为OFF，将第一三态级505转为OFF，其输出变得独立于其输入。时钟开关元件对SP2-SN2和SP3-SN3转为ON，将第二和第三三态级507和509转为ON，其输出变成其输入的函数。就在时间10纳秒之后，数据输入端子118处的数据输入信号D在该示例操作中被断言。该循环以周期10纳秒重复，作为数据输入端子118处的数据输入信号D的函数。
现在参照图7和8，D触发器700中，第一三态级705包括时钟开关元件对SP1-SN1，其具有p型和n型CMOS装置，该CMOS装置具有与高和低电压电源VDD和VSS相连接的信号通路以及连接以接收分别在其控制电极上的时钟信号C和CN的控制电极。D触发器700的第一三态级705也包括数据反相器元件对，其具有p型和n型CMOS装置MP1-MN1，该CMOS装置具有彼此串联且与时钟开关元件对SP1-SN1的信号通路串联的信号通路，以及连接以从输入端子118接收第一三态级705的和主锁存器701的数据输入信号D的控制电极。
D触发器700的第二三态级707包括具有p型和n型CMOS装置MP2-MN2的数据反相器元件对，具有连接至高及低电压电源VDD和VSS的信号通路以及连接以接收第二三态级707的数据输入信号的控制电极。第二三态级707也包括时钟开关元件对，具有p型和n型CMOS装置SP2-SN2，该CMOS装置具有彼此串联且与数据反相器元件装置MP2-MN2的信号通路串联的信号通路。时钟开关元件SP2和SN2分别在其控制电极上接收时钟信号CN和C。
第三三态级703具有开关元件对，其具有p型和n型CMOS装置SP3-SN3，该CMOS装置具有彼此串联且与共同节点504连接的信号通路。开关元件SP3和SN3分别在其控制电极上接收时钟信号CN和C。开关元件SP3的信号通路在节点504和节点704之间连接，其为数据反相器元件MP2和时钟开关元件SP2的信号通路所共有，以从第二三态级707接收数据信号PS。开关元件SN3的信号通路在节点504和节点706之间连接，其为数据反相器元件MN2和时钟开关元件SN2的信号通路所共有，以从第二三态级707接收数据信号NS。第二三态级705的数据反相器元件MP2-MN2与第三三态级703共享并且在D触发器700的第三三态级703中不需要另外的数据反相器元件，不像D触发器100，这降低了IC所占有的半导体面积。
D触发器700的第四三态级503包括具有p型和n型CMOS装置MP4-MN4的数据反相器元件对，具有彼此串联且与公共节点504连接的信号通路。数据反相器元件MP4的信号通路在节点504和节点506之间连接，其为数据反相器元件MP1和时钟开关元件SP1的信号通路所共有，以从第一三态级705接收时钟信号CPP。数据反相器元件MN4的信号通路在节点504和节点508之间连接，其为数据反相器元件MN1和时钟开关元件SN1的信号通路所共有，以从第一三态级705接收时钟信号CNN。第一三态级705的时钟开关元件SP1-SN1与第四三态级503共享，并且在D触发器700的第四三态级503中没有另外的时钟开关元件，不像D触发器100，这降低了时钟开关和关联布线带给时钟源103的负荷并降低了IC所占的半导体面积。
第一和第二三态级705和707的输出信号PM出现在节点122处，节点122与数据反相器元件MP1-MN1的和时钟开关元件SP2-SN2的信号通路连接并与第一反馈反相器INV1的输入连接。第一反馈反相器INV1的输出与数据反相器元件MP2-MN2的控制电极在节点124处相连接并提供第二三态级707的和主锁存器701的输出信号PS和NS作为第三三态级703的数据输入信号。第三和第四三态级703和503提供节点504处的输出信号SS，节点504与开关元件SP3-SN3的和数据反相器元件MP4-MN4的信号通路连接并与第二反馈反相器INV2的输入相连接。从锁存器702的输出处的和D触发器700的输出Q在输出端子120处施加于数据反相器元件装置MP4-MN4的控制电极，以提供第四三态级503的正反馈。
图8示出了操作示例主从D触发器700中出现的信号。就在时间0之前，数据输入端子118处的数据输入信号D被去断言(0V)，数据反相器元件装置MP1为ON且数据反相器元件装置MN1为OFF。系统时钟信号CK被去断言(在该示例中为0V)且时钟信号CN和C分别被断言(高)和去断言。时钟开关元件对SP1-SN1为ON且第一三态级705为ON。第一三态级705的输出处的节点122处的信号PM被断言且第一反馈反相器INV1的和主锁存器701的输出信号M在节点124处被去断言。
在时间0处，系统时钟信号CK被断言(在该示例中上升)且时钟信号CN和C分别被去断言(降到0V)和断言。时钟开关元件对SP1-SN1转为OFF，将第一三态级705转为OFF，其输出信号变得独立于其输入信号。开关元件对SP2-SN2和SP3-SN3转为ON，将第二和第三三态级707及703转为ON，其输出信号变为其输入信号的函数。第一反馈反相器INV1的被去断言的输出信号M将第二三态级707的数据反相器元件装置MP2-MN2分别转为ON和OFF，断言在主锁存器701的输出处和在节点704和706处的数据信号PS和NS，节点704和706与开关元件对SP3-SN3的信号通路相连接，并且开关元件SP3断言在节点504处的输出信号SS。信号SS在第二反馈反相器INV2中被反相且数据输出端子120处的数据输出信号Q被去断言。节点122和124处的信号M和PM在该周期内保持，而时钟信号C被由第一反馈反相器INV1和第二三态级707的正反馈断言。
将时钟开关元件对SP1-SN1转为OFF也去断言节点506处的时钟信号CPP并断言节点508处的时钟信号CNN，其施加于第四三态级503的数据反相器元件装置MP4-MN4的被转为OFF的信号通路。因此，数据反相器元件装置MP4-MN4不施加从第二反馈反相器INV2到第三三态级703的反馈电压，而时钟信号CPP和CNN分别被去断言和断言。
在时间2.5纳秒处，时钟信号CN和C分别被断言和去断言。时钟开关元件对SP1-SN1转为ON，将第一三态级705转为ON，其输出信号变成其输入信号的函数。时钟开关元件对SP2-SN2转为OFF，将第二三态级707转为OFF，其输出信号变得独立于其输入信号。在输入端子118处的数据输入信号D被由转为ON的第一三态级705反相且其在节点122处的输出信号PM去断言。第一反馈反相器INV1反相节点122处的信号PM且其在节点124处的输出信号M断言。由于开关元件SN3的控制电极处的时钟信号C被去断言，第一反馈反相器INV1的被断言的输出信号M将第二三态级707的数据反相器元件装置MP2-MN2分别转为OFF和ON，去断言在主锁存器701的输出处和节点704和706处的数据信号PS和NS，节点704和706与均转为OFF的开关元件对SP3-SN3的信号通路连接。节点504处的输出信号SS变得独立于第三三态级703的状态。
将时钟开关元件对SP1-SN1转为ON也断言节点506处的时钟信号CPP及去断言节点508处的时钟信号CNN，其施加于第四三态级503的数据反相器元件装置MP4-MN4的信号通路。节点504处的信号SS和数据输出端子120处的Q在该周期内保持，而时钟信号C被由第二反馈反相器INV2的正反馈去断言，其被去断言的输出信号Q将第四三态级503的数据反相器元件装置MP4转为ON。
在时间5纳秒处，时钟信号CN和C分别被去断言和断言。时钟开关元件对SP1-SN1转为OFF，将第一三态级705转为OFF，其输出变得独立于其输入。时钟开关元件对SP2-SN2转为ON，将第二三态级707转为ON，其输出信号变成其输入信号的函数。就在时间5纳秒之后，数据输入端子118的数据输入信号D在该示例操作中被去断言。第一反馈反相器INV1的被断言的输出信号M将第二三态级707的数据反相器元件装置MP2-MN2分别转为OFF和ON，去断言主锁存器701的输出处和节点704和706处的数据信号PS和NS，节点704和706与分别转为OFF和ON的开关元件对SP3-SN3的信号通路连接。节点504处的输出信号SS被去断言，在第二反馈反相器INV2中被反相并且数据输出端子120处的数据输出信号Q被断言。信号M和PM在该周期内保持，而时钟信号C被由第一反馈反相器INV1和第二三态级707的正反馈断言。
将时钟开关元件对SP1-SN1转为OFF也去断言节点506处的时钟信号CPP且断言节点508处的时钟信号CNN，其施加于第四三态级503的数据反相器元件装置MP4-MN4的被转为OFF的信号通路上。因此，数据反相器元件装置MP4-MN4不施加从第二反馈反相器INV2到第三三态级703的反馈电压，而时钟信号CPP和CNN分别被去断言和断言。
在时间7.5纳秒处，时钟信号CN和C分别被断言和去断言。时钟开关元件对SP1-SN1转为ON，将第一三态级705转为ON，其输出信号变成其输入信号的函数。时钟开关元件对SP2-SN2转为OFF，将第二三态级707转为OFF，其输出信号变得独立于其输入信号。在输入端子118处被去断言的数据输入信号D被由转为ON的第一三态级705反相，并且其在节点122处的输出信号PM断言。第一反馈反相器INV1反相节点122处的信号PM且其在节点124处的输出信号M去断言。由于开关元件SP3的控制电极处的时钟信号C被去断言，第一反馈反相器INV1的被去断言的输出信号M将第二三态级707的数据反相器元件装置MP2-MN2分别转为ON和OFF，断言在主锁存器701的输出处以及节点704和706处的数据信号PS和NS，节点704和706与开关元件对SP3-SN3的被转为OFF的信号通路连接。节点504处的输出信号SS变得独立于第三三态级703的输入处的数据信号PS和NS。
将时钟开关元件对SP1-SN1转为ON也断言节点506处的时钟信号CPP且去断言节点508处的时钟信号CNN，其施加于第四三态级503的数据反相器装置MP4-MN4的信号通路上。节点504处的信号SS和数据输出端子120处的Q在该周期内保持，而时钟信号C被由第二反馈反相器INV2的正反馈去断言，其被断言的输出信号Q将第四三态级503的数据反相器元件装置MN4转为ON。
在时间10纳秒处，时钟信号CN和C分别被去断言和断言。时钟开关元件对SP1-SN1转为OFF，将第一三态级705转为OFF，其输出变得独立于其输入。时钟开关元件对SP2-SN2转为ON，将第二三态级707转为ON，其输出变成其输入的函数。就在时间10纳秒之后，数据输入端子118处的数据输入信号D(在该示例操作中)被断言。该循环以周期10纳秒重复，作为数据输入端子118处的数据输入信号D的函数。
与除了四个数据反相器对之外还具有四个时钟开关元件对的传统触发器100相比，触发器300、500和700仅需要三个时钟开关元件对。这意味着触发器300、500和700中的时钟源103的时钟反相器104和106的尺寸可线性降低25％。此外，由于触发器700消除了数据反相器MP3和MN3，因此其进一步地减少了元件数目。时钟反相器104和106的降低的时钟开关元件负荷和降低的尺寸把触发器300和500的时钟功耗降低了大约10％到25％，而触发器700的时钟功耗进一步降低。降低的时钟反相器104给外部时钟树减少了25％的负荷并且给时钟树功耗减少了25％。在具有相同类型和尺寸的晶体管的触发器100、300、500和700的示例中，触发器300和500减少了18％的时钟功耗，并且触发器700减少了21％的时钟功耗。触发器300和500的输出信号延迟时间具有非常小的增长，而触发器700的输出信号延迟时间降低了大约8％。触发器300、500和700的组合的启动加上保持时间降低了大约5％。
在没有设计流程复杂度、循环时间、管芯尺寸开销、时间闭合上的困难的形式的不利结果的情况下，时钟开关元件数目上和时钟功耗上的降低可容易地应用于不同的D触发器应用中。
在前述说明书中，本发明已参照本发明实施例的特定示例进行描述。然而，显而易见，可在没有脱离如所附权利要求书中所阐述的本发明的更宽的精神和范围的情况下对其做出各种修改和变化。

Claims (10)

1.一种D触发器，包括：
主锁存器，具有第一和第二三态级以及第一反馈级，所述第一和第二三态级具有各自的第一和第二数据输入、第一和第二时钟输入、以及第一和第二数据输出，所述第一反馈级用于从所述第一和第二数据输出到所述第二数据输入的正反馈；以及
从锁存器，具有第三和第四三态级以及第二反馈级，所述第三和第四三态级具有各自的第三和第四数据输入、第三和第四时钟输入、以及第三和第四数据输出，所述第二反馈级用于从所述第三和第四数据输出到所述第四数据输入的正反馈；
其中所述第一数据输入接收数据输入信号，并且当所述第一和第二时钟输入处的时钟信号分别被去断言和断言时，在所述第一和第二数据输出处的输出信号是它们各自的数据输入信号的函数；
其中所述第三数据输入从所述主锁存器接收数据信号，并且当在所述第三和第四时钟输入处的所述时钟信号分别被断言和去断言时，在所述第三和第四数据输出处的输出信号是它们各自的数据信号的函数；以及
其中所述第一、第二、第三和第四三态级中的一个三态级具有从时钟信号源接收时钟信号的时钟开关元件，在相同三态级的所述时钟输入处提供所述时钟信号，并且也在所述第一、第二、第三和第四三态级中的不同的一个三态级的所述时钟输入处提供所述时钟信号。
2.权利要求1的所述D触发器，其中所述第一、第二、第三和第四三态级包括反相器级，所述反相器级包括互补的半导体装置对，所述互补的半导体装置对具有串联连接的信号通路和用于控制所述信号通路并与所述数据输入和所述时钟输入中的至少一个相连接的控制电极，并且所述第一和第二反馈级包括反相器级。
3.权利要求1的所述D触发器，其中所述主锁存器和从锁存器中的一个包括所述时钟开关元件，并且所述主锁存器和从锁存器中的另一个包括所述第一、第二、第三和第四三态级中的所述不同的一个三态级。
4.权利要求3的所述D触发器，其中所述主锁存器包括所述时钟开关元件，并且所述从锁存器包括所述第一、第二、第三和第四三态级中的所述不同的一个三态级。
5.权利要求1的所述D触发器，其中所述第二三态级包括与电源连接的所述时钟开关元件和与所述时钟开关元件串联连接的数据反相器，并且所述第三时钟输入被连接以从所述第二三态级的所述时钟开关元件接收所述时钟信号。
6.权利要求5的所述D触发器，其中所述第三三态级包括：反相器，所述反相器具有与所述第二三态级的所述时钟开关元件相连接的信号通路；以及与所述第三数据输入连接以从所述第一反馈级的输入接收所述数据信号的控制节点。
7.权利要求1的所述D触发器，其中所述第一三态级具有与电源连接的第一时钟开关元件以及与所述第一时钟开关元件串联连接的第一数据反相器，所述第二三态级具有与电源连接的第二数据反相器和与所述第二数据反相器串联连接的第二时钟开关元件，所述第三三态级具有第三开关元件，该第三开关元件具有与所述第二数据反相器连接的信号通路以及被连接以从所述时钟信号源接收所述时钟信号的控制节点，并且所述第四时钟输入被连接以从所述第一时钟开关元件接收所述时钟信号。
8.权利要求7的所述D触发器，其中所述第四三态级包括：具有与所述第一时钟开关元件连接的信号通路的反相器，以及被连接以从所述第二反馈级的输出接收所述数据信号的控制节点。
9.一种操作包括主锁存器和从锁存器的D触发器的方法，所述主锁存器包括第一和第二三态级以及第一反馈级，所述第一和第二三态级具有各自的第一和第二数据输入、第一和第二时钟输入以及第一和第二数据输出，所述第一反馈级用于从所述第一和第二数据输出到所述第二数据输入的正反馈；所述从锁存器包括第三和第四三态级以及第二反馈级，所述第三和第四三态级具有各自的第三和第四数据输入、第三和第四时钟输入以及第三和第四数据输出，所述第二反馈级用于从所述第三和第四数据输出到所述第四数据输入的正反馈，该方法包括：
当所述第一和第二时钟输入处的所述时钟信号分别被去断言和断言时，施加数据输入信号至所述第一数据输入，在所述第一和第二数据输出处的输出信号是它们各自的数据输入信号的函数；
施加从所述主锁存器到所述第三数据输入的数据信号，其中当在所述第三和第四时钟输入处的所述时钟信号分别被断言和去断言时，在所述第三和第四数据输出处的输出信号是它们各自的数据输入的函数；并且所述第一、第二、第三和第四三态级中的一个三态级具有从时钟信号源接收时钟信号的时钟开关元件，在相同三态级的所述时钟输入处提供所述时钟信号，并且也在所述第一、第二、第三和第四三态级中的不同的一个三态级的所述时钟输入处提供所述时钟信号。
10.权利要求9的所述方法，其中所述第一、第二、第三和第四三态级包括反相器级，所述反相器级包括互补的半导体装置对，所述互补的半导体装置对具有：串联连接的信号通路，以及控制所述信号通路并接收所述数据信号和所述时钟信号中的至少一个的控制电极，并且所述第一和第二反馈级包括反相器级。
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