KR102421472B1 - 상보적 클럭 게이트 및 이를 포함하는 저전력 플립플랍 회로 - Google Patents

상보적 클럭 게이트 및 이를 포함하는 저전력 플립플랍 회로 Download PDF

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Abstract

본 발명은 상보적 클럭 게이트 및 이를 포함하는 저전력 플립플랍에 관한 것으로, 본 발명의 일 실시예에 따른 상보적 클럭 게이트는, 데이터 신호(D)와 신호(QI)를 입력받는 노어(NOR) 게이트; 상기 노어 게이트의 출력값에 의해 게이트되는 제1 P형 트랜지스터; 및 상기 제1 P형트랜지스터와 직렬연결되고, 클럭신호(CK)와 반전 데이터신호(DN)를 입력받아 반전 클럭신호(CKB)를 출력하는 NAND 게이트를 포함한다.

Description

상보적 클럭 게이트 및 이를 포함하는 저전력 플립플랍 회로{COMPLEMENTARY CLOCK GATE AND LOW POWER FLIP-FLOP CIRCUIT INCLUDING SAME}
본 발명은 저전력 플립플랍 회로에 관한 것으로, 더욱 상세하게는 변이에 강한 특성을 유지하면서 불필요한 클럭 전환을 제거하여 저전력, 저전압으로 동작할 수 있는 플립플랍에 관한 것이다.
종래의 C2MOS 플립플랍 회로는 복수개의 트랜지스터들을 포함한다. 종래의 C2MOS 플립플랍 회로는 CK가 입력되면 CKB를 출력하는 단순 반전 출력 회로이다.
도 1은 종래의 C2MOS 플립플랍 회로이다.
C2MOS 플립플랍의 구조 및 동작은 잘 알려져 있으므로, 상세한 설명은 생략한다.
다만, D는 데이터신호이고, DN는 반전 데이터신호이고, DI는 DN의 반전 데이터신호이며, CK는 클럭신호이며, CKB는 반전 클럭신호이며, Q는 출력신호, QN은 반전 출력신호, QI는 QN의 반전 출력신호이다.
종래의 C2MOS 플립플랍 회로에 포함된 각 트랜지스터의 입력 및 출력은 플립플랍의 클럭 입력에 공급되는 클럭 신호를 게이팅하는데 이용될 수 있다. 이에 필수적으로 클럭 전환이 요구된다.
플립플랍 내의 불필요한 클럭 전환/트랜지스터는 높은 동적 전력(dynamic power)과 큰 면적(area)의 원인이 된다. 따라서, 불필요한 클럭 전환을 방지하되, 공정변이에 강한 특성을 유지하는 새로운 플립플랍 회로가 요구되고 있다.
상술한 문제점을 해결하기 위해, 본 발명은 상보적 클럭 게이트 (complementary clock gate) 구조를 채택하여 불필요한 클럭 전환을 제거하여 공정변이에 강하고 저전력 특성을 갖는 플립플랍 회로를 제공하는데 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 상보적 클럭 게이트는 데이터 신호(D)와 신호(QI)를 입력받는 노어(NOR) 게이트; 상기 노어 게이트의 출력값에 의해 게이트되는 제1 P형 트랜지스터; 및 상기 제1 P형트랜지스터와 직렬연결되고, 클럭신호(CK)와 반전 데이터신호(DN)를 입력받아 반전 클럭신호(CKB)를 출력하는 NAND 게이트를 포함하다.
다른 실시예에 따른 상보적 클럭 게이트는 데이터 신호(D)를 입력받는 제1 P형 트랜지스터와 직렬연결된 제1 n형 트랜지스터 및 신호 QI를 입력받는 제2 N형 트랜지스를 포함하며, 상기 제1 P형 트랜지스터는 신호 QN을 입력받는 제1 회로부; 전원전압을 입력받고 상기 제1 회로부의 출력값에 의해 게이트되는 제1 P형 트랜지스터; 및 상기 제1 P형트랜지스터와 직렬연결되고, 클럭신호(CK)와 반전 데이터신호(DN)를 입력받아 반전 클럭신호(CKB)를 출력하는 NAND 게이트를 포함하고, 상기 신호 QI는 상기 신호 QN의 반전신호이다.
일 실시예에 따른 저전력 플립플랍은 데이터 신호를 수신하여 반전 데이터신호(DN)를 출력하는 제1 회로부; 상기 제1 회로부의 반전 데이터신호(DN)를 수신하여 반전 데이터신호의 반전신호인 DI 신호를 출력하는 제2 회로부; 상기 DI 신호 및 클럭 신호를 입력받고, 클럭 신호가 하이일 때 데이터 신호에 종속된 출력신호 QN을 출력하는 제3 회로부; 및 상기 제3 회로부의 출력신호 값을 저장하는 제4 회로부를 포함하는 것을 특징으로 한다.
본 발명에 따른 방법에 의해 제조된 저전력 플립플랍은 불필요한 클럭 전환이나 불필요한 트랜지스터를 제거하여 높은 동적 전력 효율을 달성한다.
도 1은 종래의 C2MOS 플립플랍 회로이다.
도 2는 본 발명의 제1 실시예에 따른 상보적 클럭 게이트 회로이다.
도 3은 본 발명의 제2 실시예에 따른 상보적 클럭 게이트 회로이다.
도 4는 본 발명의 제1 실시예에 따른 상보적 클럭 게이트 회로를 포함하는 저전력 플립플랍 회로이다.
도 5는 본 발명의 제2 실시예에 따른 상보적 클럭 게이트 회로를 포함하는 저전력 플립플랍 회로이다.
도 6은 본 발명의 제2 실시예에 따른 저전력 플립플랍 회로의 일 실시예에 따른 예시적인 파형도이다.
도 7은 본 발명의 실시예에 따른 전력 소모를 나타내는 그래프이다.
도 8은 본 발명의 실시예에 따른 저전력 플립플랍 회로의 저전압에서 변이에 강한 특성을 확인하기 위한 몬테카를로 시뮬레이션(Monte-carlo Simulation)의 동작 측정 결과이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 발명의 실시예들은 종래의 플립플랍 구조와는 차별화된 상보적 클럭 게이트 (complementary clock gate) 구조를 채택하여 필요한 클럭 전환만 일어 날수 있도록 하며, 위상수학적으로/논리적 등가의 트랜지스터들을 병합하여 플립플랍 구조에서 불필요한 트랜지스터 수를 줄인 병합 트랜지스터 구조들을 채택한다.
종래의 플립플랍 구조는 변이에 약한 특성들로 인해 저전압 동작이 불가능하거나, 불필요한 클럭 전환 / 트랜지스터로 인해 높은 에너지 효율을 가질 수 없던 반면, 본 발명은 최소의 면적으로 변이에 약한 특성들을 배제함과 동시에 불필요한 클럭 전환 / 트랜지스터를 없애면서 저전압 동작이 가능하며, 높은 에너지 효율을 가질 수 있다.
이하, 첨부된 도면을 참조하여 다중 부성미분 전달전도 특성 소자 제조방법에 대해 설명한다.
도 2는 본 발명의 제1 실시예에 따른 상보적 클럭 게이트 회로이다.
도 1에 도시된 바와 같이, 상보적 클럭 게이트 회로는 데이터 신호(D)와 신호(QI)를 입력으로 받는 노어(NOR) 게이트(G1), 노어(MOR) 게이트(G1)의 출력을 입력받고 전원전압을 입력받는 제1 P형 트랜지스터(P001) 및 상기 제1 P형트랜지스터와 직렬연결되고, 클럭신호(CK)와 데이터신호(DN)를 입력받아 반전 클럭신호(CKB)를 출력하는 NAND 게이트(G2)를 포함한다.
NAND 게이트(G2)는 제1 P형 트랜지스터(P001)에 직렬연결되고 클럭신호(CK)에 게이트되는 제2 P형 트랜지스터(P002), 제2 P형 트랜지스터(P002)에 직렬연결되고 반전 데이터신호(DN)에 게이트되는 제1 N형 트랜지스터(M001), 제1 N형 트랜지스터(M001)에 직렬연결되고 클럭신호(CK)에 게이트되는 제2 N형 트랜지스터(M002), 제2 P형 트랜지스터(P002)의 드레인과 제1 N형 트랜지스터(M001) 드레인에 연결된 제1 노드(Node1), 전원전압을 입력받고 반전 데이터신호(DN)에 게이트되는 제3 P형 트랜지스터(P003)를 포함하고, 제3 P형 트랜지스터(P003)의 드레인은 상기 제1 노드에 연결되며, 상기 제3 P형 트랜지스터(P003)의 드레인은 반전 클럭신호(CKB)를 출력한다.
상기 제2 N형 트랜지스터(M002)는 접지된다.
도 2에서 도시하고 있는 바와 같이, 본 발명의 제1 실시예에 따른 상보적 클럭 게이트는 반전 데이터신호(DN)가 0일 때, 반전 클럭신호(CKB)가 1이고, 그 외 클럭신호(CK)가 1일 때 반전 클럭신호(CKB)는 0이고, 그 외 데이터신호(D)가 1일 때, 클럭신호(CKB)는 1이고, 그 외 반전출력신호(QN)가 0일 때 반전 클럭신호(CKB)는 1이고, 그 외 반전출력신호(QN)가 1일 때 반전 클럭신호(CKB)는 High-Z state 이다.
도 3은 본 발명의 제2 실시예에 따른 상보적 클럭 게이트 회로이다.
신호 QN을 입력받고 데이터 신호(D)에 의해 게이트되는 제1 P형 트랜지스터(P011), 제1 P형 트랜지스터(P011)에 직렬 연결되고 데이터 신호(D)에 의해 게이트되는 제1 N형 트랜지스터(N011), 제1 P형 트랜지스터(P011)의 드레인과 제1 N형 트랜지스터(M011) 드레인에 연결된 제1 노드(Node01), 전원전압을 입력받고 제1 노드(Node01)에 게이트가 연결된 제2 P형 트랜지스터(P012), 제2 P형 트랜지스터(P012)에 직렬연결되고 클럭신호(CK)에 의해 게이트되는 제3 P형 트랜지스터(P013), 제3 P형 트랜지스터(P013)과 직렬연결되고 데이터신호(DN)에 의해 게이트되는 제3 N형 트랜지스터(N013), 제3 N형 트랜지스터(N13)와 직렬연결되고 클럭신호(CK)에 의해 게이트되는 제4 N형 트랜지스터(N014), 제3 P형 트랜지스터(P013)의 드레인과 제3 N형 트랜지스터(N013)의 드레인에 연결된 제2 노드(Node02), 전원전압을 입력받고 반전 데이터신호(DN)에 게이트되는 제4 P형 트랜지스터(P014), 제1 노드(Node01)와 드레인이 연결되고 QN의 반전되고 인버팅된 QI에 의해 게이팅되는 제2 N형 트랜지스터(N014)를 포함한다.
제4 P형 트랜지스터(P014)의 드레인은 상기 제2 노드에 연결되며, 상기 제4 P형 트랜지스터(P014)의 드레인은 반전 클럭신호(CKB)를 출력한다.
상기 제1 N형 트랜지스터(M011), 상기 제2 N형 트랜지스터(M012) 및 상기 제2 N형 트랜지스터(M014)는 접지된다.
도 4은 본 발명의 일 실시예에 따른 상보적 클럭 게이트를 포함하는 저전력 플립플랍 회로이다.
도 4에 도시된 바와 같이, 저전력 플립플랍 회로는 각 노드로 연결된 제1 회로(C1), 제2 회로(C2), 제3 회로(C3) 및 제4 회로(C4)를 포함할 수 있다.
제1 회로(C1)는 전원전압을 입력받고 클럭신호(CK)에 의해 게이트되는 제1 P형 트랜지스터(P1), 제1 P형 트랜지스터(P1)에 직렬 연결되고 데이터 신호(D)에 의해 게이트되는 제2 P형 트랜지스터(P2), 제2 P형 트랜지스터(P2)에 직렬 연결되고 데이터 신호(D)에 의해 게이트되는 제1 N형 트랜지스터(N1), 제1 N형 트랜지스터(N1)에 직렬 연결되고 반전 클럭신호(CKB)에 의해 게이트되는 제2 N형 트랜지스터(N2)를 포함한다.
제2 N형 트랜지스터(N2)의 소스는 접지된다.
제2 P형 트랜지스터(P2)의 드레인과 제1 N형 트랜지스터(N1)의 드레인은 제1 노드(N1)에 연결된다.
제2 회로(C2)는 제1 노드(N1)에 병렬 연결되고 제1 인버터(1)는 DN을 입력받아 DI를 출력하는 제1 인버터(1), 전원전압을 입력받고 반전 클럭신호(CKB)에 의해 게이트되는 제3 P형 트랜지스터(P3), 제3 P형 트랜지스터(P3)에 직렬 연결되고 제1 인버터 출력신호(D1)에 의해 게이트되는 제4 P형 트랜지스터(P4), 제4 P형 트랜지스터(P4)에 직렬 연결되고 인버터 출력신호(D1)에 의해 게이트되는 제3 N형 트랜지스터(N3), 제3 N형 트랜지스터(N3)에 직렬 연결되고 클럭신호(CK)에 의해 게이트되는 제4 N형 트랜지스터(N4)를 포함한다. 제4 N형 트랜지스터(N4)의 소스는 접지된다.
제3 회로(C3)는 전원전압을 입력받고 제1 인버터 출력신호(D1)에 의해 게이트되는 제5 P형 트랜지스터(P5), 제5 P형 트랜지스터(P5)에 직렬 연결되고 반전 클럭신호(CKB)에 의해 게이트되는 제6 P형 트랜지스터(P6), 제6 P형 트랜지스터(P6)에 직렬 연결되고 클럭신호(CK)에 의해 게이트되는 제5 N형 트랜지스터(N5), 제5 N형 트랜지스터(N5)에 직렬 연결되고 인버터 출력신호(D1)에 의해 게이트되는 제6 N형 트랜지스터(N6)를 포함한다. 제6 N형 트랜지스터(N6)의 소스는 접지된다.
제6 P형 트랜지스터(P6)의 드레인과 제5 N형 트랜지스터(N5)의 드레인은 제2 노드에 연결된다.
제4 회로(C4)는 제2 노드(N2)에 병렬 연결되고 QN을 입력받아 QI를 출력하는 제2 인버터(2), 전원전압을 입력받고 클럭신호(CK)에 의해 게이트되는 제7 P형 트랜지스터(P7), 제7 P형 트랜지스터(P7)에 직렬 연결되고 제2 인버터의 출력신호(QI)에 의해 게이트되는 제8 P형 트랜지스터(P8), 제8 P형 트랜지스터(P8)에 직렬 연결되고 제2 인버터의 출력신호(QI)에 의해 게이트되는 제7 N형 트랜지스터(N7), 제7 N형 트랜지스터(N7)에 직렬 연결되고 반전 클럭신호(CKB)에 의해 게이트되는 제8 N형 트랜지스터(N8)를 포함한다.
제8 N형 트랜지스터(N8)의 소스는 접지된다.
도 4에 도시된 바와 같이, 저전력 플립플랍 회로는 도 2의 상보적 클럭 게이트 회로를 포함하여, 불필요한 클럭 전환을 방지할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 저전력 플립플랍 회로이다.
본 발명의 일 실시예에 따른 저전력 플립플랍 회로는 도 5의 (a)의 상보적 게이트 회로를 포함하는 저전력 플립플랍 회로이다. 도 5의 (a)의 상보적 게이트 회로는 도 3에 도시된 제2 실시예에 따른 상보적 게이트 회로에서 논리적으로 동등한 트랜지스터들을 병합하여 불필요한 트랜지스터의 수를 줄인 구조이다. 보다 구체적으로 도 5의 (a)의 상보적 게이트 회로는 도 3의 상보적 게이트 회로와 비교하면 N014회로가 삭제된 것을 확인할 수 있다. 즉, 도 5의 (a)의 상보적 게이트 회로는 도 3의 N014회로가 삭제된 것을 확인할 수 있다. 즉, 도 5의 (a)의 상보적 게이트 회로는 도 3의 상보적 게이트 회로보다 트랜지스터의 수를 줄인 것을 확인할 수 있다.
도 5의 (b)를 참조한 플립플롭 회로는 도 5의 (a)에 도시한 상보적 게이트 회로를 적용하였으며, 도 3의 상보적 게이트 회로를 적용한 도 4의 플립플롭 회로보다 3개의 트랜지스터의 4개의 수를 줄인 것을 알 수 있다. 도 5를 참조하면, 본 발명의 제2 실시예에 따른 저전력 플립플랍 회로는 각 노드로 연결된 제1 회로부(C11), 제2 회로부(C12), 제3 회로부(C13) 및 제4 회로부(C14)를 포함할 수 있다.
제1 회로부(C11)는 데이터 신호를 수신하여 반전 데이터신호(DN)를 출력한다.
제1 회로부(C11)는 전원전압을 입력받고 클럭신호(CK)에 의해 게이트되는 제1 P형 트랜지스터(P11), 제1 P형 트랜지스터(P11)에 직렬 연결되고 데이터 신호(D)에 의해 게이트되는 제2 P형 트랜지스터(P12), 제2 P형 트랜지스터(P12)에 직렬 연결되고 데이터 신호(D)에 의해 게이트되는 제1 N형 트랜지스터(N11), 제1 N형 트랜지스터(N11)에 직렬 연결되고 반전 클럭신호(CKB)에 의해 게이트되는 제2 N형 트랜지스터(N12)를 포함한다. 제2 N형 트랜지스터(N12)의 소스는 접지된다. 제2 P형 트랜지스터(P12)의 드레인과 제1 N형 트랜지스터(N11)의 드레인은 제1 노드(N11)에 연결된다.
제2 회로부(C12)는 상기 제1 회로부(C11)의 반전 데이터신호(DN)를 수신하여 반전 데이터신호의 반전신호인 DI 신호를 출력한다.
제2 회로부(C12)는 제1 노드(N01)에 병렬 연결되고 DN을 입력받아 DI를 출력하는 제1 인버터(1), 전원전압을 입력받고 반전 클럭신호(CKB)에 의해 게이트되는 제3 P형 트랜지스터(P13), 제3 P형 트랜지스터(P13)에 직렬 연결되고 제1 인버터 출력신호(D1)에 의해 게이트되는 제3 N형 트랜지스터(N13), 제3 N형 트랜지스터(N13)에 직렬 연결되고 클럭신호(CK)에 의해 게이트되는 제4 N형 트랜지스터(N14)를 포함한다. 제4 N형 트랜지스터(N14) 의 소스는 접지된다.
제1 인버터(11)의 출력과 제3 N형 트랜지스터(N13)의 게이트는 제2 노드(N02)에 연결된다.
제3 회로부(C13)는 상기 DI 신호 및 클럭 신호를 입력받고, 클럭 신호가 하이일 때 데이터 신호에 종속된 출력신호 QN을 출력한다.
제3 회로부(C13)는 전원전압을 입력받고 반전 클럭신호(CKB)에 의해 게이트되는 제4 P형 트랜지스터(P14), 제4 P형 트랜지스터(P14)에 직렬 연결되고 클럭신호(CK)에 의해 게이트되는 제5 N형 트랜지스터(N15), 제5 N형 트랜지스터(N15)에 직렬연결되고 제2 노드(N02)에 게이트가 연결된 제6 N형 트랜지스터(N16)를 포함한다. 제6 N형 트랜지스터(N16)의 소스는 접지된다.
제4 P형 트랜지스터(P14)의 드레인과 제5 N형 트랜지스터(N15)의 드레인은 제3 노드(Node3)에 연결된다.
제4 회로부(C14)는 제3 회로부(C13)의 출력신호 값(QN)을 저장한다.
제4 회로부(C14)는 제3 노드(N2)에 병렬 연결되고 QN을 입력받아
QI를 출력하는 제2 인버터(2), QI에 의해 게이트되는 제5 P형 트랜지스터(P15), 제5 P형 트랜지스터(P15)에 직렬 연결되고 제2 인버터(2)의 출력신호(QI)에 의해 게이트되는 제7 N형 트랜지스터(N17)를 포함한다.
상기 제5 P형 트랜지스터의 드레인(P15)과 상기 제7 N형 트랜지스터(N17)의 드레인은 상기 제3 노드(Node3)에 연결된다.
제5 P형 트랜지스터(P15)의 소스는 제1 P형 트랜지스터(P1)의 드레인에 연결되고, 제7 N형 트랜지스터(N17)의 소스는 제2 N형 트랜지스터(N1)의 드레인에 연결된다. 제5 P형 트랜지스터(P15)의 소스가 제1 P형 트랜지스터(P1)의 드레인과 연결됨으로써, 트랜지스터의 개수를 줄이는 효과를 가져온다.
도 5의 (a)에 상보적 게이트 회로의 x노드와 도 5의 (b)의 플립플롭 회로의 x노드는 서로 대응된다.
도 2 및 도 3을 통해 알 수 있는 바와 같이, 본 발명의 저전력 플립플랍 회로는 반전 클럭 신호(CKB)를 클럭 게이트를 통해 생성하게 되어 불필요한 클럭 전환을 모두 제거한다. 또한, 종래기술에 비하여 트랜지스터의 수를 줄이고 공정변이에 강한 구조를 유지한다.
도 6은 본 발명의 제2 실시예에 따른 저전력 플립플랍 회로의 일 실시예에 따른 예시적인 파형도이다.
도 6을 참조하면 알 수 있는 바와 같이, 본 발명의 제2 실시예에 따른 저전력 플립플랍 회로는 데이터 신호 D가 하인인 경우, CKB는 하이값이 출력되고, 데이터 신호 D가 1을 유지하면 다른 신호(CK, DN, A1, PG)의 변화에 관계없이, CKB는 기존의 값을 유지하고, 데이터 신호 D가 전환될 때, CKB도 전환됨을 알 수 있다.
도 7은 본 발명의 실시예에 따른 데이터 활동 비율에 따른 전력 소모를 나타내는 그래프이다.
도 7을 참조하면, 그래프의 가로축은 활동 비율(%)을 나타내고, 세로축은 측정된 총 전력(μW)를 나타낸다. 전원전력은 1V를 사용하고, 1GHz 신호를 채택하였다.
전체 활동 비율에 대하여, 종래의 C2MOS 와 비교하여 전력 소모가 현저히 줄어든 것을 알 수 있다.
도 8은 본 발명의 실시예에 따른 저전력 플립플랍 회로의 저전압에서 변이에 강한 특성을 확인하기위한 몬테카를로 시뮬레이션(Monte-carlo Simulation)의 동작 측정 결과이다.
도 8을 참조하면, 몬테카를로 시뮬레이션 결과 250mV 에서 1V 까지 종래의 C2MOS에서의 결과값과 본 발명의 저전력 플립플랍 회로의 결과값이 동일함을 알 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 사람이라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 실행된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (9)

  1. 데이터 신호(D)와 신호(QI)를 입력받는 노어(NOR) 게이트;
    상기 노어 게이트의 출력값에 의해 게이트되는 제1 P형 트랜지스터; 및
    상기 제1 P형트랜지스터와 직렬연결되고, 클럭신호(CK)와 반전 데이터신호(DN)를 입력받아 반전 클럭신호(CKB)를 출력하는 NAND 게이트
    를 포함하는 상보적 클럭 게이트.
  2. 제1항에 있어서,
    상기 NAND 게이트는 제1 P형 트랜지스터에 직렬연결되고 클럭신호(CK)에 게이트되는 제2 P형 트랜지스터;
    제2 P형 트랜지스터에 직렬연결되고 반전 데이터신호(DN)에 게이트되는 제1 N형 트랜지스터;
    제1 N형 트랜지스터에 직렬연결되고 클럭신호(CK)에 게이트되는 제2 N형 트랜지스터;
    전원전압을 입력받고 반전 데이터신호(DN)에 게이트되는 제3 P형 트랜지스터
    를 포함하고,
    상기 제3 P형 트랜지스터는 상기 제2 P형 트랜지스터의 드레인과 상기 제1 N형 트랜지스터 드레인에 연결된 제1 노드에 드레인이 연결되며, 상기 제3 P형 트랜지스터의 드레인은 반전 클럭신호(CKB)를 출력하는 것을 특징으로 하는 상보적 클럭 게이트.
  3. 데이터 신호(D)를 입력받는 제1 P형 트랜지스터와 직렬연결된 제1 n형 트랜지스터 및 신호 QI를 입력받는 제2 N형 트랜지스를 포함하며, 상기 제1 P형 트랜지스터는 신호 QN을 입력받는 제1 회로부;
    전원전압을 입력받고 상기 제1 회로부의 출력값에 의해 게이트되는 제2 P형 트랜지스터; 및
    상기 제2 P형트랜지스터와 직렬연결되고, 클럭신호(CK)와 반전 데이터신호(DN)를 입력받아 반전 클럭신호(CKB)를 출력하는 NAND 게이트
    를 포함하고, 상기 신호 QI는 상기 신호 QN의 반전신호인 것인 상보적 클럭 게이트.
  4. 제3항에 있어서,
    상기 NAND 게이트는 상기 제2 P형 트랜지스터에 직렬연결되고 클럭신호(CK)에 게이트되는 제3 P형 트랜지스터;
    상기 제3 P형 트랜지스터에 직렬연결되고 반전 데이터신호(DN)에 게이트되는 제3 N형 트랜지스터;
    상기 제3 N형 트랜지스터에 직렬연결되고 클럭신호(CK)에 게이트되는 제4 N형 트랜지스터;
    상기 제3 P형 트랜지스터의 드레인과 제3 N형 트랜지스터 드레인에 연결된 제1 노드; 및
    전원전압을 입력받고 반전 데이터신호(DN)에 게이트되는 제4 P형 트랜지스터
    를 포함하고,
    상기 제3 P형 트랜지스터는 상기 제4 P형 트랜지스터의 드레인과 상기 제3 N형 트랜지스터 드레인에 연결된 제1 노드에 드레인이 연결되며, 상기 제3 P형 트랜지스터의 드레인은 반전 클럭신호(CKB)를 출력하는 것을 특징으로 하는 상보적 클럭 게이트.
  5. 제3항의 상보적 클럭 게이트를 구현하는 상보적 클럭 게이트 회로가 적용된저전력 플립플랍 회로로서,
    데이터 신호를 수신하여 반전 데이터신호(DN)를 출력하는 제1 회로부;
    상기 제1 회로부의 반전 데이터신호(DN)를 수신하여 반전 데이터신호의 반전신호인 DI 신호를 출력하는 제2 회로부;
    상기 DI 신호 및 클럭 신호를 입력받고, 클럭 신호가 하이일 때 데이터 신호에 종속된 출력신호 QN을 출력하는 제3 회로부; 및
    상기 제3 회로부의 출력신호 값을 저장하는 제4 회로부
    를 포함하는 저전력 플립플랍 회로.
  6. 제5항에 있어서,
    상기 제1 회로부는
    전원전압을 입력받고 클럭신호(CK)에 의해 게이트되는 제1 P형 트랜지스터;
    상기 제1 P형 트랜지스터에 직렬 연결되고 데이터 신호(D)에 의해 게이트되는 제2 P형 트랜지스터;
    상기 제2 P형 트랜지스터에 직렬 연결되고 상기 데이터 신호(D)에 의해 게이트되는 제1 N형 트랜지스터;
    상기 제1 N형 트랜지스터에 직렬 연결되고 반전 클럭신호(CKB)에 의해 게이트되는 제2 N형 트랜지스터
    를 포함하고,
    상기 제2 P형 트랜지스터의 드레인과 제1 N형 트랜지스터의 드레인은 제1 노드에 연결되어 반전 데이터 신호를 출력하는 것을 특징으로 하는 저전력 플립플랍 회로.
  7. 제6항에 있어서,
    상기 제2 회로부는,
    상기 제1 노드로부터 반전 데이터 신호를 입력받아 신호 DI를 출력하는 제1 인버터;
    전원전압을 입력받고 반전 클럭신호(CKB)에 의해 게이트되는 제3 P형 트랜지스터;
    상기 제3 P형 트랜지스터에 직렬 연결되고 상기 제1 인버터에서 출력된 상기 신호 DI에 의해 게이트되는 제3 N형 트랜지스터; 및
    상기 제3 N형 트랜지스터에 직렬 연결되고 클럭신호(CK)에 의해 게이트되는 제4 N형 트랜지스터
    를 포함하고, 상기 제3 P형 트랜지스터의 드레인과 상기 제3 N형 트랜지스터의 드레인은 상기 제1 노드에 연결되는 것을 특징으로 하는 저전력 플립플랍 회로.
  8. 제7항에 있어서,
    상기 제3 회로부는
    전원전압을 입력받고 반전 클럭신호(CKB)에 의해 게이트되는 제4 P형 트랜지스터;
    상기 제4 P형 트랜지스터에 직렬 연결되고 클럭신호(CK)에 의해 게이트되는 제5 N형 트랜지스터; 및
    제5 N형 트랜지스터에 직렬연결되고, 상기 제1 인버터의 출력 및 상기 제3 N형 트랜지스터의 게이트에 연결된 제2 노드로부터 출력되는 상기 신호 DI에 의해 게이트되는 제6 N형 트랜지스터
    를 포함하고,
    상기 제4 P형 트랜지스터의 드레인과 상기 제5 N형 트랜지스터의 드레인은 상기 제4 회로부와 연결된 제3 노드로 출력신호 QN을 출력하는 것을 특징으로 하는 저전력 플립플랍 회로.
  9. 제8항에 있어서,
    상기 제4 회로부는,
    상기 제3 노드로부터 상기 출력신호 QN을 입력받아 출력신호 QI를 출력하는 제2 인버터;
    상기 출력신호 QI에 의해 게이트되는 제5 P형 트랜지스터; 및
    제5 P형 트랜지스터에 직렬 연결되고 제2 인버터(2)의 출력신호 QI에 의해 게이트되는 제7 N형 트랜지스터를 포함하고,
    상기 제5 P형 트랜지스터의 드레인과 상기 제7 N형 트랜지스터의 드레인은 상기 제3 노드에 연결되고,
    상기 제5 P형 트랜지스터의 소스는 제1 P형 트랜지스터의 드레인에 연결되고, 제7 N형 트랜지스터의 소스는 제2 N형 트랜지스터의 드레인에 연결되는 것을 특징으로 하는 저전력 플립플랍 회로.

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