TWI618359B - 正反器電路 - Google Patents

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TWI618359B
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Abstract

本發明提供一種正反器電路，其包含：D型正反器，根據資料信號及閘控時鐘信號產生輸出信號；以及閘控控制器，接收原始時鐘信號，比較該輸出信號與該資料信號，其中如果該輸出信號等於該資料信號，該閘控控制器維持該閘控時鐘信號在固定邏輯水平，且其中如果該輸出信號不同於該資料信號，該閘控控制器使用該原始時鐘信號作為該閘控時鐘信號。

Description

正反器電路
本發明有關於一種正反器電路，更具體地，關於一種具有資料驅動時鐘的正反器電路。
正反器是一種具有兩個穩定狀態並用來儲存狀態資訊的電路。正反器可通過施加在一個或多個控制端的信號來改變狀態，且具有一個或兩個輸出。這是時序邏輯的基本元素。
舉例來說，D型正反器通常應用在本領域的多種電路內。舉例來說，D型正反器在時鐘週期的固定部分(例如時鐘的上升/下降沿)捕捉D輸入端的值。D型正反器捕捉到的值成為Q輸出。其他時候，Q輸出並不變化。D型正反器可被看作是存儲單元，零階保持(zero-order hold)，或是延遲線(delay line)。
可是，D型正反器的主要缺點在於高功耗，這是D型正反器連續輸入時鐘信號的結果。因此，需要設計新的正反器電路來解決前案的問題。
本發明的目的是要減少D型正反器的高功耗的問題。
本發明另一方面提供一種正反器電路，包含：D 型正反器，根據資料信號及閘控時鐘信號產生輸出信號；以及閘控控制器，接收原始時鐘信號，並比較該輸出信號與該資料信號，其中如果該輸出信號等於該資料信號，該閘控控制器維持該閘控時鐘信號在固定邏輯電位，如果該輸出信號不同於該資料信號，該閘控控制器使用該原始時鐘信號作為該閘控時鐘信號；其中該閘控控制器包含比較電路與雙時鐘相位鎖存器，其中該比較電路比較該輸出信號與該資料信號以產生一比較結果；該雙時鐘相位鎖存器根據該比較結果用反相與非反相來處理該原始時鐘信號，並產生該閘控時鐘信號，該雙時鐘相位鎖存器為反相型鎖存器電路，其能抑制該閘控時鐘信號的輸出故障。
本發明另一方面提供一種正反器電路，包含：D型正反器，根據資料信號及閘控時鐘信號產生輸出信號；以及閘控控制器，接收原始時鐘信號，並比較該輸出信號與該資料信號，其中如果該輸出信號等於該資料信號，該閘控控制器維持該閘控時鐘信號在固定邏輯電位，如果該輸出信號不同於該資料信號，該閘控控制器使用該原始時鐘信號作為該閘控時鐘信號；其中該閘控控制器包含比較電路與單時鐘相位鎖存器，其中該比較電路比較該輸出信號與該資料信號以產生一比較結果；其中該單時鐘相位鎖存器根據該比較結果僅用非反相相位處理該原始時鐘信號，產生該閘控時鐘信號，該單時鐘相位鎖存器為SR型鎖存器電路，其能抑制該閘控時鐘信號的輸出故障。
本發明包含至少下面的優點(1)減少整體功耗，(2)可應用於更多位元正反器，(3)不佔用大量晶片面積，(4)抑制 閘控時鐘信號的輸出故障。因此，本發明的正反器電路適用於各種低功耗行動通信設備中。
上述的本發明目的與其他目的在本領域的一般技藝人士讀過以下根據多種圖示與繪圖中所描繪以及說明的較佳實施例細節後將變得更為顯見明暸。
100‧‧‧正反器電路
110‧‧‧D型正反器
120,220,420,620‧‧‧閘控控制器
222,651,652‧‧‧比較電路
224‧‧‧雙時鐘相位鎖存器
226‧‧‧單時鐘相位鎖存器
331,332,333,334,335‧‧‧反相器
291,292,293‧‧‧傳輸閘
670‧‧‧及閘
本說明書含有附圖並於文中構成了本說明書之一部分，俾使閱者對本發明實施例有進一步的瞭解。該些圖示係描繪了本發明一些實施例並連同本文描述一起說明瞭其原理。在該些圖示中：第1圖繪示根據本發明一實施例的正反器電路100的示意圖；第2圖繪示本發明一實施例的閘控控制器220的示意圖；第3圖繪示根據本發明一實施例的閘控控制器220的細部電路結構示意圖；第4圖根據本發明一實施例的閘控控制器420的示意圖；第5圖繪示本發明一實施例的閘控控制器420的細部電路結構的示意圖；以及第6圖繪示根據本發明一實施例的閘控控制器620的部分電路結構的示意圖。
須注意本說明書中的所有圖示皆為圖例性質，為了清楚與方便圖示說明之故，圖示中的各部件在尺寸與比例上可能會被 誇大或縮小地呈現，一般而言，圖中相同的參考符號會用來標示修改後或不同實施例中對應或類似的元件特徵。
參照下述較佳實施例的詳細說明與隨附圖示能更瞭解本發明的特徵與優點，然而文中所舉之實施例實際上可能是以許多不同的形式來體現，其不應被理解成是僅侷限於文中所詳述者，所提供的這些實施例中有完善的揭露說明，能傳達完整的施作範例給此領域中的技藝人士。故此，這些實施例只會用附錄的申請專利範圍來界定。相同的元件符號在通篇說明書中都是用來指稱相同的元件。
文中所提出之說明僅是用以描述本發明目的的較佳範例，其並非意欲要侷限本發明揭露之範疇，故閱者應能瞭解，在不背離本發明揭露之精神與範疇的前提下，其可能有對等或是修改變化後的實施態樣。
文中所用的術語僅是用來說明特定的實施例，其並非意欲加以侷限。除非內文清楚地指出，不然文中所用的「一」、「一個」與「該」等詞也意欲要包含複數的形式。閱者將能進一步瞭解到，說明書中使用「包含」以及/或「含有」等詞是要具體說明所陳述之特徵、整體、步驟、運作、要素以及/或元件的存在，其並未排除其他的特徵、整體、步驟、運作、要素、元件以及/或其組合的存在或添加。
第1圖顯示根據本發明一實施例的正反器電路100的示意圖。正反器電路100可用在行動設備的低功耗積體電路中，例如是手機、平板電腦、筆記型電腦等。如第1圖所示， 正反器電路100包含D型正反器110及閘控控制器(gating controller)120。D型正反器110根據資料信號DATA及閘控時鐘信號CLKG產生輸出信號SOUT。閘控控制器120接收原始時鐘信號(original clock signal)CLKO。原始時鐘信號CLKO可以是一個連續時鐘信號。閘控控制器120比較輸出信號SOUT與資料信號DATA。
如果輸出信號SOUT與資料信號DATA一樣(例如輸出信號SOUT具有邏輯低，而資料信號DATA也是邏輯低，或者輸出信號SOUT具有邏輯高，而資料信號DATA也是邏輯高)，閘控控制器120會保持閘控時鐘信號CLKG在一個固定的邏輯水平。舉例來說，固定邏輯水平可以是邏輯高(即邏輯水平是“1”)或邏輯低(即邏輯水平是“0”)。如果輸出信號SOUT與資料信號DATA不同(例如輸出信號SOUT具有邏輯低但是資料信號DATA具有邏輯高，或者輸出信號SOUT具有邏輯高但是資料信號DATA具有邏輯低)，閘控控制器120會讓原始時鐘信號CLKO通過並用其作為閘控時鐘信號CLKG來驅動D型正反器110。也就是說，只有當D型正反器110的輸出信號SOUT要改變時，閘控控制器120採用原始時鐘信號CLKO作為給D型正反器110的閘控時鐘信號CLKG。這樣的資料驅動時鐘設計能有效減少正反器電路100的固定的功耗。
下面的實施例將介紹正反器電路100的多種具體實施電路結構。這些實施例與附圖是為了讀者能瞭解本發明的範例，而並非本發明的限制。
第2圖顯示本發明一實施例的閘控控制器220的 示意圖。閘控控制器220可被應用到第1圖的正反器電路100中。在第2圖所示的實施例中，閘控控制器220包含比較電路222以及雙時鐘相位鎖存器(dual clock-phase latch)224。比較電路222與雙時鐘相位鎖存器224用於根據資料信號DATA，輸出信號SOUT以及原始時鐘信號CLKO來選擇產生閘控時鐘信號CLKG。比較電路222可比較輸出信號SOUT與資料信號DATA，以產生比較結果。雙時鐘相位鎖存器224能根據比較結果用反相(inverted phase)與非反相(non-inverted phase)來處理原始時鐘信號CLKO，並因此產生閘控時鐘信號CLKG。雙時鐘相位鎖存器224可被歸為反相型鎖存器電路(inverted-type latch circuit)，其能抑制閘控時鐘信號CLKG的輸出故障。
第3圖顯示根據本發明一實施例的閘控控制器220的細部電路結構示意圖。閘控控制器220的比較電路222包含第一反相器331，第一電晶體M1，第二電晶體M2，第三電晶體M3，第四電晶體M4。第一電晶體M1與第三電晶體M3可以是PMOS電晶體(P-型金氧半導體場效應電晶體)，第二電晶體M2與第四電晶體M4可以是NMOS電晶體(N-型金氧半導體場效應電晶體)。第一反相器331具有一輸入端接收資料信號DATA，以及一輸出端，耦接到第一節點N1。第一電晶體M1包含一控制端來接收資料信號DATA，一第一端來接收反相輸出信號SOUTB，以及第二端耦接到第二節點N2。反相輸出信號SOUTB的邏輯水平可以與輸出信號SOUT的邏輯水平互補。第二電晶體M2包含一控制端耦接到第一節點N1，第一端用於 接收反相輸出信號SOUTB，以及第二端耦接到第二節點N2。第一傳輸(通過)閘291由第一電晶體M1與第二電晶體M2所組成。第一傳輸閘(first transmission gate)291根據第一節點N1的電壓選擇性通過反相輸出信號SOUTB給第二節點N2。第三電晶體M3包含控制端耦接到第一節點N1，第一端接收輸出信號SOUT，以及第二端耦接到第二節點N2。第四電晶體M4包含控制端接收資料信號DATA，第一端接收輸出信號SOUT，以及第二端耦接到第二節點N2。第二傳輸閘292由第三電晶體M3與第四電晶體M4組成。第二傳輸閘292根據資料信號DATA選擇性通過輸出信號SOUT給第二節點N2。
在第3圖所示的實施例中，閘控控制器220的雙時鐘相位鎖存器224至少包含第二反相器332，第三反相器333，第五電晶體M5，第六電晶體M6。第五電晶體M5可為PMOS電晶體，第六電晶體M6可為NMOS電晶體。第二反相器332包含輸入端接收原始時鐘信號CLKO，輸出端耦接到第三節點N3。第三反相器333包含輸入端耦接到第三節點N3，輸出端耦接到第四節點N4。第五電晶體M5包含控制端耦接到第四節點N4，第一端耦接到第二節點N2，以及第二端耦接到第五節點N5。第六電晶體M6包含控制端耦接到第三節點N3，第一端耦接到第二節點N2，第二端耦接到第五節點N5。第三傳輸閘293由第五電晶體M5與第六電晶體M6所組成。第三傳輸閘293根據第三節點N3的電壓選擇性地通過第二節點N2的電壓給第五節點N5。
在一些實施例中，閘控控制器220的雙時鐘相位 鎖存器224更包含第四反相器334，第七電晶體M7，第八電晶體M8，第九電晶體M9，以及第十電晶體M10。第七電晶體M7與第八電晶體M8可為PMOS電晶體，第九電晶體M9與第十電晶體M10可以為NMOS電晶體。第四反相器334包含輸入端耦接到第五節點N5，輸出端耦接到第六節點N6。第七電晶體M7包含控制端耦接到第六節點，第一端耦接到供電電壓VDD，第二端耦接到第七節點N7。第八電晶體M8包含控制端耦接到第三節點N3，第一端耦接到第七節點N7，第二端耦接到第五節點N5。第九電晶體M9包含控制端耦接到第四節點N4，第一端耦接到第五節點N5，第二端耦接到第八節點N8。第十電晶體M10包含控制端耦接到第六節點N6，第一端耦接到第八節點N8，以及第二端耦接到地電壓VSS。
在一些實施例中，閘控控制器220的雙時鐘相位鎖存器224更包含第十一電晶體M11，第十二電晶體M12，第十三電晶體M13，第十四電晶體M14，第十五電晶體M15，第十六電晶體M16，第五反相器335。第十一電晶體M11，第十二電晶體M12，第十三電晶體M13可為PMOS電晶體，第十四電晶體M14，第十五電晶體M15，第十六電晶體M16可以是NMOS電晶體。第十一電晶體M11包含控制端耦接到第四節點N4，第一端耦接到供電電壓VDD，第二端耦接到第九節點N9。第十二電晶體M12包含控制端接收測試使能信號(test enable signal)ST，第一端耦接到供電電壓VDD，第二端耦接到第十節點N10。第十三電晶體M13包含控制端耦接到第六節點N6，第一端耦接到第十節點N10，第二端耦接到第 九節點N9。第十四電晶體M14包含控制端耦接到第四節點N4，第一端耦接到第九節點N9，第二端耦接到第十一節點N11。第十五電晶體M15包含控制端耦接到第六節點N6，第一端耦接到第十一節點N11，第二端耦接到地電壓VSS。第十六電晶體M16包含控制端接收測試使能信號ST，第一端耦接到第十一節點N11，以及第二端耦接到地電壓VSS。第五反相器335包含輸入端耦接到第九節點N9，輸出端輸出閘控時鐘信號CLKG。
測試使能信號ST用來控制雙時鐘相位鎖存器224進入普通工作模式或測試模式。舉例來說，如果測試使能信號ST具有邏輯低，雙時鐘相位鎖存器224能在普通工作模式下操作，且D型正反器110能正常接收資料信號DATA；如果測試使能信號ST具有邏輯高，雙時鐘相位鎖存器224能在測試模式下操作，且D型正反器110能接收測試資料信號，這樣正反器電路100的功能就處於測試中。在其他實施例中，上面的設計可以得到修改，使得當測試使能信號ST具有邏輯低時，雙時鐘相位鎖存器224在測試模式下操作，而當測試使能信號ST具有邏輯高時，在普通工作模式下操作。
根據實際測量得到第3圖的包含比較電路222與雙時鐘相位鎖存器224的，正反器電路100比傳統的D型正反器減少21%的固定功耗並僅僅多佔用64%的面積。
第4圖顯示根據本發明一實施例的閘控控制器420的示意圖。閘控控制器420可應用在第1圖的正反器電路100中。在第4圖的實施例中，閘控控制器420包含比較電路222 與單時鐘相位鎖存器(single clock-phase latch)226。比較電路222與單時鐘相位鎖存器226用於根據資料信號DATA，輸出信號SOUT，與原始時鐘信號CLKO來選擇產生閘控時鐘信號CLKG。比較電路222能比較輸出信號SOUT與資料信號DATA，以產生比較結果。單時鐘相位鎖存器226能根據比較結果僅用非反相相位(non-inverted phase)來處理原始時鐘信號CLKO，因此產生閘控時鐘信號CLKG。單時鐘相位鎖存器226可歸為SR型(set-Reset型)鎖存器電路，其能以至閘控時鐘信號CLKG的輸出故障。
第5圖顯示本發明一實施例的閘控控制器420的細部電路結構的示意圖。在第5圖所示的實施例中，閘控控制器420的比較電路222包含第一反相器331，第一電晶體M1，第二電晶體M2，第三電晶體M3以及第四電晶體M4。第一電晶體M1與第三電晶體M3可為PMOS電晶體(P型金氧半導體場效應電晶體)，第二電晶體M2與第四電晶體M4可為NMOS電晶體(N型金氧半導體場效應電晶體)。第一反相器331包含輸入端接收資料信號DATA，輸出端耦接到第一節點N1。第一電晶體M1包含控制端來接收資料信號DATA，第一端接收反相輸出信號SOUTB，以及第二端耦接到第二節點N2。第二電晶體M2包含控制端耦接到第一節點N1，第一端接收反相輸出信號SOUTB，第二端耦接到第二節點N2。第一傳輸閘291由第一電晶體M1與第二電晶體M2所組成。第一傳輸閘291根據第一節點N1的電壓選擇性通過反相輸出信號SOUTB給第二節點N2。第三電晶體M3包含控制端耦接到第一節點N1， 第一端接收輸出信號SOUT，第二端耦接到第二節點N2。第四電晶體M4包含控制端接收資料信號DATA，第一端接收輸出信號SOUT，以及第二端耦接到第二節點N2。第二傳輸閘292由第三電晶體M3與第四電晶體M4組成。第二傳輸閘292根據資料信號DATA選擇性通過輸出信號SOUT給第二節點N2。
在第5圖所示的實施例中，閘控控制器420的單時鐘相位鎖存器226至少包含第五電晶體M5，第六電晶體M6，第七電晶體M7，第八電晶體M8。第五電晶體M5，第六電晶體M6，第七電晶體M7，以及第八電晶體M8可為PMOS電晶體。第五電晶體M5包含控制端耦接到第三節點N3，第一端耦接到供電電壓VDD，第二端耦接到第四節點N4。第六電晶體M6包含控制端接收原始時鐘信號CLKO，第一端耦接到供電電壓VDD，第二端耦接到第五節點N5。第七電晶體M7包含控制端耦接到第二節點N2，第一端耦接到第五節點N5，第二端耦接到第六節點N6。第八電晶體M8包含控制端來接收測試使能信號ST，第一端耦接到第六節點N6以及第二端耦接到第四節點N4。
在一些實施例中，閘控控制器420的單時鐘相位鎖存器226更包含第九電晶體M9，第十電晶體M10，第十一電晶體M11，第十二電晶體M12。第九電晶體M9，第十電晶體M10，第十一電晶體M11，第十二電晶體M12可以是NMOS電晶體。第九電晶體M9包含控制端耦接到第三節點N3，第一端耦接到第四節點N4，以及第二端耦接到第七節點N7。第十 電晶體M10包含控制端耦接到第二節點N2，第一端耦接到第七節點N7，以及第二端耦接到地電壓VSS。第十一電晶體M11包含控制端耦接來接收測試使能信號ST，第一端耦接到第七節點N7，以及第二端耦接到地電壓VSS。第十二電晶體M12包含控制端來接收原始時鐘信號CLKO，第一端耦接到第七節點N7，以及第二端耦接到地電壓VSS。
在一些實施例中，閘控控制器420的單時鐘相位鎖存器226更包含第十三電晶體M13，第十四電晶體M14，第十五電晶體M15，第十六電晶體M16以及第二反相器332。第十三電晶體M13與第十四電晶體M14可以是PMOS電晶體，第十五電晶體M15與第十六電晶體M16可以是NMOS電晶體。第十三電晶體M13包含控制端耦接到第四節點N4，第一端耦接到供電電壓VDD，以及第二端耦接到第三節點N3。第十四電晶體M14包含控制端來接收原始時鐘信號CLKO，第一端耦接到供電電壓VDD，第二端耦接到第三節點N3。第十五電晶體M15包含控制端耦接到第四節點N4，第一端耦接到第三節點N3，第二端耦接到第八節點N8。第十六電晶體M16包含控制端來接收原始時鐘信號CLKO，第一端耦接到第八節點N8，以及第二端耦接到地電壓VSS。第二反相器332包含輸入端耦接到第三節點N3，以及輸出端來輸出閘控時鐘信號CLKG。
測試使能信號ST用於控制單時鐘相位鎖存器226來進入普通工作模式或測試模式。舉例來說，如果測試使能信號ST具有邏輯低，單時鐘相位鎖存器226能在普通工作模式下操作，D型正反器110能正常接收資料信號DATA；如果測 試使能信號ST包含邏輯高，單時鐘相位鎖存器226能在測試模式下操作，而D型正反器110能接收測試資料信號，如此正反器電路100的功能能接受測試。在其他實施例中，上述設計得到修改，使得當測試使能信號ST具有邏輯低時單時鐘相位鎖存器226在測試模式下操作，而當測試使能信號ST具有邏輯高時在普通工作模式下操作。
根據實際測量，第5圖中包含比較電路222與單時鐘相位鎖存器226比傳統的D型正反器少92%的固定功耗而僅僅多了47%的面積。
在一些實施例中，第5圖中的閘控控制器420可應用到D型正反器的兩位元設計(two-bit design)中。第6圖顯示根據本發明一實施例的閘控控制器620的部分電路結構的示意圖。第6圖類似於第5圖。閘控控制器620可與兩個D型正反器(圖未示)合作。第一D型正反器根據第一資料信號DATA1及閘控時鐘信號CLKG產生第一輸出信號SOUT1與第一反相輸出信號SOUT1B。第二D型正反器根據第二資料信號DATA2及閘控時鐘信號CLKG產生第二輸出信號SOUT2與第二反相輸出信號SOUT2B。閘控控制器620包含第一比較電路651與第二比較電路652。第一比較電路651比較第一輸出信號SOUT1與第一資料信號DATA1，以產生第一使能信號EN1。第二比較電路652比較第二輸出信號SOUT2與第二資料信號DATA2，以產生第二使能信號EN2。閘控控制器620還包含及閘(AND gate)670來處理第一使能信號EN1與第二使能信號EN2。具體地，及閘670包含第一輸入端來接收第一 使能信號EN1，第二輸入端來接收第二使能信號EN2，輸出端來輸出集成使能信號(integrated enable signal)EN。集成使能信號EN能應用於第5圖的單時鐘相位鎖存器226的第二節點N2，因此單時鐘相位鎖存器226產生閘控時鐘信號CLKG來驅動第一D型正反器與第二D型正反器。同樣，閘控控制器620能用於D型正反器更多位元的設計。第6圖的閘控控制器620的其他特徵與第5圖的閘控控制器420的特徵類似。因此，這兩個實施例能達到類似的性能。
第3圖與第5圖的實施例包含一些使用同樣標號的元件。可是，這應理解為兩個實施例相互獨立，且它們的電路結構也不共用任何元件。同樣的標號僅是為了顯示對應或類似的元件。不同實施例中的每個標號都表示各自的意義。
本發明提出一種具有資料驅動時鐘的新型正反器電路。總結來說，相對于傳統設計，本發明包含至少下面的優點(1)減少整體功耗，(2)可應用於更多位元正反器，(3)不佔用大量晶片面積，(4)抑制閘控時鐘信號的輸出故障。因此，本發明的正反器電路適用於各種低功耗行動通信設備中。
上面的參數都僅是示例，而非本發明的限制。本領域的技術人員可根據不同需求調整這些設置。需要注意的是，本發明提出的正反器電路並不限於第1圖至第6圖的設置。本發明可僅包含第1圖至第6圖的任一實施例中的一個或幾個特徵。換句話說，並非圖中的所有特徵都需要在本發明提出的正反器電路中實施。
以上所述僅為本發明之較佳實施例，凡依本發明 申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (15)

  1. 一種正反器電路，包含：一D型正反器，根據一資料信號及一閘控時鐘信號產生一輸出信號；以及一閘控控制器，接收一原始時鐘信號，比較該輸出信號與該資料信號，其中如果該輸出信號等於該資料信號，該閘控控制器維持該閘控時鐘信號在一固定邏輯水平，且其中如果該輸出信號不同於該資料信號，該閘控控制器使用該原始時鐘信號作為該閘控時鐘信號；其中該閘控控制器包含一比較電路與一雙時鐘相位鎖存器；其中該比較電路比較該輸出信號與該資料信號以產生一比較結果；該雙時鐘相位鎖存器根據該比較結果用反相與非反相來處理該原始時鐘信號，並產生該閘控時鐘信號，該雙時鐘相位鎖存器為反相型鎖存器電路，其能抑制該閘控時鐘信號的輸出故障。
  2. 如申請專利範圍第1項所述之正反器電路，其中該比較電路包含：一第一反相器，其中該第一反相器包含一輸入端來接收該資料信號，及一輸出端耦接到第一節點；一第一傳輸閘，根據該第一節點的電壓選擇性通過一反相輸出信號給一第二節點；以及一第二傳輸閘，根據該資料信號選擇性通過該輸出信號給該第二節點。
  3. 如申請專利範圍第2項所述之正反器電路，其中該雙時鐘相位鎖存器包含：一第二反相器，其中該第二反相器包含一輸入端來接收該原始時鐘信號，以及一輸出端耦接到第三節點；一第三反相器，其中該第三反相器包含一輸入端耦接到該第三節點，以及一輸出端耦接到一第四節點；以及一第三傳輸閘，根據該第三節點的電壓選擇性通過該第二節點的電壓給一第五節點。
  4. 如申請專利範圍第3項所述之正反器電路，其中該雙時鐘相位鎖存器更包含：一第四反相器，其中該第四反相器包含一輸入端耦接到該第五節點，以及一輸出端耦接到一第六節點；一第七電晶體，其中該第七電晶體包含一控制端耦接到該第六節點，一第一端耦接到一供電電壓，以及一第二端耦接到一第七節點；一第八電晶體，其中該第八電晶體包含一控制端耦接到該第三節點，一第一端耦接到該第七節點，以及一第二端耦接到該第五節點；一第九電晶體，其中該第九電晶體包含一控制端耦接到該第四節點，一第一端耦接到該第五節點，以及一第二端耦接到一第八節點；以及一第十電晶體，其中該第十電晶體包含一控制端耦接到該第六節點，一第一端耦接到該第八節點，以及一第二端耦接到一地電壓。
  5. 如申請專利範圍第4項所述之正反器電路，其中該第七電晶體與該第八電晶體為PMOS電晶體且該第九電晶體與該第十電晶體為NMOS電晶體。
  6. 如申請專利範圍第4項所述之正反器電路，其中該雙時鐘相位鎖存器更包含：一第十一電晶體，其中該第十一電晶體包含一控制端耦接到該第四節點，一第一端耦接到該供電電壓，以及一第二端耦接到第九節點；一第十二電晶體，其中該第十二電晶體包含一控制端來接收一測試使能信號，一第一端耦接到該供電電壓，以及一第二端耦接到一第十節點；一第十三電晶體，其中該第十三電晶體包含一控制端耦接到該第六節點，一第一端耦接到該第十節點，以及一第二端耦接到該第十節點；一第十四電晶體，其中該第十四電晶體包含一控制端耦接到該第四節點，一第一端耦接到該第九節點，以及一第二端耦接到一第十一節點；一第十五電晶體，其中該第十五電晶體包含一控制端耦接到該第六節點，一第一端耦接到該第十一節點，以及一第二端耦接到該地電壓；一第十六電晶體，其中該第十六電晶體包含一控制來接收該測試使能信號，一第一端耦接到該第十一節點，以及一第二端耦接到該地電壓；以及一第五反相器，其中該第五反相器包含一輸入端耦接到該 第九節點，以及一輸出端來輸出該閘控時鐘信號。
  7. 如申請專利範圍第6項所述之正反器電路，其中該第十一電晶體，該第十二電晶體，該第十三電晶體為PMOS電晶體，該第十四電晶體，該第十五電晶體，該第十六電晶體為NMOS電晶體。
  8. 一種正反器電路，包含：一D型正反器，根據一資料信號及一閘控時鐘信號產生一輸出信號；以及一閘控控制器，接收一原始時鐘信號，並比較該輸出信號與該資料信號，其中如果該輸出信號等於該資料信號，該閘控控制器維持該閘控時鐘信號在一固定邏輯電位，如果該輸出信號不同於該資料信號，該閘控控制器使用該原始時鐘信號作為該閘控時鐘信號；其中該閘控控制器包含一比較電路與一單時鐘相位鎖存器；其中該比較電路比較該輸出信號與該資料信號以產生一比較結果；其中該單時鐘相位鎖存器根據該比較結果僅用非反相相位處理該原始時鐘信號，產生該閘控時鐘信號，該單時鐘相位鎖存器為SR型鎖存器電路，其能抑制該閘控時鐘信號的輸出故障。
  9. 如申請專利範圍第8項所述之正反器電路，其中該比較電路包含：一第一反相器，其中該第一反相器包含一輸入端來接收該資料信號，及一輸出端耦接到第一節點； 一第一傳輸閘，根據該第一節點的一電壓選擇性通過一反相輸出信號給一第二節點；以及一第二傳輸閘，根據該資料信號選擇性通過該輸出信號給該第二節點。
  10. 如申請專利範圍第9項所述之正反器電路，其中該單時鐘相位鎖存器包含：一第五電晶體，其中該第五電晶體包含一控制端耦接到一第三節點，一第一端耦接到一供電電壓，以及一第二端耦接到一第四節點；一第六電晶體，其中該第六電晶體包含一控制端來接收該原始時鐘信號，一第一端耦接到該供電電壓，以及一第二端耦接到一第五節點；一第七電晶體，其中該第七電晶體包含一控制端耦接到該第二節點，一第一端耦接到該第五節點，以及一第二端耦接到一第六節點；以及一第八電晶體，其中第八電晶體包含一控制端來接收一測試使能信號，一第一端耦接到該第六節點，以及一第二端耦接到該第四節點。
  11. 如申請專利範圍第10項所述之正反器電路，其中該第五電晶體，該第六電晶體，該第七電晶體以及該第八電晶體為PMOS電晶體。
  12. 如申請專利範圍第10項所述之正反器電路，其中該單時鐘相位鎖存器更包含：一第九電晶體，其中該第九電晶體包含一控制端耦接到該 第三節點，一第一端耦接到該第四節點，以及一第二端耦接到一第七節點；一第十電晶體，其中該第十電晶體包含一控制端耦接到該第二節點，一第一端耦接到該第七節點，以及一第二端耦接到一地電壓；一第十一電晶體，其中該第十一電晶體包含一控制端來接收該測試使能信號，一第一端耦接到該第七節點，以及一第二端耦接到該地電壓；以及一第十二電晶體，其中該第十二電晶體包含一控制端來接收該原始時鐘信號，一第一端耦接到該第七節點，以及一第二端耦接到該地電壓。
  13. 如申請專利範圍第12項所述之正反器電路，其中該第九電晶體，第十電晶體，第十一電晶體以及該第十二電晶體為NMOS電晶體。
  14. 如申請專利範圍第12項所述之正反器電路，其中該單時鐘相位鎖存器更包含：一第十三電晶體，其中該第十三電晶體包含一控制端耦接到該第四節點，一第一端耦接到該供電電壓，以及一第二端耦接到該第三節點；一第十四電晶體，其中該第十四電晶體包含一控制端來接收該原始時鐘信號，一第一端耦接到該供電電壓，以及一第二端耦接到該第三節點；一第十五電晶體，其中該第十五電晶體包含一控制端耦接到該第四節點，一第一端耦接到該第三節點，以及一第二 端耦接到一第八節點；一第十六電晶體，其中該第十六電晶體包含一控制端來接收該原始時鐘信號，一第一端耦接到該第八節點，以及一第二端耦接到該地電壓；以及一第二反相器，其中該第二反相器包含一輸入端耦接到該第三節點，以及一輸出端來輸出該閘控時鐘信號。
  15. 如申請專利範圍第14項所述之正反器電路，其中該第十三電晶體與該第十四電晶體為PMOS電晶體，且該第十五電晶體與該第十六電晶體為NMOS電晶體。
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