KR102127988B1 - 반도체 장치 및 그를 포함하는 반도체 시스템 - Google Patents

반도체 장치 및 그를 포함하는 반도체 시스템 Download PDF

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Abstract

반도체 장치 및 그의 반도체 시스템에 관한 것으로, 입력신호를 제1 클럭에 동기시켜 출력하며, 입력신호가 제1 위상일 때 제2 클럭을 소오스 전원으로 이용하는 제1 동기부; 제1 동기부로부터 출력되는 제1 동기신호를 제2 클럭에 동기시켜 출력하며, 제1 동기신호가 제1 위상일 때 제1 클럭을 소오스 전원으로 이용하는 제2 동기부; 및 제2 동기부로부터 출력되는 제2 동기신호를 래치하기 위한 래치부를 포함하는 반도체 장치가 제공된다.

Description

반도체 장치 및 그를 포함하는 반도체 시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM WITH THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 장치 및 그의 반도체 시스템에 관한 것이다.
최근, 반도체 시스템에는 기술 발전과 함께 에너지 하베스팅(energy harvesting) 기술이 도입되고 있다. 에너지 하베스팅 기술은 주변의 에너지원으로부터 전력을 생산 및 공급하기 위한 기술이다. 에너지 하베스팅 기술로는, 태양 전지(solar cell)를 이용하여 태양 에너지로부터 전력을 생산하는 방법, 제백 효과(Seeback effect)를 이용하여 열에너지로부터 전력을 발생시키는 방법, 유도현상(Faraday's law of electromagnetic induction) 또는 압전 현상(piezoelectric effect)이나 자기 변형 현상(magnetostriction effect)을 이용하여 진동 에너지로부터 전력을 생산하는 방법 등이 널리 알려져 있다.
그러나, 에너지 하베스팅 기술을 통해 생산된 전력은 사용량이 매우 제한적이기 때문에, 반도체 시스템의 고속화 및 저전력화에 한계가 있다.
본 발명은 입력회로에 의해 소비되는 전력을 최소화한 반도체 장치 및 그를 포함하는 반도체 시스템을 제공하는 것이다.
본 발명의 일 측면에 따르면, 본 발명은 입력신호를 클럭에 동기시켜 출력하며, 입력신호가 제1 위상일 때 클럭을 소오스 전원으로 이용하는 입력회로를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 본 발명은 입력신호를 제1 클럭에 동기시켜 출력하며, 입력신호가 제1 위상일 때 제2 클럭을 소오스 전원으로 이용하는 제1 동기부; 제1 동기부로부터 출력되는 제1 동기신호를 제2 클럭에 동기시켜 출력하며, 제1 동기신호가 제1 위상일 때 제1 클럭을 소오스 전원으로 이용하는 제2 동기부; 및 제2 동기부로부터 출력되는 제2 동기신호를 래치하기 위한 래치부를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 본 발명은 입력신호를 제1 클럭에 동기시켜 출력하며, 입력신호가 제1 위상일 때 제2 클럭을 소오스 전원으로 이용하는 제1 동기부; 제1 동기부로부터 출력되는 제1 동기신호를 제1 클럭에 동기시켜 출력하며, 제1 동기신호가 제1 위상일 때 외부에서 공급되는 전압을 소오스 전원으로 이용하는 제2 동기부; 및 제2 동기부로부터 출력되는 제2 동기신호를 래치하기 위한 래치부를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 본 발명은 입력신호에 따라 제1 클럭을 소오스 전원으로 이용하여 제1 노드를 풀업 구동하기 위한 제1 풀업 구동부; 제2 클럭에 따라 제1 풀업 구동부와 제1 노드를 선택적으로 접속하기 위한 제1 스위칭부; 입력신호에 따라 접지전압으로 제1 노드를 풀다운 구동하기 위한 제1 풀다운 구동부; 제1 노드를 통해 전달되는 제1 동기신호에 따라 제1 클럭을 소오스 전원으로 이용하여 제2 노드를 풀업 구동하기 위한 제2 풀업 구동부; 제2 클럭에 따라 제2 풀업 구동부와 제2 노드를 선택적으로 접속하기 위한 제2 스위칭부; 제1 동기신호에 따라 접지전압으로 제2 노드를 풀다운 구동하기 위한 제2 풀다운 구동부; 제2 클럭에 따라 제2 풀다운 구동부와 접지전압단을 선택적으로 접속하기 위한 제3 스위칭부; 제2 노드를 통해 전달되는 제2 동기신호에 따라 제2 클럭을 소오스 전원으로 이용하여 제3 노드를 풀업 구동하기 위한 제3 풀업 구동부; 제2 동기신호에 따라 접지전압으로 제3 노드를 풀다운 구동하기 위한 제3 풀다운 구동부; 제1 클럭에 따라 제3 풀다운 구동부와 제3 노드를 선택적으로 접속하기 위한 제4 스위칭부; 및 제3 노드를 통해 전달되는 제3 동기신호를 래치하기 위한 래치부를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 본 발명은 입력신호에 따라 제1 클럭을 소오스 전원으로 이용하여 제1 노드를 풀업 구동하기 위한 제1 풀업 구동부; 제2 클럭에 따라 제1 풀업 구동부와 제1 노드를 선택적으로 접속하기 위한 제1 스위칭부; 입력신호에 따라 접지전압으로 제1 노드를 풀다운 구동하기 위한 제1 풀다운 구동부; 제1 노드를 통해 전달되는 제1 동기신호에 따라 제1 클럭을 소오스 전원으로 이용하여 제2 노드를 풀업 구동하기 위한 제2 풀업 구동부; 제2 클럭에 따라 제2 풀업 구동부와 제2 노드를 선택적으로 접속하기 위한 제2 스위칭부; 제1 동기신호에 따라 접지전압으로 제2 노드를 풀다운 구동하기 위한 제2 풀다운 구동부; 제2 클럭에 따라 제2 풀다운 구동부와 접지전압단을 선택적으로 접속하기 위한 제3 스위칭부; 제2 노드를 통해 전달되는 제2 동기신호에 따라 외부에서 공급되는 전압을 소오스 전원으로 이용하여 제3 노드를 풀업 구동하기 위한 제3 풀업 구동부; 제2 동기신호에 따라 접지전압으로 제3 노드를 풀다운 구동하기 위한 제3 풀다운 구동부; 제2 클럭에 따라 제3 풀다운 구동부와 제3 노드를 선택적으로 접속하기 위한 제4 스위칭부; 및 제3 노드를 통해 전달되는 제3 동기신호를 래치하기 위한 래치부를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 본 발명은 제1 및 제2 클럭의 위상을 혼합하기 위한 클럭 혼합부; 및 클럭 혼합부의 출력신호를 소오스 전원으로 이용하여 외부신호를 입력받기 위한 입력부를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 본 발명은 차동 클럭의 위상을 혼합하여 예정된 레벨의 소오스 전원을 생성하기 위한 로딩부; 접지전압단과 로딩부 사이에 구비되며, 차동 클럭을 입력받기 위한 차동 입력부; 및 인에이블신호에 응답하여 차동 입력부와 접지전압단을 선택적으로 접속하기 위한 싱킹부를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 본 발명은 외부전원을 제공하기 위한 전원공급장치; 및 외부 클럭에 동기시켜 외부 신호를 입력받을 때 외부전원과 외부 클럭을 함께 소오스 전원으로 이용하는 반도체 장치를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 본 발명은 외부전원을 제공하기 위한 전원공급장치; 및 외부전원을 이용하여 예정된 동작을 수행하는 반도체 장치를 포함하며, 반도체 장치는, 외부에서 입력된 클럭을 소오스 전원으로 이용하여 예정된 신호를 입력받기 위한 입력회로; 및 외부전원을 소오스 전원으로 이용하여 입력회로에서 전달된 신호에 따라 예정된 동작을 수행하는 내부회로를 포함할 수 있다.
입력회로가 고속으로 동작하는 경우에도 동적 전류(dynamic current) 소모를 방지할 수 있다. 특히, 외부 신호를 외부 클럭에 동기시켜 내부로 전달하기 위한 입력회로의 경우에는 외부 클럭이 예정된 전압레벨로 고정되도록 제어됨에 따라 누설 전류(leakage current) 또한 방지할 수 있다.
따라서, 상기와 같은 입력회로가 적용된 반도체 시스템은 전력 소모를 최소화할 수 있으면서도 고속 동작이 가능한 효과가 있다. 특히, 태양 전지(solar cell)와 같은 에너지 하베스팅(energy harvesting) 장치를 포함하는 반도체 시스템의 경우에는 더욱 탁월한 효과를 가질 것이다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 블록 구성도이다.
도 2는 도 1에 도시된 반도체 장치의 일예를 보인 구성도이다.
도 3은 도 2에 도시된 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
도 4는 도 1에 도시된 반도체 장치의 다른 예를 보인 구성도이다.
도 5는 도 4에 도시된 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
도 6 및 7은 도 1에 도시된 반도체 장치의 또 다른 예를 보인 구성도이다.
도 8은 도 7에 도시된 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1에는 본 발명의 실시예에 따른 반도체 시스템이 블록 구성도로 도시되어 있다.
도 1을 참조하면, 반도체 시스템은 외부 전원전압(VDD)을 생성 및 공급하기 위한 전원 공급 장치(100)와, 외부 전원전압(VDD)을 소오스 전원으로 이용하며 외부에서 입력된 차동 클럭(CLK, CLKB) 및 데이터(DIN)에 응답하여 예정된 동작을 수행하는 반도체 장치(200)를 포함한다.
여기서, 전원 공급 장치(100)는 주변의 에너지원으로부터 전력을 생산 및 공급하기 위한 에너지 하베스팅(energy harvesting) 장치를 포함한다. 예컨대, 전원 공급 장치(100)는 태양 전지(solar cell)를 포함할 수 있다.
또한, 반도체 장치(200)는 도면에 잘 도시되지 않았지만 차동 클럭(CLK, CLKB)을 소오스 전원으로 이용하는 입력회로와, 외부 전원전압(VDD)을 소오스 전원으로 이용하는 내부회로를 포함할 수 있다. 특히, 입력회로는 외부 전원전압(VDD)과 함께 차동 클럭(CLK, CLKB)을 소오스 전원으로 이용하는 제1 입력회로와, 차동 클럭(CLK, CLKB)만을 소오스 전원으로 이용하는 제2 입력회로를 포함한다. 이하에서는 먼저 제1 입력회로를 자세하게 설명한 다음 제2 입력회로를 자세하게 설명하기로 한다.
도 2에는 제1 입력회로의 일예를 보인 내부 구성도가 도시되어 있다.
도 2를 참조하면, 제1 입력회로(210)는 데이터(DIN)를 차동 클럭(CLK, CLKB) 중 정 클럭(CLK)에 동기시켜 출력하며 데이터(DIN)가 제1 위상(이하 "논리 로우 레벨"이라 칭함)일 때 차동 클럭 중 부 클럭(CLKB)을 소오스 전원으로 이용하는 제1 동기부(211)와, 제1 동기부(211)로부터 출력되는 제1 동기 데이터(B)를 부 클럭(CLKB)에 동기시켜 출력하며 제1 동기 데이터(B)가 논리 로우 레벨일 때 정 클럭(CLK)을 소오스 전원으로 이용하는 제2 동기부(213)와, 제2 동기부(213)로부터 출력되는 제2 동기 데이터(C)를 래치하기 위한 래치부(215)를 포함한다.
여기서, 제1 동기부(211)는 데이터(DIN)가 제2 위상(이하 "논리 하이 레벨"이라 칭함)에서 논리 로우 레벨로 천이되면 데이터(DIN)를 정 클럭(CLK)에 동기시켜 논리 하이 레벨의 제3 동기 데이터(A)로써 출력하며, 부 클럭(CLKB)을 상기 소오스 전원으로 이용하는 제1 전달부(211A)와, 제3 동기 데이터(A)가 논리 하이 레벨에서 논리 로우 레벨로 천이되거나 또는 논리 로우 레벨에서 논리 하이 레벨로 천이되면 제3 동기 데이터(A)를 정 클럭(CLK)에 동기시켜 제1 동기 데이터(B)로써 출력하며, 부 클럭(CLKB)을 상기 소오스 전원으로 이용하는 제2 전달부(211B)를 포함한다. 제1 전달부(211A)는 데이터(DIN)에 따라 부 클럭(CLKB)을 소오스 전원으로 이용하여 제3 동기 데이터(A)의 출력 노드를 풀업 구동하기 위한 제1 풀업 구동부(P01)와, 정 클럭(CLK)에 따라 제1 풀업 구동부(P01)와 제3 동기 데이터(A)의 출력 노드를 선택적으로 접속하기 위한 제1 스위칭부(P02)와, 데이터(DIN)에 따라 접지전압(VDD)으로 제3 동기 데이터(A)의 출력 노드를 풀다운 구동하기 위한 제1 풀다운 구동부(N01)을 포함한다. 제2 전달부(211B)는 제3 동기 데이터(A)에 따라 부 클럭(CLKB)을 소오스 전원으로 이용하여 제1 동기 데이터(B)의 출력 노드를 풀업 구동하기 위한 제2 풀업 구동부(P03)와, 정 클럭(CLK)에 따라 제2 풀업 구동부(P03)와 제1 동기 데이터(B)의 출력 노드를 선택적으로 접속하기 위한 제2 스위칭부(P04)와, 제3 동기 데이터(A)에 따라 접지전압(VSS)으로 제1 동기 데이터(B)의 출력 노드를 풀다운 구동하기 위한 제2 풀다운 구동부(N02)와, 정 클럭(CLK)에 따라 제2 풀다운 구동부(N02)와 접지전압(VSS)단을 선택적으로 접속하기 위한 제3 스위칭부(N03)를 포함한다.
그리고, 제2 동기부(213)는 제1 동기 데이터(B)가 논리 로우 레벨에서 논리 하이 레벨로 천이되면 제1 동기 데이터(B)를 부 클럭(CLKB)에 동기시켜 출력한다. 제2 동기부(213)는 제1 동기 데이터(B)에 따라 정 클럭을 소오스 전원으로 이용하여 제2 동기 데이터(C)의 출력 노드를 풀업 구동하기 위한 제3 풀업 구동부(P05)와, 제1 동기 데이터(B)에 따라 접지전압(VSS)으로 제2 동기 데이터(C)의 출력 노드를 풀다운 구동하기 위한 제3 풀다운 구동부(N04)와, 부 클럭(CLKB)에 따라 제3 풀다운 구동부(N04)와 제2 동기 데이터(C)의 출력 노드를 선택적으로 접속하기 위한 제4 스위칭부(P06)를 포함한다.
또한, 래치부(215)는 도면에 잘 도시되지 않았지만 외부 전원전압(VDD)을 소오스 전원으로 이용하여 래치 동작을 수행한다.
한편, 제1 입력회로(210)는 데이터(DIN)를 증폭하여 출력할 수 있다. 예컨대, 차동 클럭(CLK, CLKB)의 스윙 폭이 데이터(DIN)의 스윙 폭보다 크게 설계되기만 하면, 제1 입력회로(210)의 증폭 동작이 가능하다.
이하, 상기와 같은 구성을 가지는 제1 입력회로(210)의 동작을 도 3을 참조하여 설명한다.
도 3에는 제1 입력회로(210)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 3에 도시된 바와 같이, 외부에서 데이터(DIN)가 입력되면, 제1 동기부(211)는 데이터(DIN)를 정 클럭(CLK)에 동기시켜 제1 동기 데이터(A)로써 출력한다. 이를 더욱 자세하게 설명하면, 제1 전달부(211A)는 데이터(DIN)가 논리 하이 레벨에서 논리 로우 레벨로 천이될 때에만 데이터(DIN)를 정 클럭(CLK)에 동기시켜 제3 동기 데이터(A)로써 출력한다. 그리고, 제2 전달부(211B)는 제3 동기 데이터(A)가 논리 하이 레벨에서 논리 로우 레벨로 천이되거나 또는 논리 로우 레벨에서 논리 하이 레벨로 천이될 때 모두 정 클럭(CLK)에 동기시켜 제3 동기 데이터(A)를 제1 동기 데이터(B)로써 출력한다. 이때, 제1 동기부(211)는 부 클럭(CLKB)을 소오스 전원으로 이용하여 상기와 같은 동작을 수행한다.
그러면, 제2 동기부(213)는 제1 동기 데이터(B)가 논리 로우 레벨에서 논리 하이 레벨로 천이될 때에만 제1 동기 데이터(B)를 부 클럭(CLKB)에 동기시켜 제2 동기 데이터(C)로써 출력한다. 이때, 제2 동기부(213)는 정 클럭(CLK)을 소오스 전원으로 이용하여 상기와 같은 동작을 수행한다.
이에 따라, 래치부(215)는 외부 전원전압(VDD)을 소오스 전원으로 이용하여 제2 동기 데이터(C)를 래치한다.
한편, 제1 입력회로(210)는 차동 클럭(CLK, CLKB)이 예정된 레벨로 고정되는 경우 누설 전류(leakage current)를 최소화할 수 있다. 예컨대, 정 클럭(CLK)이 논리 하이 레벨로 고정되고 부 클럭(CLKB)이 논리 로우 레벨로 고정되는 경우에는 제1 입력회로(210)에서 발생하는 누설 전류를 최소화 할 수 있다.
다음, 도 4에는 제1 입력회로의 다른 예를 보인 내부 구성도가 도시되어 있다.
도 4를 참조하면, 제1 입력회로(220)는 데이터(DIN)를 차동 클럭(CLK, CLKB) 중 정 클럭(CLK)에 동기시켜 출력하며 데이터(DIN)가 논리 로우 레벨일 때 차동 클럭 중 부 클럭(CLKB)을 소오스 전원으로 이용하는 제1 동기부(221)와, 제1 동기부(221)로부터 출력되는 제1 동기 데이터(B)를 정 클럭(CLK)에 동기시켜 출력하며 제1 동기 데이터(B)가 논리 로우 레벨일 때 외부 전원전압(VDD)을 소오스 전원으로 이용하는 제2 동기부(223)와, 제2 동기부(223)로부터 출력되는 제2 동기 데이터(C)를 래치하기 위한 래치부(225)를 포함한다.
여기서, 제1 동기부(221)는 데이터(DIN)가 논리 하이 레벨에서 논리 로우 레벨로 천이되면 데이터(DIN)를 정 클럭(CLK)에 동기시켜 논리 하이 레벨의 제3 동기 데이터(A)로써 출력하며, 부 클럭(CLKB)을 상기 소오스 전원으로 이용하는 제1 전달부(221A)와, 제3 동기 데이터(A)가 논리 하이 레벨에서 논리 로우 레벨로 천이되거나 또는 논리 로우 레벨에서 논리 하이 레벨로 천이되면 제3 동기 데이터(A)를 정 클럭(CLK)에 동기시켜 제1 동기 데이터(B)로써 출력하며, 부 클럭(CLKB)을 상기 소오스 전원으로 이용하는 제2 전달부(221B)를 포함한다. 제1 전달부(221A)는 데이터(DIN)에 따라 부 클럭(CLKB)을 소오스 전원으로 이용하여 제3 동기 데이터(A)의 출력 노드를 풀업 구동하기 위한 제1 풀업 구동부(P11)와, 정 클럭(CLK)에 따라 제1 풀업 구동부(P11)와 제3 동기 데이터(A)의 출력 노드를 선택적으로 접속하기 위한 제1 스위칭부(P12)와, 데이터(DIN)에 따라 접지전압(VDD)으로 제3 동기 데이터(A)의 출력 노드를 풀다운 구동하기 위한 제1 풀다운 구동부(N11)을 포함한다. 제2 전달부(221B)는 제3 동기 데이터(A)에 따라 부 클럭(CLKB)을 소오스 전원으로 이용하여 제1 동기 데이터(B)의 출력 노드를 풀업 구동하기 위한 제2 풀업 구동부(P13)와, 정 클럭(CLK)에 따라 제2 풀업 구동부(P13)와 제1 동기 데이터(B)의 출력 노드를 선택적으로 접속하기 위한 제2 스위칭부(P14)와, 제3 동기 데이터(A)에 따라 접지전압(VSS)으로 제1 동기 데이터(B)의 출력 노드를 풀다운 구동하기 위한 제2 풀다운 구동부(N12)와, 정 클럭(CLK)에 따라 제2 풀다운 구동부(N12)와 접지전압(VSS)단을 선택적으로 접속하기 위한 제3 스위칭부(N13)를 포함한다.
그리고, 제2 동기부(223)는 제1 동기 데이터(B)가 논리 로우 레벨에서 논리 하이 레벨로 천이되면 제1 동기 데이터(B)를 정 클럭(CLK)에 동기시켜 출력한다. 제2 동기부(223)는 제1 동기 데이터(B)에 따라 외부 전원전압(VDD)을 소오스 전원으로 이용하여 제2 동기 데이터(C)의 출력 노드를 풀업 구동하기 위한 제3 풀업 구동부(P15)와, 제1 동기 데이터(B)에 따라 접지전압(VSS)으로 제2 동기 데이터(C)의 출력 노드를 풀다운 구동하기 위한 제3 풀다운 구동부(N14)와, 정 클럭(CLK)에 따라 제3 풀다운 구동부(N14)와 제2 동기 데이터(C)의 출력 노드를 선택적으로 접속하기 위한 제4 스위칭부(N15)를 포함한다.
또한, 래치부(225)는 도면에 잘 도시되지 않았지만 외부 전원전압(VDD)을 소오스 전원으로 이용하여 래치 동작을 수행한다.
한편, 제1 입력회로(220)는 데이터(DIN)를 증폭하여 출력할 수 있다. 예컨대, 차동 클럭(CLK, CLKB)의 스윙 폭이 데이터(DIN)의 스윙 폭보다 크게 설계되기만 하면, 제1 입력회로(220)의 증폭 동작이 가능하다.
이하, 상기와 같은 구성을 가지는 제1 입력회로(220)의 동작을 도 5를 참조하여 설명한다.
도 5에는 제1 입력회로(220)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 5에 도시된 바와 같이, 외부에서 데이터(DIN)가 입력되면, 제1 동기부(221)는 데이터(DIN)를 정 클럭(CLK)에 동기시켜 제1 동기 데이터(A)로써 출력한다. 이를 더욱 자세하게 설명하면, 제1 전달부(221A)는 데이터(DIN)가 논리 하이 레벨에서 논리 로우 레벨로 천이될 때에만 데이터(DIN)를 정 클럭(CLK)에 동기시켜 제3 동기 데이터(A)로써 출력한다. 그리고, 제2 전달부(221B)는 제3 동기 데이터(A)가 논리 하이 레벨에서 논리 로우 레벨로 천이되거나 또는 논리 로우 레벨에서 논리 하이 레벨로 천이될 때 모두 정 클럭(CLK)에 동기시켜 제3 동기 데이터(A)를 제1 동기 데이터(B)로써 출력한다. 이때, 제1 동기부(221)는 부 클럭(CLKB)을 소오스 전원으로 이용하여 상기와 같은 동작을 수행한다.
그러면, 제2 동기부(223)는 제1 동기 데이터(B)가 논리 로우 레벨에서 논리 하이 레벨로 천이될 때에만 제1 동기 데이터(B)를 정 클럭(CLK)에 동기시켜 제2 동기 데이터(C)로써 출력한다. 이때, 제2 동기부(223)는 외부 전원전압(VDD)을 소오스 전원으로 이용하여 상기와 같은 동작을 수행한다.
이에 따라, 래치부(225)는 외부 전원전압(VDD)을 소오스 전원으로 이용하여 제2 동기 데이터(C)를 래치한다.
한편, 제1 입력회로(220)는 차동 클럭(CLK, CLKB)이 예정된 레벨로 고정되거나 또는 플로팅(floating)되는 경우 누설 전류(leakage current)를 최소화할 수 있다. 예컨대, 차동 클럭(CLK, CLKB)이 모두 논리 로우 레벨로 고정되는 경우에는 제1 입력회로(220)에서 발생하는 누설 전류를 최소화 할 수 있다.
다음, 도 6에는 제2 입력회로를 개념적으로 설명하기 위한 구성도가 도시되어 있다.
도 6을 참조하면, 제2 입력회로는 차동 클럭(CLK, CLKB)의 위상을 혼합하기 위한 클럭 혼합부(2301)와, 클럭 혼합부(2301)의 출력신호(SOURCE_PWR)를 소오스 전원으로 이용하여 외부에서 입력된 신호(INPUT)를 내부로 전달하기 위한 입력부(2303)를 포함한다.
여기서, 클럭 혼합부(2301)는 차동 클럭(CLK, CLKB)의 위상을 평균화하여 예정된 레벨 - 차동 클럭(CLK, CLKB)의 크로스 포인트에 대응함 - 로 고정된 소오스 신호(SOURCE_PWR)를 생성한다. 예컨대, 클럭 혼합부(2301)는 차동 클럭(CLK, CLKB) 중 정 클럭(CLK)의 입력단과 소오스 신호(SOURCE_PWR)의 출력단 사이에 구비된 제1 저항부(R)와, 차동 클럭(CLK, CLKB) 중 부 클럭(CLKB)의 입력단과 소오스 신호(SOURCE_PWR)의 출력단 사이에 구비된 제2 저항부(R)를 포함할 수 있다.
도 7에는 도 6에 도시된 제2 입력회로(2301)를 차동증폭기에 적용한 예를 보인 구성도가 도시되어 있다.
도 7을 참조하면, 제2 입력회로(230)는 차동 클럭(CLK, CLKB)의 위상을 혼합하여 예정된 레벨의 소오스 전원을 생성하기 위한 로딩부(231)와, 접지전압(VSS)단과 로딩부(231) 사이에 구비되며 차동 클럭(CLK, CLKB)을 입력받기 위한 차동 입력부(233)와, 인에이블신호(EN)에 응답하여 차동 입력부(233)와 접지전압(VSS)단을 선택적으로 접속하기 위한 싱킹부(235)를 포함한다.
여기서, 로딩부(231)는 차동 클럭(CLK, CLKB) 중 정 클럭(CLK)의 입력단과 공통 노드(CN) 사이에 접속된 제1 저항부(R01)와, 차동 입력부(233) 중 제1 입력부(P21)와 공통 노드(CN) 사이에 접속된 제2 저항부(R02)와, 차동 클럭(CLK, CLKB) 중 부 클럭(CLKB)의 입력단과 공통 노드(CN) 사이에 접속된 제3 저항부(R11)와, 차동 입력부(233) 중 제2 입력부(P22)와 공통 노드(CN) 사이에 접속된 제4 저항부(R12)를 포함할 수 있다.
이하, 상기와 같은 구성을 가지는 제2 입력회로(230)의 동작을 도 8을 참조하여 설명한다.
도 8에는 도 7에 도시된 제2 입력회로(230)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 8을 참조하면, 제2 입력회로(230)는 인에이블신호(EN)가 논리 하이 레벨로 활성화된 경우에 외부에서 입력된 차동 클럭(CLK, CLKB)의 전압 차이를 증폭하여 내부 클럭(CLKOUT)을 출력한다. 이때, 제2 입력회로(230)는 차동 클럭(CLK, CLKB)의 위상을 혼합하여 예정된 레벨 - 차동 클럭(CLK, CLKB)의 크로스 포인트 레벨임 - 의 소오스 전원(VIX)을 자체적으로 생성 및 이용한다.
이와 같은 본 발명의 실시예에 따르면, 외부 신호를 수신할 때 소오스 전원으로 차동 클럭(CLK, CLKB)을 이용함으로써 외부 전원전압(VDD)의 사용량을 줄일 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 전원공급장치 200 : 반도체장치
210 : 제1 입력회로 211 : 제1 동기부
213 : 제2 동기부 215 : 래치부

Claims (24)

  1. 삭제
  2. 삭제
  3. 입력신호를 제1 클럭에 동기시켜 출력하며, 상기 입력신호가 제1 위상일 때 제2 클럭을 소오스 전원으로 이용하는 제1 동기부;
    상기 제1 동기부로부터 출력되는 제1 동기신호를 상기 제2 클럭에 동기시켜 출력하며, 상기 제1 동기신호가 상기 제1 위상일 때 상기 제1 클럭을 소오스 전원으로 이용하는 제2 동기부; 및
    상기 제2 동기부로부터 출력되는 제2 동기신호를 래치하기 위한 래치부
    를 포함하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 제1 및 제2 클럭은 차동 클럭인 것을 특징으로 하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 제1 동기부는,
    상기 입력신호가 제2 위상 - 상기 제1 위상과 반대 위상임 - 에서 상기 제1 위상으로 천이되면 상기 입력신호를 상기 제1 클럭에 동기시켜 제3 동기신호로써 출력하며, 상기 제2 클럭을 상기 소오스 전원으로 이용하는 제1 전달부; 및
    상기 제3 동기신호가 상기 제1 위상에서 상기 제2 위상으로 천이되거나 또는 상기 제2 위상에서 상기 제1 위상으로 천이되면 상기 제3 동기신호를 상기 제1 클럭에 동기시켜 상기 제1 동기신호로써 출력하며, 상기 제2 클럭을 상기 소오스 전원으로 이용하는 제2 전달부를 포함하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제2 동기부는 상기 제1 동기신호가 상기 제1 위상에서 상기 제2 위상으로 천이되면 상기 제1 동기신호를 상기 제2 클럭에 동기시켜 출력하는 반도체 장치.
  7. 입력신호를 제1 클럭에 동기시켜 출력하며, 상기 입력신호가 제1 위상일 때 제2 클럭을 소오스 전원으로 이용하는 제1 동기부;
    상기 제1 동기부로부터 출력되는 제1 동기신호를 상기 제1 클럭에 동기시켜 출력하며, 상기 제1 동기신호가 상기 제1 위상일 때 외부에서 공급되는 전압을 소오스 전원으로 이용하는 제2 동기부; 및
    상기 제2 동기부로부터 출력되는 제2 동기신호를 래치하기 위한 래치부
    를 포함하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제1 및 제2 클럭은 차동 클럭인 것을 특징으로 하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제1 동기부는,
    상기 입력신호가 제2 위상 - 상기 제1 위상과 반대 위상임 - 에서 상기 제1 위상으로 천이되면 상기 입력신호를 상기 제1 클럭에 동기시켜 제3 동기신호로써 출력하며, 상기 제2 클럭을 상기 소오스 전원으로 이용하는 제1 전달부; 및
    상기 제3 동기신호가 상기 제1 위상에서 상기 제2 위상으로 천이되거나 또는 상기 제2 위상에서 상기 제1 위상으로 천이되면 상기 제3 동기신호를 상기 제1 클럭에 동기시켜 상기 제1 동기신호로써 출력하며, 상기 제2 클럭을 상기 소오스 전원으로 이용하는 제2 전달부를 포함하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제2 동기부는 상기 제1 동기신호가 상기 제1 위상에서 상기 제2 위상으로 천이되면 상기 제1 동기신호를 상기 제1 클럭에 동기시켜 출력하는 반도체 장치.
  11. 입력신호에 따라 제1 클럭을 소오스 전원으로 이용하여 제1 노드를 풀업 구동하기 위한 제1 풀업 구동부;
    제2 클럭에 따라 상기 제1 풀업 구동부와 상기 제1 노드를 선택적으로 접속하기 위한 제1 스위칭부;
    상기 입력신호에 따라 접지전압으로 상기 제1 노드를 풀다운 구동하기 위한 제1 풀다운 구동부;
    상기 제1 노드를 통해 전달되는 제1 동기신호에 따라 상기 제1 클럭을 소오스 전원으로 이용하여 제2 노드를 풀업 구동하기 위한 제2 풀업 구동부;
    상기 제2 클럭에 따라 상기 제2 풀업 구동부와 상기 제2 노드를 선택적으로 접속하기 위한 제2 스위칭부;
    상기 제1 동기신호에 따라 상기 접지전압으로 상기 제2 노드를 풀다운 구동하기 위한 제2 풀다운 구동부;
    상기 제2 클럭에 따라 상기 제2 풀다운 구동부와 접지전압단을 선택적으로 접속하기 위한 제3 스위칭부;
    상기 제2 노드를 통해 전달되는 제2 동기신호에 따라 상기 제2 클럭을 소오스 전원으로 이용하여 제3 노드를 풀업 구동하기 위한 제3 풀업 구동부;
    상기 제2 동기신호에 따라 상기 접지전압으로 상기 제3 노드를 풀다운 구동하기 위한 제3 풀다운 구동부;
    상기 제1 클럭에 따라 상기 제3 풀다운 구동부와 상기 제3 노드를 선택적으로 접속하기 위한 제4 스위칭부; 및
    상기 제3 노드를 통해 전달되는 제3 동기신호를 래치하기 위한 래치부
    를 포함하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1 및 제2 클럭은 차동 클럭인 것을 특징으로 하는 반도체 장치.
  13. 입력신호에 따라 제1 클럭을 소오스 전원으로 이용하여 제1 노드를 풀업 구동하기 위한 제1 풀업 구동부;
    제2 클럭에 따라 상기 제1 풀업 구동부와 상기 제1 노드를 선택적으로 접속하기 위한 제1 스위칭부;
    상기 입력신호에 따라 접지전압으로 상기 제1 노드를 풀다운 구동하기 위한 제1 풀다운 구동부;
    상기 제1 노드를 통해 전달되는 제1 동기신호에 따라 상기 제1 클럭을 소오스 전원으로 이용하여 제2 노드를 풀업 구동하기 위한 제2 풀업 구동부;
    상기 제2 클럭에 따라 상기 제2 풀업 구동부와 상기 제2 노드를 선택적으로 접속하기 위한 제2 스위칭부;
    상기 제1 동기신호에 따라 상기 접지전압으로 상기 제2 노드를 풀다운 구동하기 위한 제2 풀다운 구동부;
    상기 제2 클럭에 따라 상기 제2 풀다운 구동부와 접지전압단을 선택적으로 접속하기 위한 제3 스위칭부;
    상기 제2 노드를 통해 전달되는 제2 동기신호에 따라 외부에서 공급되는 전압을 소오스 전원으로 이용하여 제3 노드를 풀업 구동하기 위한 제3 풀업 구동부;
    상기 제2 동기신호에 따라 상기 접지전압으로 상기 제3 노드를 풀다운 구동하기 위한 제3 풀다운 구동부;
    상기 제2 클럭에 따라 상기 제3 풀다운 구동부와 상기 제3 노드를 선택적으로 접속하기 위한 제4 스위칭부; 및
    상기 제3 노드를 통해 전달되는 제3 동기신호를 래치하기 위한 래치부
    를 포함하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 제1 및 제2 클럭은 차동 클럭인 것을 특징으로 하는 반도체 장치.
  15. 차동 클럭의 위상을 혼합하고 예정된 레벨로 고정된 출력신호를 생성하기 위한 클럭 혼합부; 및
    상기 출력신호를 소오스 전원으로 이용하여 외부신호를 입력받기 위한 입력부
    를 포함하는 반도체 장치.
  16. 삭제
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 클럭 혼합부는 상기 차동 클럭의 위상을 평균화하여 상기 출력신호를 생성하는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 클럭 혼합부는,
    상기 차동 클럭 중 제1 클럭의 입력단과 상기 출력신호의 출력단 사이에 구비된 제1 저항부; 및
    상기 차동 클럭 중 제2 클럭의 입력단과 상기 출력신호의 출력단 사이에 구비된 제2 저항부를 포함하는 반도체 장치.
  19. 차동 클럭의 위상을 혼합하여 예정된 레벨로 고정된 소오스 전원을 생성하기 위한 로딩부;
    접지전압단과 상기 로딩부 사이에 구비되며, 상기 차동 클럭을 입력받기 위한 차동 입력부; 및
    인에이블신호에 응답하여 상기 차동 입력부와 접지전압단을 선택적으로 접속하기 위한 싱킹부
    를 포함하는 반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 로딩부는,
    상기 차동 클럭 중 제1 클럭의 입력단과 공통 노드 사이에 접속된 제1 저항부;
    상기 차동 입력부 중 제1 입력부와 상기 공통 노드 사이에 접속된 제2 저항부;
    상기 차동 클럭 중 제2 클럭의 입력단과 상기 공통 노드 사이에 접속된 제3 저항부; 및
    상기 차동 입력부 중 제2 입력부와 상기 공통 노드 사이에 접속된 제4 저항부를 포함하는 반도체 장치.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
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