KR101847543B1 - 반도체 메모리 장치 및 그의 동작 방법 - Google Patents

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Abstract

클럭 신호와 데이터 신호를 입력받아 여러 가지 동작을 수행하는 반도체 메모리 장치에 관한 것으로, 내부 클럭 신호의 주기 정보에 대응하는 시간을 입력 데이터 신호에 반영하기 위한 클럭 주기 반영부, 상기 클럭 주기 반영부의 출력 신호에 대응하는 위상을 가지는 동기화 클럭 신호를 생성하기 위한 데이터-클럭 변환부, 및 상기 동기화 클럭 신호에 응답하여 상기 입력 데이터 신호를 동기화시켜 출력하기 위한 동기화 출력부를 구비하는 반도체 메모리 장치가 제공된다.

Description

반도체 메모리 장치 및 그의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 클럭 신호와 데이터 신호를 입력받아 여러 가지 동작을 수행하는 반도체 메모리 장치와 그의 동작 방법에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 외부 컨트롤러로부터 클럭 신호와 데이터 신호를 입력받아 읽기 및 쓰기 동작 등을 수행한다. 이때, 외부 컨트롤러는 클럭 신호와 데이터 신호뿐만 아니라 이 두 신호를 동기화시키는데 사용되는 데이터 스트로브 신호도 함께 전달한다. 하지만, 이러한 방법의 경우 클럭 신호와 데이터 신호 간의 스큐 문제뿐 아니라 여러 가지 외부 노이즈가 반영되기 때문에 반도체 메모리 장치의 안정적인 동작을 보장받기 어렵다. 따라서, 요즈음에는 클럭 데이터 복원(Clock Data Recovery) 방법을 사용한다.
클럭 데이터 복원 방법은 데이터 신호로부터 클럭 신호를 복원하는 방법으로 외부 컨트롤러는 별도의 데이터 스트로브 신호를 전달하지 않아도 된다. 따라서, 기존에 데이터 스트로브 신호를 전달하기 위한 구성이 필요하지 않으며, 데이터 스트로브 신호에 반영되던 여러 가지 노이즈에 대하여 고려하지 않아도 된다.
하지만, 이러한 클럭 데이터 복원 방법 역시 클럭 신호와 데이터 신호가 동기화되기 위한 마진을 확보하기 위하여 회로 내부적으로 클럭 신호 또는 데이터 신호를 예정된 시간만큼 단순 지연하기 위한 지연 회로가 필요로 하며, 이러한 구성을 인하여 클럭 신호와 데이터 신호에 원하지 않는 노이즈가 반영된다.
본 발명은 내부 클럭 신호를 생성하는데 사용되는 제어 신호를 이용하여 입력 데이터 신호를 지연시켜 주고, 이를 이용하여 내부 클럭 신호를 생성하는 반도체 메모리 장치를 제공하고자 한다.
본 발명의 일 측면에 따르면, 반도체 메모리 장치는 내부 클럭 신호의 주기 정보에 대응하는 시간을 입력 데이터 신호에 반영하기 위한 클럭 주기 반영부; 상기 클럭 주기 반영부의 출력 신호에 대응하는 위상을 가지는 동기화 클럭 신호를 생성하기 위한 데이터-클럭 변환부; 및 상기 동기화 클럭 신호에 응답하여 상기 입력 데이터 신호를 동기화시켜 출력하기 위한 동기화 출력부를 구비한다.
바람직하게, 상기 클럭 주기 반영부는 상기 입력 데이터 신호를 상기 주기 정보에 대응하는 시간만큼 지연시켜 출력하는 것을 특징으로 한다.
본 발명의 다른 측면에 따르면, 반도체 메모리 장치의 동작 방법은 지연 제어 신호에 따라 지연량을 조절하여 내부 클럭 신호를 생성하는 단계; 입력 데이터 신호를 상기 지연 제어 신호에 대응하는 시간만큼 지연시키는 단계; 상기 지연시키는 단계의 출력 신호의 활성화 에지에 대응하는 동기화 클럭 신호를 생성하는 단계; 및 상기 동기화 클럭 신호에 응답하여 상기 입력 데이터 신호를 동기화시키는 단계를 포함한다.
바람직하게, 상기 입력 데이터 신호는 상기 내부 클럭 신호의 한 주기에 대응하는 시간보다 작은 시간만큼 지연되는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 내부 클럭 신호를 생성하는데 사용되는 제어 신호를 이용하여 데이터 신호를 지연시켜 주고, 이를 통해 생성된 내부 클럭 신호를 이용하여 입력 데이터 신호를 동기화시켜 줌으로써, 입력 데이터 신호와 내부 클럭 신호에 충분한 마진을 확보하는 것이 가능하다.
입력 데이터 신호와 내부 클럭 신호의 충분한 마진을 확보해 줌으로써, 반도체 메모리 장치의 안정성 및 신뢰성을 높여주는 효과를 얻을 수 있다.
도 1 은 본 발명의 실시예에 다른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 2 는 도 1 의 클럭 주기 정보(INF_CLKT)를 생성하는 내부 클럭 신호 생성부를 설명하기 위한 블록도이다.
도 3 은 도 2 의 전압 제어 발진부(230)를 설명하기 위한 회로도이다.
도 4 는 도 1 의 클럭 주기 반영부(110)를 설명하기 위한 회로도이다.
도 5 는 도 1 의 데이터-클럭 변환부(120)를 설명하기 위한 블록도이다.
도 6 은 도 5 의 위상 검출부(510)를 설명하기 위한 블록도이다.
도 7 및 도 8 은 도 6 의 제1 활성화 에지 검출부(610)를 설명하기 위한 회로도와 동작 파형도이다.
도 9 는 도 6 의 제2 활성화 에지 검출부(620)를 설명하기 위한 회로도이다.
도 10 은 도 6 의 위상 검출부(510)의 회로 동작을 설명하기 위한 동작 파형도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 1 은 본 발명의 실시예에 다른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 1 을 참조하면, 반도체 메모리 장치는 클럭 주기 반영부(110)와, 데이터-클럭 변환부(120), 및 동기화 출력부(130)를 구비한다.
클럭 주기 반영부(110)는 정/부 입력 데이터 신호(D_IN, D_INB)에 클럭 주기 정보(INF_CLKT)에 대응하는 시간을 반영하여 출력하기 위한 것으로, 정/부 입력 데이터 신호(D_IN, D_INB)를 클럭 주기 정보(INF_CLKT)에 대응하는 시간만큼 지연시켜 출력한다. 여기서, 클럭 주기 정보(INF_CLKT)는 이후 설명될 내부 클럭 신호의 주기에 대한 정보를 의미하며, 클럭 주기 반영부(110)는 예컨대, 내부 클럭 신호의 한 주기의 ½, ¼ 에 대응하는 시간만큼 정/부 입력 데이터 신호(D_IN, D_INB)를 지연하는 것이 가능하다. 참고로, 도 1 의 실시예에서는 클럭 주기 반영부(110)가 정/부 입력 데이터 신호(D_IN, D_INB), 즉 데이터 신호를 차동으로 입력받은 것을 일례로 하였지만, 이는 설계에 따라 달라질 수 있다.
데이터-클럭 변환부(120)는 클럭 주기 반영부(110)의 출력 신호에 대응하는 위상을 가지는 제1 및 제2 동기화 클럭 신호(CLK_0, CLK_180)를 생성하고, 동기화 출력부(130)는 정/부 입력 데이터 신호(D_IN, D_INB)를 제1 및 제2 동기화 클럭 신호(CLK_0, CLK_180)에 동기화시켜 출력한다. 여기서, 제1 및 제2 동기화 클럭 신호(CLK_0, CLK_180)는 연속적으로 입력되는 정/부 입력 데이터 신호(D_IN, D_INB)를 클럭의 라이징 에지와 폴링 에지에 출력하기 위한 신호이다. 따라서, 본 발명의 실시예에서는 제1 동기화 클럭 신호(CLK_0)와 제2 동기화 클럭 신호(CLK_180)가 180°위상 차이를 가지는 것을 일례로 한다.
도 2 는 도 1 의 클럭 주기 정보(INF_CLKT)를 생성하는 내부 클럭 신호 생성부를 설명하기 위한 블록도이다.
도 2 를 참조하면, 내부 클럭 신호 생성부는 위상-주파수 검출부(210)와, 제어 전압 생성부(220), 및 전압 제어 발진부(230)를 구비한다.
위상-주파수 검출부(210)는 외부 클럭 신호에 대응하는 주파수를 가지는 기준 클럭 신호(CLK_REF)와 PLL 클럭 신호(CLK_PLL)의 위상-주파수를 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)로 검출하고, 제어 전압 생성부(220)는 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)에 대응하는 전압 레벨을 가지는 제어 전압(V_CTR)을 생성한다. 이어서, 전압 제어 발진부(230)는 제어 전압(V_CTR)의 전압 레벨에 대응하는 주파수의 내부 클럭 신호인 PLL 클럭 신호(CLK_PLL)를 생성한다.
여기서, 제어 전압(V_CTR)은 PLL 클럭 신호(CLK_PLL)의 한 주기에 대응하는 정보를 갖으며, 바로 이 제어 전압(V_CTR)이 클럭 주기 정보(INF_CLKT)가 된다.
도 3 은 도 2 의 전압 제어 발진부(230)를 설명하기 위한 회로도이다.
도 3 을 참조하면, 전압 제어 발진부(230)는 제어 전압(V_CTR)과 바이어스 전압(V_BS)을 인가받아 제어 전압(V_CTR)에 대응하는 지연 시간을 가지는 단위 지연부(310)를 다수 구비한다. 여기서, 바이어스 전압(V_BS)은 예정된 전압 레벨을 가지는 전압이다.
도 4 는 도 1 의 클럭 주기 반영부(110)를 설명하기 위한 회로도이다.
도 4 를 참조하면, 클럭 주기 반영부(110)는 다수의 단위 지연부(410)와, 출력부(420)를 구비한다.
다수의 단위 지연부(410)는 클럭 주기 정보(INF_CLKT)와 바이어스 전압(V_BS)을 인가받아 클럭 주기 정보(INF_CLKT)에 대응하는 지연 시간을 갖는다. 여기서, 다수의 단위 지연부(410) 각각은 도 3 의 단위 지연부(310)를 포함하는 다수의 단위 지연부 각각을 모델링한 것이다. 이어서, 출력부(420)는 다수의 단위 지연부(410)의 출력 신호 중 원하는 단위 지연부의 출력 신호를 도 1 의 데이터-클럭 변환부(120)로 출력한다.
클럭 주기 반영부(110)의 다수의 단위 지연부(410)는 클럭 주기 정보(INF_CLKT)로 제어 전압(V_CTR)을 인가받는다. 따라서, 클럭 주기 반영부(110)의 다수의 단위 지연부(410) 각각은 전압 제어 발진부(230)의 다수의 단위 지연부 각각에 대응하는 지연 시간을 갖게 된다. 결국, 출력부(420)의 출력 신호 중 'OUT_30', 'OUTB_30' 신호는 정/부 입력 데이터 신호(D_IN, D_INB) 각각을 PLL 클럭 신호(CLK_PLL)의 한 주기를 기준으로 30°에 대응하는 시간만큼 지연한 신호가 된다. 마찬가지로, 'OUT_60', 'OUTB_60' 신호는 정/부 입력 데이터 신호(D_IN, D_INB) 각각을 PLL 클럭 신호(CLK_PLL)의 한 주기를 기준으로 60°에 대응하는 시간만큼 지연한 신호가 된다.
이하, 설명의 편의를 위하여 본 발명의 실시예는 'OUT_90', 'OUTB_90' 신호를 일례로 설명하기로 한다.
도 5 는 도 1 의 데이터-클럭 변환부(120)를 설명하기 위한 블록도이다.
도 5 를 참조하면, 데이터-클럭 변환부(120)는 위상 검출부(510)와, 제어 전압 생성부(520), 및 전압 제어 지연 라인(530)을 구비한다.
위상 검출부(510)는 클럭 주기 반영부(110)에서 출력되는 'OUT_90', 'OUTB_90' 신호와 제1 및 제2 동기화 클럭 신호(CLK_0, CLK_180)의 위상을 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)로 검출하고, 제어 전압 생성부(520)는 이 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)에 대응하는 전압 레벨을 가지는 제어 전압(V_CTR)을 생성한다. 이어서, 전압 제어 지연 라인은(530)은 PLL 클럭 신호(CLK_PLL)를 제어 전압(V_CTR)에 대응하는 시간만큼 지연시켜 제1 및 제2 동기화 클럭 신호(CLK_0, CLK_180)로 출력한다.
도 6 은 도 5 의 위상 검출부(510)를 설명하기 위한 블록도이다.
도 6 을 참조하면, 위상 검출부(510)는 제1 활성화 에지 검출부(610)와, 제2 활성화 에지 검출부(620)와, 제3 활성화 에지 검출부(630), 및 구간 설정부(640)를 구비한다.
제1 활성화 에지 검출부(610)는 클럭 주기 반영부(110)에서 출력되는 'OUT_90', 'OUTB_90' 신호의 활성화 에지를 검출하여 업 검출 신호(DET_UP)를 생성하고, 제2 활성화 에지 검출부(620)는 제1 및 제2 동기화 클럭 신호(CLK_0, CLK_180)의 활성화 에지를 검출하여 다운 검출 신호(DET_DN)를 생성하고, 제3 활성화 에지 검출부(630)는 정/부 입력 데이터 신호(D_IN, D_INB)의 활성화 에지를 검출하여 제2 제어 신호(CTR2)를 생성하며, 구간 설정부(640)는 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)를 합산하여 제1 제어 신호(CTR1)를 생성한다.
여기서, 제1 내지 제3 활성화 에지 검출부(610, 620, 630)는 제1 제어 신호(CTR1)에 의하여 정의되는 구간 동안 셋/리셋 되며, 제2 활성화 에지 검출부(620)는 제3 활성화 에지 검출부(630)의 제2 제어 신호(CTR2)에 응답하여 리셋된다.
도 7 및 도 8 은 도 6 의 제1 활성화 에지 검출부(610)를 설명하기 위한 회로도와 동작 파형도이다.
도 7 및 도 8 에서 볼 수 있듯이, 제1 제어 신호(CTR1)가 논리'로우'인 경우 'OUT_90', 'OUTB_90' 신호의 활성화 에지에 응답하여 업 검출 신호(DET_UP)가 논리'하이'에서 논리'로우'로 천이하고, 제1 제어 신호(CTR1)가 논리'로우'에서 논리'하이'로 천이하는 경우 업 검출 신호(DET_UP)는 논리'로우'에서 논리'하이'로 천이한다.
참고로, 도 6 의 제3 활성화 에지 검출부(630)는 도 7 에 개시된 제1 활성화 에지 검출부(610)와 유사한 구성을 가진다. 즉, 제3 활성화 에지 검출부(630)는 도 7 의 'OUT_90', 'OUTB_90' 신호 대신에 정/부 입력 데이터 신호(D_IN, D_INB)를 입력하고, 업 검출 신호(DET_UP) 대신에 제2 제어 신호(CTR2)를 출력한다.
도 9 는 도 6 의 제2 활성화 에지 검출부(620)를 설명하기 위한 회로도이다. 도 9 의 제2 활성화 에지 검출부(620)는 도 7 의 제1 활성화 에지 검출부(610)와 회로 구성 및 회로 동작이 서로 비슷하다. 즉, 제2 활성화 에지 검출부(620)는 도 7 의 'OUT_90', 'OUTB_90' 신호 대신에 제1 및 제2 동기화 클럭 신호(CLK_0, CLK_180)를 입력하고, 업 검출 신호(DET_UP) 대신에 다운 검출 신호(DET_DN)를 출력한다. 그리고, 제2 제어 신호(CTR2)를 입력받아 다운 검출 신호(DET_DN)를 리셋하기 위한 NMOS 트랜지스터가 추가로 구성된다.
도 10 은 도 6 의 위상 검출부(510)의 회로 동작을 설명하기 위한 동작 파형도이다.
도 10 을 참조하면, 업 검출 신호(DET_UP)는 'OUT_90' 신호의 활성화 에지를 검출하고, 다운 검출 신호(DET_DN)는 제1 및 제2 동기화 클럭 신호(CLK_0, CLK_180)를 검출한다. 다시 도 5 를 참조하면, 이렇게 생성된 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)는 제어 전압 생성부(520)로 입력되고 제어 전압 생성부(520)는 그에 대응하는 제어 전압(V_CTR)을 생성한다. 그리고, 전압 제어 지연 라인(530)은 PLL 클럭 신호(CLK_PLL)를 제어 전압(V_CTR)에 대응하는 시간만큼 지연시켜 제1 및 제2 동기화 클럭 신호(CLK_0, CLK_180)를 생성한다. 이어서, 위상 검출부(510)는 제1 및 제2 동기화 클럭 신호(CLK_0, CLK_180)를 다시 피드백받아 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)를 생성한다. 이러한 동작은 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)의 펄스 폭이 동일해질 때까지 이루어지며, 결국 제1 및 제2 동기화 클럭 신호(CLK_0, CLK_180)는 'OUT_90' 신호의 활성화 에지에 대응하는 만큼 지연된다.
다시 도 1 을 참조하면, 동기화 출력부(130)는 이렇게 지연된 제1 동기화 클럭 신호(CLK_0)에 응답하여 정/부 입력 데이터 신호(D_IN, D_INB)를 제1 출력 데이터 신호(D_OUT1)로 전달하고, 이렇게 지연된 제2 동기화 클럭 신호(CLK_180)에 응답하여 정/부 입력 데이터 신호(D_IN, D_INB)를 제2 출력 데이터 신호(D_OUT2)로 전달한다.
전술한 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 기존의 스트로브 신호를 필요로 하지 않으며, 제1 및 제2 동기화 클럭 신호(CLK_0, CLK_180)와 정/부 입력 데이터(D_IN, D_INB)가 충분한 마진을 가지기 때문에 반도체 메모리 장치의 안정성 및 신뢰성을 높여줄 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
110 : 클럭 주기 반영부
120 : 데이터-클럭 변환부
130 : 동기화 출력부

Claims (17)

  1. 내부 클럭 신호의 주기 정보에 대응하는 시간을 입력 데이터 신호에 반영하기 위한 클럭 주기 반영부;
    상기 클럭 주기 반영부의 출력 신호에 대응하는 위상을 가지는 동기화 클럭 신호를 생성하기 위한 데이터-클럭 변환부; 및
    상기 동기화 클럭 신호에 응답하여 상기 입력 데이터 신호를 동기화시켜 출력하기 위한 동기화 출력부를 구비하고,
    상기 데이터-클럭 변환부는,
    상기 클럭 주기 반영부의 출력 신호와 상기 동기화 클럭 신호의 위상을 검출하기 위한 위상 검출부;
    상기 위상 검출부의 출력 신호에 대응하는 제어 전압을 생성하기 위한 제어 전압 생성부; 및
    상기 내부 클럭 신호를 상기 제어 전압에 대응하는 시간만큼 지연시켜 상기 동기화 클럭 신호를 생성하기 위한 전압 제어 지연 라인을 구비하는 반도체 메모리 장치.
  2. [청구항 2은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 클럭 주기 반영부는 상기 입력 데이터 신호를 상기 주기 정보에 대응하는 시간만큼 지연시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  3. [청구항 3은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 입력 데이터 신호는 상기 내부 클럭 신호의 한 주기에 대응하는 시간보다 작은 시간만큼 지연되는 것을 특징으로 하는 반도체 메모리 장치.
  4. [청구항 4은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 내부 클럭 신호를 생성하고 상기 내부 클럭 신호에 대응하는 상기 주기 정보를 생성하기 위한 내부 클럭 신호 생성부를 더 구비하는 반도체 메모리 장치.
  5. [청구항 5은(는) 설정등록료 납부시 포기되었습니다.]
    제4항에 있어서,
    상기 내부 클럭 신호 생성부는,
    외부 클럭 신호에 대응하는 기준 클럭 신호와 상기 내부 클럭 신호의 위상-주파수를 검출하기 위한 위상-주파수 검출부;
    상기 위상-주파수 검출부의 출력 신호에 대응하는 제어 전압을 생성하기 위한 제어 전압 생성부; 및
    상기 제어 전압에 대응하는 주파수의 상기 내부 클럭 신호를 생성하기 위한 전압 제어 발진부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]
    제5항에 있어서,
    상기 주기 정보는 상기 제어 전압에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  7. [청구항 7은(는) 설정등록료 납부시 포기되었습니다.]
    제5항에 있어서,
    상기 전압 제어 발진부는 상기 제어 전압에 대응하는 지연 시간을 가지는 단위 지연부를 다수 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. [청구항 8은(는) 설정등록료 납부시 포기되었습니다.]
    제7항에 있어서,
    상기 클럭 주기 반영부는 상기 단위 지연부를 모델링한 것을 특징으로 하는 반도체 메모리 장치.
  9. [청구항 9은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 클럭 주기 반영부는,
    상기 주기 정보에 대응하는 지연 시간을 가지는 다수의 단위 지연부; 및
    상기 다수의 단위 지연부 중 해당 단위 지연부의 출력 신호를 상기 데이터-클럭 변환부로 출력하는 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 삭제
  11. [청구항 11은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 위상 검출부는,
    상기 클럭 주기 반영부의 출력 신호의 활성화 에지를 검출하기 위한 제1 활성화 에지 검출부; 및
    상기 동기화 클럭 신호의 활성화 에지를 검출하기 위한 제2 활성화 에지 검출부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. [청구항 12은(는) 설정등록료 납부시 포기되었습니다.]
    제11항에 있어서,
    상기 제1 및 제2 활성화 에지 검출부는 상기 제1 활성화 에지 검출부와 상기 제2 활성화 에지 검출부의 출력 신호에 의하여 정의되는 구간 동안 셋/리셋 되는 것을 특징으로 하는 반도체 메모리 장치.
  13. [청구항 13은(는) 설정등록료 납부시 포기되었습니다.]
    제12항에 있어서,
    상기 입력 데이터 신호의 활성화 에지를 검출하여 리셋 신호를 생성하는 제3 활성화 에지 검출부를 더 구비하고,
    상기 제2 활성화 에지 검출부는 상기 리셋 신호에 응답하여 리셋되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
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