CN103035285B - 半导体存储器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体存储器件及其操作方法，所述半导体存储器件包括时钟周期反映器，所述时钟周期反映器被配置成将与内部时钟信号的周期信息相对应的时间反映到输入数据信号；数据时钟变换器，所述数据时钟变换器被配置成产生具有与时钟周期反映器的输出信号相对应的相位的同步时钟信号；以及同步输出单元，所述同步输出单元被配置成响应于同步时钟信号而使输入数据信号同步并输出所述输入数据信号。

Description

半导体存储器件及其制造方法
相关申请的交叉引用
本申请要求2011年10月5日提交的申请号为10-2011-0101313的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体设计技术，且更具体而言，涉及一种通过能够接收时钟信号和数据信号来执行多种操作的半导体存储器件及其操作方法。
背景技术
一般地，包括双数据速率同步DRAM（DDR SDRAM）的半导体存储器件接收来自外部控制器的时钟信号和数据信号，以执行诸如读取和写入等操作。在这种情况下，外部控制器将时钟信号和数据信号与用来使时钟信号和数据信号同步的选通信号一起传送。然而，这种方法会引起时钟信号与数据信号之间的歪斜（skew），并遭受各种类型的外部噪声，使得难以保证半导体存储器件的稳定操作。因此，近来已经使用了时钟数据恢复方法。
时钟数据恢复方法包括将时钟信号从数据信号中恢复，且因而，外部控制器不传送单独的数据选通信号。因此，时钟数据恢复方法可以不包括用于传送相关技术中需要的数据选通信号的配置，并且可以不考虑反映在数据选通信号中的各种类型的噪声。
然而，为了保证时钟信号与数据信号彼此同步的余量，时钟数据恢复方法会需要在电路中将时钟信号和数据信号简单地延迟指定时间的延迟电路，会将因延迟配置引起的不期望的噪声反映给时钟信号和数据信号。
发明内容
本发明的一个实施例涉及一种半导体存储器件，所述半导体存储器件能够利用在产生内部时钟信号的过程中使用的控制信号来延迟数据信号，由此利用延迟的数据信号产生内部时钟信号。
根据本发明的一个实施例，一种半导体存储器件可以包括：时钟周期反映器，所述时钟周期反映器被配置成将与内部时钟信号的周期信息相对应的时间反映到输入数据信号；数据时钟变换器，所述数据时钟变换器被配置成产生具有与时钟周期反映器的输出信号相对应的相位的同步时钟信号；以及同步输出单元，所述同步输出单元被配置成响应于同步时钟信号而使所述输入数据信号同步并输出所述输入数据信号。
时钟周期反映器可以将输入数据信号延迟与周期信息相对应的时间，并输出延迟的输入数据信号。
根据本发明的另一个实施例，一种操作半导体存储器件的方法包括以下步骤：通过根据延迟控制信号控制延迟量，来产生内部时钟信号；将输入数据信号延迟与延迟控制信号相对应的时间；产生与所述延迟步骤处的输出信号的激活边沿相对应的同步时钟信号；以及响应于同步时钟信号将输入数据信号同步。
可以将输入数据信号延迟比与内部时钟信号相对应的时间小的时间。
根据本发明的示例性实施例的半导体存储器件利用用来产生内部时钟信号的控制信号将数据信号延迟，以利用所产生的内部时钟信号使输入数据信号同步，由此充分地保证输入数据信号和内部时钟信号的余量。
附图说明
图1是用于描述根据本发明的一个实施例的半导体存储器件的一些部件的框图。
图2是用于描述产生图1中所示的时钟周期信息的内部时钟信号发生器的框图。
图3是用于描述图2的压控振荡器230的电路图。
图4是用于描述图1中所示的时钟周期反映器的电路图。
图5是用于描述图1中所示的数据时钟变换器的框图。
图6是用于描述图5中所示的相位检测器的框图。
图7和图8是用于描述图6中所示的第一激活边沿检测器的电路图和操作波形图。
图9是用于描述图6中所示的第二激活边沿检测器的电路图。
图10是用于描述图6中所示的相位检测器的电路操作的操作波形图。
具体实施方式
在下文中，将参照附图来描述本发明的示例性实施例，使得属于本发明领域的技术人员可以容易地实施本发明的技术构思。
图1是用于描述根据本发明的一个实施例的半导体存储器件的一些部件的框图。
参见图1，一种半导体存储器件包括时钟周期反映器110、数据时钟变换器（data-clock converter）120以及同步输出单元130。
时钟周期反映器110将与时钟周期信息INF_CLKT相对应的时间反映到正/负输入数据信号D_IN和D_INB，以输出经反映的输入数据信号。即，时钟周期反映器110用来将正/负输入数据信号D_IN和D_INB延迟与时钟周期信息INF_CLKT相对应的时间，以输出延迟的数据信号。在此，时钟周期信息INF_CLKT指的是关于要在下文中描述的内部时钟信号的周期的信息。时钟周期反映器110可以将例如正/负输入数据信号D_IN和D_INB延迟与例如内部时钟信号的一个周期的1/2和1/4相对应的时间。供作参考，尽管图1的实施例示出时钟周期反映器110差动地接收正/负输入数据信号D_IN和D_INB、即数据信号的情况，但是这可以根据设计而改变。
数据时钟变换器120产生具有与时钟周期反映器110的输出信号相对应的相位的第一同步时钟信号CLK_0和第二同步时钟信号CLK_180，并且同步输出单元130使正/负数据信号D_IN和D_INB与第一同步时钟信号CLK_0和第二同步时钟信号CLK_180同步并输出正/负数据信号D_IN和D_INB。在此，第一同步时钟信号CLK_0和第二同步时钟信号CLK_180是在时钟的上升沿和下降沿处将连续输入的正/负输入数据信号D_IN和D_INB输出的信号。因此，本发明的本实施例示出第一同步时钟信号CLK_0与第二同步时钟信号CLK_180具有180°的相位差的实例。
图2是用于描述产生图1中所示的时钟周期信息INF_CLKT的内部时钟信号发生器的框图。
参见图2，内部时钟信号发生器包括相位频率检测器（phase-frequencydetector）210、控制电压发生器220以及压控振荡器230。
相位频率检测器210利用上检测信号DET_UP和下检测信号DET_DN来检测具有与外部时钟信号相对应的频率的PLL（锁相环）时钟信号CLK_PLL和参考时钟信号CLK_REF的相位频率，并且控制电压发生器220产生具有与上检测信号DET_UP和下检测信号DET_DN相对应的电压电平的控制电压V_CTR。然后，压控振荡器230产生上述频率的内部时钟信号、即与控制电压V_CTR的电压电平相对应的PLL时钟信号CLK_PLL。
在此，控制电压V_CTR具有与PLL时钟信号CLK_PLL的一个周期相对应的信息，其中，控制电压V_CTR成为时钟周期信息INF_CLKT。
图3是用于描述图2中所示的压控振荡器230的电路图。
参见图3，压控振荡器230包括多个延迟单元310，延迟单元310接收控制电压V_CTR和偏置电压V_BS，并具有与控制电压V_CTR相对应的延迟时间。在此，偏置电压V_BS是具有给定电压电平的电压。
图4是用于描述图1中所示的时钟周期反映器110的电路图。
参见图4，时钟周期反映器110包括多个延迟单元410和输出单元420。
多个延迟单元410接收时钟周期信息INF_CLKT和偏置电压V_B以具有与时钟周期信息INF_CLKT相对应的延迟时间。在此，所述多个延迟单元410每个都对包括图3的延迟单元310的多个延迟单元中的每个进行建模。接着，输出单元420将所述多个延迟单元410的输出信号之中的期望的延迟单元的输出信号输出到图1的数据时钟变换器120。
时钟周期反映器110的多个延迟单元410接收作为时钟周期信息INF_CLKT的控制电压V_CTR。因此，时钟周期反映器110的多个延迟单元410每个都具有与压控振荡器230的多个延迟单元中的每个相对应的延迟时间。因此，输出单元420的输出信号之中的信号“OUT_30”和“OUTB_30”成为基于PLL时钟信号CLK_PLL的一个周期将正/负输入数据信号D_IN和D_INB延迟与30°相对应的时间的信号。相似地，输出单元420的输出信号之中的信号“OUT_60”和“OUTB_60”成为基于PLL时钟信号CLK_PLL的一个周期将正/负输入数据信号D_IN和D_INB延迟与60°相对应的时间。
在下文中，出于说明目的，本发明的本实施例以信号“OUT_90”和“OUTB_90”为例来展开描述。
图5是用于描述图1中所示的数据时钟变换器120的框图。
参见图5，数据时钟变换器120包括相位检测器510、控制电压发生器520以及压控延迟线530。
相位检测器510利用上检测信号DET_UP和下检测信号DET_DN来检测从时钟周期反映器110输出的信号“OUT_90”和“OUTB_90”、以及第一同步时钟信号CLK_0和第二同步时钟信号CLK_180的相位，并且控制电压发生器520产生具有与上检测信号DET_UP和下检测信号DET_DN相对应的电压电平的控制电压V_CTR。然后，压控延迟线530将PLL时钟信号CLK_PLL延迟与控制电压V_CTR相对应的时间，并将延迟的PLL时钟信号CLK_PLL输出为第一同步时钟信号CLK_0和第二同步时钟信号CLK_180。
图6是用于描述图5中所示的相位检测器510的框图。
参见图6，相位检测器510包括第一激活边沿检测器610、第二激活边沿检测器620、第三激活边沿检测器630以及周期设定单元640。
第一激活边沿检测器610检测从时钟周期反映器110输出的信号“OUT_90”和“OUTB_90”的激活边沿，以产生上检测信号DET_UP，第二激活边沿检测器620检测信号“CLK_0”和“CLK_180”的激活边沿，以产生下检测信号DET_DN，第三激活边沿检测器630检测正/负输入数据信号D_IN和D_INB的激活边沿，以产生第二控制信号CTR2，而周期设定单元640将上检测信号DET_UP和下检测信号DET_DN合计，以产生第一控制信号CTR1。
在这种情况下，第一激活边沿检测器610、第二激活边沿检测器620以及第三激活边沿检测器630被设定/复位由第一控制信号CTR1限定的时段，并且第二激活边沿检测器620响应于第三激活边沿检测器630的第二控制信号CTR2而被复位。
图7和图8是用于描述图6的第一激活边沿检测器610的电路图和操作波形图。
如从图7和图8中可以理解，当第一控制信号CTR1是逻辑“低”电平时，上检测信号DET_UP响应于信号“OUT_90”和“OUTB_90”的激活边沿而从逻辑“高”电平转变成逻辑“低”电平，而当第一控制信号CTR1从逻辑“低”电平转变成逻辑“高”电平时，上检测信号DET_UP从逻辑“低”电平转变成逻辑“高”电平。
供作参考，图6的第三激活边沿检测器630具有与图7所示的第一激活边沿检测器610相似的配置。即，第三激活边沿检测器630输入正和负数据信号D_IN和D_INB以取代信号“OUT_90”和“OUTB_90”，并输出第二控制信号CRT2以取代上检测信号DET_UP。
图9是用于描述图6的第二激活边沿检测器620的电路图。图9的第二激活边沿检测器620的电路配置和电路操作与第一激活边沿检测器610的电路配置和电路操作相似。即，第二激活边沿检测器620输入第一同步时钟信号CLK_0和第二同步时钟信号CLK_180以取代图7的信号“OUT_90”和“OUTB_90”，并输出下检测信号DET_DN以取代上检测信号DET_UP。另外，还提供了接收第二控制信号CTR2以将下检测信号DET_DN复位的NMOS晶体管。
图10是用于描述图6的相位检测器510的电路操作的操作波形图。
参见图10，上检测信号DET_UP检测信号“OUT_90”的激活边沿，而下检测信号DET_DN检测第一同步时钟信号CLK_0和第二同步时钟信号CLK_180。再次参见图5，如上所述产生的上检测信号DET_UP和下检测信号DET_DN被输入到控制电压发生器520。在这种情况下，控制电压发生器520响应于所输入的上检测信号DET_UP和下检测信号DET_DN而产生控制电压V_CTR。另外，压控延迟线530将PLL时钟信号CLK_PLL延迟与控制电压V_CTR相对应的时间，以产生第一同步时钟信号CLK_0和第二同步时钟信号CLK_180。然后，相位检测器510再次接收第一同步时钟信号CLK_0和第二同步时钟信号CLK_180以产生上检测信号DET_UP和下检测信号DET_DN。执行该操作直到上检测信号DET_UP和下检测信号DET_DN的脉冲宽度相同为止，使得第一同步时钟信号CLK_0和第二同步时钟信号CLK_180被延迟与“OUT_90”信号的激活边沿相对应的时间。
再次参见图1，同步输出单元130响应于延迟的第一同步时钟信号CLK_0而传送正/负输入数据信号D_IN和D_INB作为第一输出数据信号D_OUT1，并响应于延迟的第二同步时钟信号传送CLK_180而传送正/负输入数据信号D_IN和D_INB作为第二输出数据信号D_OUT2。
如上所述，根据本发明的上述实施例的半导体存储器件可以不需要现有的选通信号，且由于第一同步时钟信号CLK_0和第二同步时钟信号CLK_180以及正/负输入数据信号D_IN和D_INB具有充分的余量，因此可以提高半导体存储器件的稳定性和可靠性。
如上所述，本发明的示例性实施例可以通过充分地保证输入数据信号与内部时钟信号的余量来提高半导体存储器件的稳定性和可靠性。
尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
另外，可以根据输入信号的极性而不同地实施在前述实施例中示出的逻辑栅和晶体管的位置和类型。

Claims (12)

1.一种半导体存储器件，包括：
时钟周期反映器，所述时钟周期反映器被配置成将与内部时钟信号的周期信息相对应的时间反映到输入数据信号；
数据时钟变换器，所述数据时钟变换器被配置成产生具有与所述时钟周期反映器的输出信号相对应的相位的同步时钟信号；以及
同步输出单元，所述同步输出单元被配置成响应于所述同步时钟信号而使所述输入数据信号同步并输出所述输入数据信号，
其中，所述数据时钟变换器包括：
相位检测器，所述相位检测器被配置成检测所述同步时钟信号和所述时钟周期反映器的输出信号的相位；
控制电压发生器，所述控制电压发生器被配置成产生与所述相位检测器的输出信号相对应的控制电压；以及
压控延迟线，所述压控延迟线被配置成将所述内部时钟信号延迟与所述控制电压相对应的时间，以产生所述同步时钟信号。
2.如权利要求1所述的半导体存储器件，其中，所述时钟周期反映器被配置成将所述输入数据信号延迟与所述周期信息相对应的时间，以输出延迟的输入数据信号。
3.如权利要求1所述的半导体存储器件，其中，所述输入数据信号被延迟比与所述内部时钟信号的一个周期相对应的时间小的时间。
4.如权利要求1所述的半导体存储器件，还包括内部时钟信号发生器，所述内部时钟信号发生器被配置成产生所述内部时钟信号，以产生与所述内部时钟信号相对应的所述周期信息。
5.如权利要求4所述的半导体存储器件，其中，所述内部时钟信号发生器包括：
相位频率检测器，所述相位频率检测器被配置成检测与外部时钟信号相对应的参考时钟信号和所述内部时钟信号的相位频率；
控制电压发生器，所述控制电压发生器被配置成产生与所述相位频率检测器的输出信号相对应的控制电压；以及
压控振荡器，所述压控振荡器被配置成产生具有与所述控制电压相对应的频率的所述内部时钟信号。
6.如权利要求5所述的半导体存储器件，其中，所述周期信息与所述控制电压相对应。
7.如权利要求5所述的半导体存储器件，其中，所述压控振荡器还包括多个延迟单元，所述多个延迟单元具有与所述控制电压相对应的延迟时间。
8.如权利要求7所述的半导体存储器件，其中，所述时钟周期反映器被配置成对所述延迟单元进行建模。
9.如权利要求1所述的半导体存储器件，其中，所述时钟周期反映器包括：
多个延迟单元，所述多个延迟单元被配置成具有与所述周期信息相对应的延迟时间；以及
输出单元，所述输出单元被配置成将所述多个延迟单元之中的相应延迟单元的输出信号输出到所述数据时钟变换器。
10.如权利要求1所述的半导体存储器件，其中，所述相位检测器包括：
第一激活边沿检测器，所述第一激活边沿检测器被配置成检测所述时钟周期反映器的输出信号的激活边沿；以及
第二激活边沿检测器，所述第二激活边沿检测器被配置成检测所述同步时钟信号的激活边沿。
11.如权利要求10所述的半导体存储器件，其中，所述第一激活边沿检测器和第二激活边沿检测器被配置成被设定/复位由所述第一激活边沿检测器和所述第二激活边沿检测器的输出信号限定的时段。
12.如权利要求11所述的半导体存储器件，还包括：
第三激活边沿检测器，所述第三激活边沿检测器被配置成通过检测所述输入数据信号的激活边沿而产生复位信号，
其中，所述第二激活边沿检测器响应于所述复位信号而被复位。
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