TWI585760B - 半導體記憶體裝置及其操作方法 - Google Patents

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Description

半導體記憶體裝置及其操作方法
本發明之例示性實施例係關於一種半導體設計技術，且更特定而言係關於一種能夠藉由接收時脈信號及資料信號執行數種操作之半導體記憶體裝置及其操作方法。
本申請案主張於2011年10月5日提出申請之第10-2011-0101313號韓國專利申請案之優先權，該專利申請案之全文以引用方式併入本文中。
一般而言，包含一雙倍資料速率同步DRAM(DDR SDRAM)之一半導體記憶體裝置自一外部控制器接收時脈信號及資料信號以執行諸如讀取及寫入或諸如此類之操作。在此情形中，外部控制器將時脈信號及資料信號連同用以同步化該等時脈信號與該等資料信號之選通信號一起傳送。然而，該方法可致使時脈信號與資料信號之間的一偏斜且遭受各種類型之外部雜訊，使得可能難以保證半導體記憶體裝置之一穩定操作。因此，最近已使用一種時脈資料恢復方法。
該時脈資料恢復方法包含自資料信號恢復時脈信號，且因此外部控制器不傳送單獨資料選通信號。因此，該時脈資料恢復方法可不包含用於傳送相關技術中所需之資料選通信號之一組態且可不考量資料選通信號中所反射之各種類型之雜訊。
然而，為了保證其中時脈信號與資料信號彼此同步之一 邊限，該時脈資料恢復方法可需要一延遲電路，該延遲電路用於簡單地將該電路內之時脈信號或資料信號延遲一給定時間，且該時脈資料恢復方法由於該延遲組態而將非期望之雜訊反射至該等時脈信號及該等資料信號。
本發明之一實施例係關於一種半導體記憶體裝置，該半導體記憶體裝置能夠藉由使用在產生內部時脈信號中使用之控制信號來延遲資料信號以藉此藉由使用該等經延遲資料信號來產生內部時脈信號。
根據本發明之一實施例，半導體記憶體裝置可包含：一時脈週期反射器，其經組態以將對應於一內部時脈信號之週期資訊之時間反射至一輸入資料信號；一資料時脈轉換器，其經組態以產生具有對應於該時脈週期反射器之一輸出信號之相位之一同步時脈信號；及一同步輸出單元，其經組態以回應於該同步時脈信號而同步化且輸出該輸入資料信號。
該時脈週期反射器可將該輸入資料信號延遲對應於該週期資訊之該時間且輸出該經延遲輸入資料信號。
根據本發明之另一實施例，一種用於操作一半導體記憶體裝置之方法包含：藉由根據一延遲控制信號控制延遲量來產生一內部時脈信號；將一輸入資料信號延遲對應於該延遲控制信號之時間；產生對應於在該延遲時一輸出信號之一經啟動邊緣之一同步時脈信號；及回應於該同步時脈信號而同步化該輸入資料信號。
可將該輸入資料信號延遲小於對應於該內部時脈信號之一個週期之時間的時間。
根據本發明之例示性實施例之半導體記憶體裝置藉由使用用以產生內部時脈信號之控制信號來延遲資料信號以使用該等經產生內部時脈信號同步化該等輸入資料信號，藉此充分保證該等輸入資料信號及該等內部時脈信號之邊限。
下文中，將參考隨附圖式來闡述本發明之例示性實施例以使得熟習本發明所屬技術者可容易地實施本發明之技術理念。
圖1係根據本發明之一實施例用於闡述一半導體記憶體裝置之某些組件之一方塊圖。
參考圖1，一半導體記憶體裝置包含一時脈週期反射器110、一資料時脈轉換器120及一同步輸出單元130。
時脈週期反射器110用以將對應於時脈週期資訊INT_CLKT之時間反射至正輸入資料信號D_IN及負輸入資料信號D_INB以輸出經反射輸入資料信號。亦即，時脈週期反射器110用以將正輸入資料信號D_IN及負輸入資料信號D_INB延遲對應於時脈週期資訊INF_CLKT之時間以輸出經延遲資料信號。本文中，時脈週期資訊INF_CLKT意指關於將在下文中闡述之內部時脈信號之一週期之資訊。時脈週期反射器110可將(舉例而言)正輸入資料信號D_IN及負輸入資料信號D_INB延遲對應於(舉例而言)內部時脈 信號之一個週期之1/2及1/4之時間。供參考，雖然圖1之實施例展示其中時脈週期反射器110差動地接收正輸入資料信號D_IN及負輸入資料信號D_INB(亦即，資料信號)之情形，但此可根據一設計而改變。
資料時脈轉換器120產生具有對應於時脈週期反射器110之輸出信號之一相位之第一同步時脈信號CLK_0及第二同步時脈信號CLK_180，且同步輸出單元130藉助第一同步時脈信號CLK_0及第二同步時脈信號CLK_180同步化且輸出正資料信號D_IN與負資料信號D_INB。本文中，第一同步時脈信號CLK_0及第二同步時脈信號CLK_180係用以在一時脈之一上升邊緣及一下降邊緣處輸出連續地輸入之正輸入資料信號D_IN及負輸入資料信號D_INB之信號。因此，本發明之實施例展示其中第一同步時脈信號CLK_0與第二同步輸出信號CLK_180具有呈180°之一相位差之一實例。
圖2係用於闡述產生圖1中所展示之時脈週期資訊INF_CLKT之一內部時脈信號產生器之一方塊圖。
參考圖2，內部時脈信號產生器包含一相位頻率偵測器210、一控制電壓產生器220及一電壓控制振盪器230。
相位頻率偵測器210藉助一上偵測信號DET_UP及一下偵測信號DET_DN偵測具有對應於外部時脈信號之一頻率之一參考時脈信號CLK-REF及一PLL時脈信號CLK_PLL之一相位頻率，且控制電壓產生器220產生具有對應於上偵測信號DET_UP及下偵測信號DET_DN之一電壓位準之控制 電壓V_CTR。然後，電壓控制振盪器230產生對應於控制電壓V_CTR之電壓位準之頻率之內部時脈信號，亦即，一PLL時脈信號CLK_PLL。
本文中，控制電壓V_CTR具有對應於PLL時脈信號CLK_PLL之一個週期之資訊，其中控制電壓V_CTR變為時脈週期資訊INF_CLKT。
圖3係用於闡述圖2中所展示之一電壓控制振盪器230之一電路圖。
參考圖3，電壓控制振盪器230包含接收控制電壓V_CTR及偏壓電壓V_BS且具有對應於控制電壓V_CTR之延遲時間之複數個延遲單元310。本文中，偏壓電壓V_BS係具有一給定電壓位準之電壓。
圖4係用於闡述圖1中所展示之一時脈週期反射器110之一電路圖。
參考圖4，時脈週期反射器110包含複數個延遲單元410及一輸出單元420。
複數個延遲單元410接收時脈週期資訊INF_CLKT及偏壓電壓V_BS以具有對應於時脈週期資訊INF_CLKT之延遲時間。本文中，複數個延遲單元410中之每一者模型化包含圖3之延遲單元310之複數個延遲單元中之每一者。接下來，輸出單元420將複數個延遲單元410之輸出信號當中的所期望延遲單元之輸出信號輸出至圖1之資料時脈轉換器120。
時脈週期反射器110之複數個延遲單元410接收作為時脈 週期資訊INF_CLKT之控制電壓V_CTR。因此，時脈週期反射器110之複數個延遲單元410中之每一者具有對應於電壓控制振盪器230之複數個延遲單元中之每一者之延遲時間。因此，輸出單元420之輸出信號當中之信號「OUT_30」及「OUTB_30」變為將正輸入資料信號D_IN及負輸入資料信號D_INB延遲對應於基於PLL時脈信號CLK_PLL之一個週期之30°之時間之信號。類似地，輸出單元420之輸出信號當中之信號「OUT_60」及「OUTB_60」變為將正輸入資料信號D_IN及負輸入資料信號D_INB延遲對應於基於PLL時脈信號CLK_PLL之一個週期之60°之時間之信號。
下文中，出於圖解說明之目的，本發明之實施例將信號「OUT_90」及「OUTB_90」作為一實例闡述。
圖5係用於闡述圖1中所展示之一資料時脈轉換器120之一方塊圖。
參考圖5，資料時脈轉換器120包含一相位偵測器510、一控制電壓產生器520及一電壓控制延遲線530。
相位偵測器510藉助上偵測信號DET_UP及下偵測信號DET_DN偵測自時脈週期反射器110輸出之信號「OUT_90」及「OUTB_90」以及第一同步時脈信號CLK_0及第二同步時脈信號CLK_180之相位，且控制電壓產生器520產生具有對應於上偵測信號DET_UP及下偵測信號DET_DN之電壓位準之控制電壓V_CTR。然後，電壓控制延遲線530將PLL時脈信號CLK_PLL延遲對應於控制電 壓V_CTR之時間且輸出經延遲PLL時脈信號CLK_PLL為第一同步時脈信號CLK_0及第二同步時脈信號CLK_180。
圖6係用於闡述圖5中所展示之一相位偵測器510之一方塊圖。
參考圖6，相位偵測器510包含一第一經啟動邊緣偵測器610、一第二經啟動邊緣偵測器620、一第三經啟動邊緣偵測器630及一週期設定單元640。
第一經啟動邊緣偵測器610偵測自時脈週期反射器110輸出之信號「OUT_90」及「OUTB_90」之經啟動邊緣以產生上偵測信號DET_UP，第二經啟動邊緣偵測器620偵測信號「CLK_0」及「CLK_180」之經啟動邊緣以產生下偵測信號DET_DN，第三經啟動邊緣偵測器630偵測正輸入資料信號D_IN及負輸入資料信號D_INB之經啟動邊緣以產生一第二控制信號CTR2，且週期設定單元640將上偵測信號DET_UP與下偵測信號DET_DN集合以產生第一控制信號CTR1。
在此情形中，在由第一控制信號CTR1定義之一週期內設定/重設第一至第三經啟動邊緣偵測器610、620及630，且回應於第三經啟動邊緣偵測器630之第二控制信號CTR2而重設第二經啟動邊緣偵測器620。
圖7及圖8係用於闡述圖6之一第一作用邊緣偵測器610之一電路圖及一操作波形圖。
如可在圖7及圖8中瞭解，當第一控制信號CTR1係邏輯「低」位準時，上偵測信號DET_UP回應於信號 「OUT_90」及「OUTB_90」之經啟動邊緣而自邏輯「高」位準移位至邏輯「低」位準，且當第一控制信號CTR1自邏輯「低」位準移位至邏輯「高」位準時，上偵測信號DET_UP自邏輯「低」位準移位至邏輯「高」位準。
供參考，圖6之第三經啟動邊緣偵測器630具有類似於圖7中所揭示之第一經啟動邊緣偵測器610之一組態。亦即，第三經啟動邊緣偵測器630輸入正輸入資料信號D_IN及負輸入資料信號D_INB而非信號「OUT_90」及「OUTB_90」且輸出第二控制信號CRT2而非上偵測信號DET_UP。
圖9係用於闡述圖6之一第二經啟動邊緣偵測器620之一電路圖。圖9之第二經啟動邊緣偵測器620類似於第一經啟動邊緣偵測器610之一電路組態及一電路操作。亦即，第二經啟動邊緣偵測器620輸入第一同步信號CLK_0及第二同步信號CLK_180而非圖7之信號「OUT_90」及「OUTB_90」且輸出下偵測信號DET_DN而非上偵測信號DET_UP。此外，進一步提供接收第二控制信號CTR2以重設下偵測信號DET_DN之一NMOS電晶體。
圖10係用於闡述圖6之相位偵測器510之一電路操作之一操作波形圖。
參考圖10，上偵測信號DET_UP偵測信號「OUT_90」之經啟動邊緣且下偵測信號DET_DN偵測第一同步時脈信號CLK_0及第二同步時脈信號CLK_180。返回參考圖5，如 上文所闡述產生之上偵測信號DET_UP及下偵測信號DET_DN係輸入至控制電壓產生器520。在此情形中，控制電壓產生器520回應於輸入之上偵測信號DET_UP及下偵測信號DET_DN而產生控制電壓V_CTR。此外，電壓控制延遲線530將PLL時脈信號CLK_PLL延遲對應於控制電壓V_CTR之時間以產生第一同步時脈信號CLK_0及第二同步時脈信號CLK_180。然後，相位偵測器510再次接收第一同步時脈信號CLK_0及第二同步時脈信號CLK_180以產生上偵測信號DET_UP及下偵測信號DET_DN。執行該操作直至上偵測信號DET_UP與下偵測信號DET_DN之脈衝寬度相同為止，以使得對應於「OUT_90」信號之經啟動邊緣而延遲第一同步時脈信號CLK_0及第二同步時脈信號CLK_180。
返回參考圖1，同步輸出單元130回應於經延遲第一同步時脈信號CLK_0而將正輸入資料信號D_IN及負輸入資料信號D_INB傳送為第一輸出資料信號D_OUT1，且回應於經延遲第二同步時脈信號CLK_180而將正輸入資料信號D_IN及負輸入資料信號D_INB傳送為第二輸出資料信號D_OUT2。
如上文所闡述，根據本發明之實施例之半導體記憶體裝置可不需要現有選通信號，且由於第一同步時脈信號CLK_0及第二同步時脈信號CLK_180以及正輸入資料D_IN及負輸入資料D_INB具有充分邊限，因此可增加半導體記憶體裝置之穩定性及可靠性。
如上文所闡明，本發明之例示性實施例可藉由充分保證輸入資料信號及內部時脈信號之邊限而增加半導體記憶體裝置之穩定性及可靠性。
雖然上文已關於特定實施例闡述了本發明，但熟習此項技術者將瞭解可在不背離如以下申請專利範圍中所定義之本發明之精神及範疇之情況下作出各種改變及修改。
此外，可根據輸入信號之極性而以不同方式實施前述實施例中所圖解說明之邏輯閘極及電晶體之位置及類型。
110‧‧‧時脈週期反射器
120‧‧‧資料時脈轉換器
130‧‧‧同步輸出單元
210‧‧‧相位頻率偵測器
220‧‧‧控制電壓產生器
230‧‧‧電壓控制振盪器
310‧‧‧延遲單元
410‧‧‧延遲單元
420‧‧‧輸出單元
510‧‧‧相位偵測器
520‧‧‧控制電壓產生器
530‧‧‧電壓控制延遲線
610‧‧‧第一經啟動邊緣偵測器/第一作用邊緣偵測器
620‧‧‧第二經啟動邊緣偵測器
630‧‧‧第三經啟動邊緣偵測器
640‧‧‧週期設定單元
CLK_0‧‧‧第一同步時脈信號/第一同步信號
CLK_180‧‧‧第二同步時脈信號/第二同步信號
CLK_PLL‧‧‧鎖相環路時脈信號
CLK-REF‧‧‧參考時脈信號
CTR1‧‧‧第一控制信號
CTR2‧‧‧第二控制信號
D_IN‧‧‧正輸入資料信號/正輸入資料
D_INB‧‧‧負輸入資料信號/負輸入資料
D_OUT1‧‧‧第一輸出資料信號
D_OUT2‧‧‧第二輸出資料信號
DET_DN‧‧‧下偵測信號
DET_UP‧‧‧上偵測信號
INF_CLKT‧‧‧時脈週期資訊
OUT_30‧‧‧信號
OUT_60‧‧‧信號
OUT_90‧‧‧信號
OUTB_30‧‧‧信號
OUTB_60‧‧‧信號
OUTB_90‧‧‧信號
V_BS‧‧‧偏壓電壓
V_CTR‧‧‧控制電壓
圖1係根據本發明之一實施例用於闡述一半導體記憶體裝置之某些組件之一方塊圖。
圖2係用於闡述產生圖1中所展示之一時脈週期資訊之一內部時脈信號產生器之一方塊圖。
圖3係用於闡述圖2之一電壓控制振盪器230之一電路圖。
圖4係用於闡述圖1中所展示之一時脈週期反射器之一電路圖。
圖5係用於闡述圖1中所展示之一資料時脈轉換器之一方塊圖。
圖6係用於闡述圖5中所展示之一相位偵測器之一方塊圖。
圖7及圖8係用於闡述圖6中所展示之一第一作用邊緣偵測器之一電路圖及一操作波形圖。
圖9係用於闡述圖6中所展示之一第二經啟動邊緣偵測器 之一電路圖。
圖10係用於闡述圖6中所展示之相位偵測器之一電路操作之一操作波形圖。
110‧‧‧時脈週期反射器
120‧‧‧資料時脈轉換器
130‧‧‧同步輸出單元
CLK_0‧‧‧第一同步時脈信號/第一同步信號
CLK_180‧‧‧第二同步時脈信號/第二同步信號
D_IN‧‧‧正輸入資料信號/正輸入資料
D_INB‧‧‧負輸入資料信號/負輸入資料
D_OUT1‧‧‧第一輸出資料信號
D_OUT2‧‧‧第二輸出資料信號
INF_CLKT‧‧‧時脈週期資訊

Claims (12)

  1. 一種半導體記憶體裝置，其包括：一時脈週期反射器，其經組態以將對應於一內部時脈信號之週期資訊之一時間反射至一輸入資料信號；一資料時脈轉換器，其經組態以產生具有對應於該時脈週期反射器之一輸出信號之相位之一同步時脈信號；及一同步輸出單元，其經組態以回應於該同步時脈信號而同步化且輸出該輸入資料信號；其中該資料時脈轉換器包含：一相位偵測器，其經組態以偵測該時脈週期反射器之該輸出信號及該同步時脈信號之相位；一控制電壓產生器，其經組態以產生對應於該相位頻率偵測器之輸出信號之一控制電壓；及一電壓控制延遲線，其經組態以將該內部時脈信號延遲對應於該控制電壓之一時間以產生該同步時脈信號。
  2. 如請求項1之半導體記憶體裝置，其中該時脈週期反射器經組態以將該輸入資料信號延遲對應於該週期資訊之時間以輸出一經延遲輸入資料信號。
  3. 如請求項1之半導體記憶體裝置，其中該輸入資料信號延遲小於對應於該內部時脈信號之一個週期之時間的一時間。
  4. 如請求項1之半導體記憶體裝置，其進一步包括：一內部時脈信號產生器，其經組態以產生該內部時脈信號以產生對應於該內部時脈信號之該週期資訊。
  5. 如請求項4之半導體記憶體裝置，其中該內部時脈信號產生器包含：一相位頻率偵測器，其經組態以偵測對應於一外部時脈信號之一參考時脈信號及該內部時脈信號之一相位頻率；一控制電壓產生器，其經組態以產生對應於該相位頻率偵測器之輸出信號之一控制電壓；及一電壓控制振盪器，其經組態以產生對應於該控制電壓之頻率之該內部時脈信號。
  6. 如請求項5之半導體記憶體裝置，其中該週期資訊對應於該控制電壓。
  7. 如請求項5之半導體記憶體裝置，其中該控制電壓產生器進一步包含具有對應於該控制電壓之一延遲時間之複數個延遲單元。
  8. 如請求項7之半導體記憶體裝置，其中該時脈週期反射器經組態以模型化該等延遲單元。
  9. 如請求項1之半導體記憶體裝置，其中該時脈週期反射器包含：複數個延遲單元，其經組態以具有對應於該週期資訊之一延遲時間；及一輸出單元，其經組態以將該複數個延遲單元當中之一對應延遲單元之一輸出信號輸出至該資料時脈轉換器。
  10. 如請求項1之半導體記憶體裝置，其中該相位偵測器包 含：一第一經啟動邊緣偵測器，其經組態以偵測該時脈週期反射器之該輸出信號之一經啟動邊緣；及一第二經啟動邊緣偵測器，其經組態以偵測該同步時脈信號之經啟動邊緣。
  11. 如請求項10之半導體記憶體裝置，其中該等第一及第二經啟動邊緣偵測器經組態以在由該第一經啟動邊緣偵測器及該第二經啟動邊緣偵測器之輸出信號定義之一週期內設定/重設。
  12. 如請求項11之半導體記憶體裝置，其進一步包括：一第三經啟動邊緣偵測器，其經組態以藉由偵測該輸入資料信號之經啟動邊緣而產生一重設信號，其中回應於該重設信號而重設該第二經啟動邊緣偵測器。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102127988B1 (ko) * 2013-04-22 2020-06-30 에스케이하이닉스 주식회사 반도체 장치 및 그를 포함하는 반도체 시스템
KR102105139B1 (ko) * 2013-07-11 2020-04-28 에스케이하이닉스 주식회사 클럭 지연 검출회로 및 이를 이용하는 반도체 장치
KR102256556B1 (ko) * 2014-03-05 2021-05-26 에스케이하이닉스 주식회사 반도체 장치 및 그를 포함하는 반도체 시스템
KR20150117775A (ko) * 2014-04-10 2015-10-21 에스케이하이닉스 주식회사 테스트 장치 및 그의 동작 방법
CN104320112B (zh) * 2014-09-26 2016-10-19 中国电子科技集团公司第二十四研究所 一种相位精确可调双路时钟产生电路

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6249160B1 (en) * 1998-12-03 2001-06-19 Mitsubishi Denki Kabushiki Kaisha Clock reproduction and identification apparatus
US7142621B2 (en) * 2001-10-26 2006-11-28 International Business Machines Corporation Method and circuit for recovering a data signal from a stream of binary data
US20060267646A1 (en) * 2005-05-31 2006-11-30 Intel Corporation Self-biased phased-locked loop
US20070121772A1 (en) * 2003-12-08 2007-05-31 Shigeki Wada Clock and data recovery circuit
US7542533B2 (en) * 2005-07-07 2009-06-02 Agere Systems Inc. Apparatus and method for calibrating the frequency of a clock and data recovery circuit
US20100164573A1 (en) * 2008-12-26 2010-07-01 Ja-Beom Koo Semiconductor device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7170819B2 (en) * 2005-05-04 2007-01-30 Infineon Technologies Ag Integrated semiconductor memory device for synchronizing a signal with a clock signal
KR100839488B1 (ko) 2006-08-30 2008-06-19 삼성전자주식회사 기준 클럭이 불필요한 클럭 데이터 복원 회로
KR101090330B1 (ko) * 2010-02-25 2011-12-07 주식회사 하이닉스반도체 반도체 메모리장치 및 이를 포함하는 메모리 시스템, 내부 클럭과 커맨드 간의 타이밍 조절 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6249160B1 (en) * 1998-12-03 2001-06-19 Mitsubishi Denki Kabushiki Kaisha Clock reproduction and identification apparatus
US7142621B2 (en) * 2001-10-26 2006-11-28 International Business Machines Corporation Method and circuit for recovering a data signal from a stream of binary data
US20070121772A1 (en) * 2003-12-08 2007-05-31 Shigeki Wada Clock and data recovery circuit
US20060267646A1 (en) * 2005-05-31 2006-11-30 Intel Corporation Self-biased phased-locked loop
US7542533B2 (en) * 2005-07-07 2009-06-02 Agere Systems Inc. Apparatus and method for calibrating the frequency of a clock and data recovery circuit
US20100164573A1 (en) * 2008-12-26 2010-07-01 Ja-Beom Koo Semiconductor device

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