KR100911195B1 - 듀티비 보정 회로 - Google Patents

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Abstract

듀티비 보정 회로를 개시한다. 개시된 본 발명의 듀티비 보정 회로는, 외부 클럭의 라이징 에지 및 폴링 에지에 동기되며 듀티가 1차 교정된 제 1 및 제 2기준 클럭을 생성하는 기준 클럭 생성 블록, 및 상기 제 1 및 제 2 기준 클럭에 각각 응답하여 제 1 및 제 2 내부 클럭을 생성하고, 상기 제 1 및 제 2 내부 클럭의 위상차에 따라 생성된 디지털 타입의 복수의 제어 신호를 이용하여 상기 제 1 및 제 2 기준 클럭의 위상을 조절함으로써 상기 제 1 및 제 2기준 클럭의 듀티비를 2차 교정하는 듀티비 보정 블록을 포함한다.
클럭, 데이터 스트로브, 듀티비

Description

듀티비 보정 회로{Duty Ratio Corrector Circuit}
본 발명은 듀티비 보정 회로에 관한 것으로서, 보다 구체적으로는 클럭 신호의 듀티비를 제어하는 듀티비 보정 회로에 관한 것이다.
일반적으로, DDR(Double Data Rate) 회로에서는 클럭의 라이징 에지(rising edge)와 폴링 에지(falling edge)에서 모두 입출력을 수행하여, 한 클럭 주기당 연속적으로 두개의 데이터를 출력시킬 수 있다. 그러므로, 클럭의 하이 레벨 펄스폭 구간과 로우 레벨 펄스폭 구간의 비율, 즉 듀티비를 50:50(또는 50%)으로 유지하는 것이 중요하다.
한편, DDR 회로로부터 출력되는 데이터들의 정확한 타이밍을 반도체 메모리 장치 외부의 중앙 처리 장치(CPU)나 메모리 컨트롤러(memory controller)에 알리고, 각 반도체 메모리 장치들간의 타임 스큐(time skew)를 최소화하도록 데이터 스트로브 신호(data strobe signal)를 사용한다. 데이터 스트로브 신호는 외부 클럭의 라이징 에지에 동기되어 생성된 라이징 클럭(rising clock)과 폴링 에지에서 동기되어 생성된 폴링 클럭(falling clock)을 이용하여 생성된다. 따라서, 이러한 데이터 스트로브 신호의 듀티비 역시 50:50(또는 50%)으로 유지하는 것이 중요하다.
데이터 스트로브 신호의 듀티 오차가 크게 되면 회로를 설계하는 데에 있어서 설계 여유(Design Margin)가 줄게 된다. 이로써, 시스템에서의 충분한 입출력 데이터 유효 윈도우(data valid window)를 확보하기 위해서는 50%의 클럭 듀티비를 유지하는 것이 매우 중요하다.
본 발명의 기술적 과제는 클럭의 듀티비가 개선된 듀티비 보정 회로를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 듀티 보정 회로는, 외부 클럭의 라이징 에지 및 폴링 에지에 동기되며 듀티가 1차 교정된 제 1 및 제 2기준 클럭을 생성하는 기준 클럭 생성 블록, 및 상기 제 1 및 제 2 기준 클럭에 각각 응답하여 제 1 및 제 2 내부 클럭을 생성하고, 상기 제 1 및 제 2 내부 클럭의 위상차에 따라 생성된 디지털 타입의 복수의 제어 신호를 이용하여 상기 제 1 및 제 2 기준 클럭의 위상을 조절함으로써 상기 제 1 및 제 2기준 클럭의 듀티비를 2차 교정하는 듀티비 보정 블록을 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 듀티 보정 회로는, 외부 클럭으로부터 위상차가 180° 인 제 1 및 제 2기준 클럭을 생성하는 기준 클럭 생성 블록 및 상기 제 1 및 제 2 기준 클럭에 각각 응답하여 제 1 및 제 2 내부 클럭을 생성하고, 상기 제 1 및 제 2 내부 클럭의 하이 레벨 구간을 비교한 결과에 따라 발생되는 복수의 디지털 제어 신호에 제어됨으로써 상기 제 1 및 제 2 기준 클럭의 위상이 각각 믹싱되어 상기 제 1 및 제 2 내부 클럭의 듀티비를 보정하는 듀티비 보정 블록을 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 또다른 실시예에 따른 듀티 보정 회로는, 외부 클럭의 라이징 에지 및 폴링 에지에 동기하여 생성된 제 1 및 제 2기준 클럭을 수신하여 제 1 및 제 2 내부 클럭을 생성하는 위상 조정 블록, 상기 제 1 및 제 2 내부 클럭을 수신하여 선택적으로 상기 제 1 및 제 2 내부 클럭을 제공하는 먹스 및 상기 먹스로부터 출력된 상기 제 1 및 제 2 내부 클럭의 위상차에 응답하여 복수의 제어 신호를 생성하고, 상기 복수의 제어 신호에 응답하여 상기 제 1 및 제 2 내부 클럭의 위상을 조절하는 위상 조정 블록을 포함한다.
본 발명의 일 실시예에 따르면, 기준 클럭으로부터 듀티비가 보정된 내부 클럭을 생성할 수 있다. 즉, 기준 클럭을 수신하여 내부 클럭 생성시, 소정 사이클 동안 내부 클럭들의 위상차를 검출하여 이로부터 기준 클럭의 듀티비가 왜곡됨을 유추할 수 있다. 따라서, 왜곡된 기준 클럭의 듀티비를 보상하도록 기준 클럭의 위상을 조절한다. 이는 내부 클럭들의 검출된 위상차로부터 디지털 코드 신호를 생성함으로써 가능하다. 간단한 코드 생성 방식으로, 기준 클럭의 듀티비를 보정함으로써 내부 클럭의 듀티비 또한 보정할 수 있다. 이로써, 듀티비가 보정된 내부 클럭 신호가 생성되므로 데이터 출력의 기준이 되는 데이터 스트로브 신호의 듀티비 또한 개선될 수 있어 충분한 데이터 유효 윈도우를 확보할 수 있다
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명한다.
도 1은 본 발명의 일 실시예에 따른 듀티비 보정 회로의 블록도이다.
도 1을 참조하면, 듀티비 보정 회로는 기준 클럭 생성 블록(100), 듀티비 조 정 블록(200), 다중화 블록(multiplexer block; 300), 드라이버 블록(400), 데이터 출력 버퍼 블록(500) 및 데이터 스트로브 버퍼(600) 을 포함한다.
우선, 기준 클럭 생성 블록(100)은 외부 클럭(ECLK)을 수신하여 외부 클럭(ECLK)의 라이징 에지(rising edge) 및 폴링 에지(falling edge)에 동기하여 각각 제 1 기준 클럭으로서의 기준 라이징 클럭(REF_RCLK) 및 제 2 기준 클럭으로서의 기준 폴링 클럭(REF_FCLK)을 생성한다. 여기서, 기준 라이징 클럭(REF_RCLK) 및 기준 폴링 클럭(REF_FCLK)은 서로 180°의 위상차를 유지하는 클럭 신호이다.
본 발명의 일 실시예에 따른 듀티비 조정 블록(200)은 기준 라이징 클럭(REF_RCLK) 및 기준 폴링 클럭(REF_FCLK)을 수신하여 내부 클럭으로 사용되는 제 1내부 클럭 신호인 라이징 클럭(RCLK) 및 제 2 내부 클럭 신호인 폴링 클럭(FCLK)을 생성한다. 이러한 듀티비 조정 블록(200)은 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)의 위상차를 검출한다. 이에 응답하여 듀티비 조정 블록(200)은 기준 라이징 클럭(REF_RCLK) 및 기준 폴링 클럭(REF_FCLK)의 위상을 조절하여 듀티비가 조정된 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)을 생성한다. 이에 대한 자세한 설명은 후술하기로 한다.
한편, 다중화 블록(300)은 듀티비 조정 블록(200)으로부터 제공되는 듀티비가 조정된 라이징 클럭(RCLK), 폴링 클럭(FCLK)을 수신하여 내부 회로에 사용되는 라이징 클럭(RCLK), 폴링 클럭(FCLK)을 선택적으로 제공한다.
드라이버 블록(400)은 다중화 블록(300)으로부터 선택적으로 제공되는 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)을 수신하여 데이터 출력 버퍼 블록(500)에 제공 한다.
데이터 출력 버퍼(500)는 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)에 데이터(Data)를 동기시켜 데이터 입출력 핀(DQ0, DQ1, DQ2..)으로 출력한다.
데이터 스트로브 버퍼(600)는 듀티비가 조정된 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)을 이용하여 듀티비가 조정된 데이터 스트로브 신호(DQS)를 생성한다.
도 2는 도 1에 따른 상세한 블록도이다.
도 2를 참조하면, 기준 클럭 생성 블록(100)은 클럭 버퍼부(110), DLL 회로부(120) 및 듀티 교정부(130)를 포함한다.
클럭 버퍼부(110)는 외부 클럭(ECLK)을 수신하여 내부용 클럭 신호 생성을 위해 버퍼링한다.
버퍼링된 클럭 신호는 DLL 회로부(120)를 경유한다. DLL 회로부(120)는 자세히 도시하지 않았으나 버퍼링된 클럭과 피드백된 클럭을 비교하여 위상차를 검출하여 클럭 스큐를 최소화하도록 하는 통상의 DLL 회로부이다. 여기서는, DLL 회로부(120)로 예시하였으나 반도체 집적 회로의 구성이나 목적에 따라 PLL 회로부도 가능함은 물론이다. 또한, 지연 고정된 클럭 신호가 생성될 때까지 소정의 사이클, 예를 들어 수백 사이클의 루프 동작이 수행될 수 있다.
한편, DLL 회로부(120)로부터 지연 고정되어 생성된 클럭 신호로부터 기준 라이징 클럭(REF_RCLK) 및 기준 폴링 클럭(REF_FCLK)을 생성하되, 듀티를 교정하도록 통상의 듀티 교정부(130)를 포함할 수 있다. 이러한 듀티 교정부(130)는 기준 라이징 클럭(REF_RCLK) 및 기준 폴링 클럭(REF_FCLK)의 듀티 오차를 최소화하기 위 한 회로부로서 반도체 집적 회로의 구성에 따라 DLL 회로부(120)의 입력단에 구비할 수도 있다. 듀티 교정부(130)는 기준 클럭 생성 블록(100)내의 적절한 위치에 구비되는 통상의 듀티 교정 회로부로서 당업자라면 통상의 지식으로 이해 가능하므로 이에 대한 설명은 생략하기로 한다.
본 발명의 일 실시예에 따른 듀티비 조정 블록(200)은 내부 클럭 신호 생성부(250) 및 위상 조정 블록 제어부(260)를 포함한다.
내부 클럭 신호 생성부(250)는 위상 조정 블록(210), 먹스(MUX; 220) 및 드라이버(230)를 포함한다.
보다 구체적으로, 위상 조정 블록(210)은 기준 라이징 클럭(REF_RCLK) 및 기준 폴링 클럭(REF_FCLK)을 수신하여 제 1 내부 클럭 신호인 라이징 클럭(RCLK) 및 제 2 내부 클럭 신호인 폴링 클럭(FCLK)을 생성하되, 위상 조정 블록 제어부(260)의 제어를 받아 듀티비가 조정된 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)을 생성할 수 있다.
먹스(220)는 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)을 수신하여 선택적으로 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)을 제공한다. 이러한 먹스(220)는 예를 들어 2:1 먹스(MUX; Multiplexer)일 수 있다.
선택적으로 출력된 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)은 위상 조정 블록 제어부(260) 및 드라이버(230)에 제공된다.
본 발명의 일 실시예에 따른 위상 조정 블록 제어부(260)는 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)의 하이 레벨 구간의 위상차를 검출한다. 검출된 위 상차에 의해 복수의 제어 코드 신호인 라이징 클럭 및 폴링 클럭 제어용 코드 신호(Rcode<0:3>, Fcode<0:3>)를 생성한다. 이러한 복수의 라이징 클럭 및 폴링 클럭 제어용 코드 신호(Rcode<0:3>, Fcode<0:3>)는 디지털 신호로서, 위상 조정 블록(210)의 기준 라이징 클럭(REF_RCLK) 및 기준 폴링 클럭(REF_FCLK)의 위상을 제어하여 조정한다. 즉, 위상 조정 블록(210)은 복수의 라이징 클럭 및 폴링 클럭 제어용 코드 신호(Rcode<0:3>, Fcode<0:3>)를 이용함으로써, 기준 라이징 클럭(REF_RCLK) 및 기준 폴링 클럭(REF_FCLK)의 하이 레벨 펄스폭 구간 또는 로우 레벨 펄스폭 구간을 조절하여 듀티비를 개선할 수 있다.
다시 말하면, 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)의 하이 레벨 구간의 위상차는 기준 라이징 클럭(REF_RCLK) 및 기준 폴링 클럭(REF_FCLK)의 듀티비 오차로부터 기인된다고 볼 수 있다. 따라서, 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)의 하이 레벨 구간의 위상차를 검출하여 이를 보상하도록 라이징 클럭 및 폴링 클럭 제어용 코드 신호(Rcode<0:3>, Fcode<0:3>)를 이용한다. 이러한 라이징 클럭 및 폴링 클럭 제어용 코드 신호(Rcode<0:3>, Fcode<0:3>)의 제어를 받아 기준 라이징 클럭(REF_RCLK) 및 기준 폴링 클럭(REF_FCLK)의 위상을 조절하면 결과적으로 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)의 듀티비가 개선될 수 있다.
통상의 반도체 집적 회로에서는 듀티 교정부(130)를 통해 제공된 기준 라이징 클럭(REF_RCLK) 및 기준 폴링 클럭(REF_FCLK)을 이용하여 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)을 생성한다 하더라도, 데이터 출력 버퍼(500)나 데이터 스트로브 버퍼(600)까지 제공되면서 물리적인 구조 및 위치에 따라 공정상 문제, 또는 소자 부정합(device mismatch)등으로 듀티비의 왜곡이 발생할 수 있다. 하지만, 본 발명의 일 실시예에 따르면 위상 조정 블록 제어부(260)가 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)간의 듀티비의 오차를 감지하고 보정할 수 있다.
이와 같이, 본 발명의 일 실시예에 따르면 먹스(220)를 통하여(①) 출력되는 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)의 위상차를 검출하여, 위상 조절을 제어하는 코드 신호를 생성하고, 이러한 코드 신호에 응답하여 기준 라이징 클럭(REF_RCLK) 및 기준 폴링 클럭(REF_FCLK)의 위상을 조절한다. 이에 따라, 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)의 듀티비를 개선할 수 있다. 그러나, 이에 제한되지 않고 드라이버(230)를 경유하여 출력되는(②) 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)의 위상차를 검출함으로써 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)의 듀티비를 개선할 수도 있음은 물론이다. 이와 같이, DLL 회로부(120)에서 고정 지연되는 루프 회수를 만족시키는 구간동안 듀티비 보정 블록(200)에서 듀티비 보정 동작을 수행함으로써 가능하다. 이러한 듀티비 보정 블록(200)에 대해서는 도 3을 참조하여 자세히 설명하기로 한다.
한편, 다중화 블록(300)은 복수의 먹스(301, 302, 303..)를 포함한다. 이러한 먹스(301, 302, 303..)는 전술한 바와 같이 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)을 선택적으로 출력한다. 또한 드라이버 블록(400)은 복수의 먹스(310, 302, 303..)와 대응되어 구비되는 복수의 드라이버 유닛(410, 402, 403..)을 포함한다. 이와 같은 복수의 먹스(310, 302, 303..) 및 드라이버 유닛(410, 402, 403..)은 데이터 출력 버퍼(500)와 연결된 입출력 핀(DQ0, DQ1, DQ3..)에 대응되어 구비될 수 있다. 따라서, 듀티비가 조정이 된 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)에 응답하여 데이터(Data)가 출력될 수 있다.
도 3은 위상 조정 블록 제어부(260)의 블록도이다.
도 3을 참조하면, 위상 조정 블록 제어부(260)는 듀티 검출부(261) 및 코드 생성부(262)를 포함한다.
듀티 검출부(261)는 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)를 수신하여 듀티 신호(duty)를 생성한다. 이러한 듀티 검출부(261)는 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)의 각각의 하이 레벨 구간에 응답하는 전하량 차이를 이용하여 전압을 검출한다. 그리하여 라이징 클럭(RCLK)의 하이 레벨 구간이 폴링 클럭(FCLK)의 하이 레벨 구간보다 넓으면(wide) 제 1 레벨인 하이 레벨의 듀티 신호(duty)를 제공한다. 그러나, 라이징 클럭(RCLK)의 하이 레벨 구간이 폴링 클럭(FCLK)의 하이 레벨 구간보다 좁으면(narrow) 제 2 레벨인 로우 레벨의 듀티 신호(duty)를 제공한다.
코드 생성부(262)는 듀티 신호(duty)의 레벨에 응답하여 라이징 클럭 제어용 코드 신호(Rcode<0:3>) 및 폴링 클럭 제어용 코드 신호(Fcode<0:3>)를 생성한다. 여기서, 라이징 클럭 제어용 코드 신호(Rcode<0:3>) 및 폴링 클럭 제어용 코드 신호(Fcode<0:3>)는 4bit의 디지털 코드 신호로서 예시하나 이에 제한되는 것은 아니다. 즉, 라이징 클럭 제어용 코드 신호(Rcode<0:3>) 및 폴링 클럭 제어용 코드 신호(Fcode<0:3>)는 기준 라이징 클럭(REF_RCLK) 및 기준 폴링 클럭(REF_FCLK)의 하이 레벨 구간 또는 로우 레벨 구간을 조절하는 디지털 신호로서 의미가 있으므로, 제어 대상인 클럭 신호를 미세하게 조정함에 따라 코드의 수는 달라질 수 있다.
도 4는 도 3에 따른 듀티 검출부(261)의 상세한 회로도이다.
도 4를 참조하면, 듀티 검출부(261)는 제어부(2611), 차동 증폭기(2612), 신호 저장부(2613) 및 비교기(2611)를 포함한다.
제어부(2611)는 바이어스 신호(Bias)에 응답하여 듀티 검출부(261)의 활성화 여부를 제어한다. 이러한 제어부(2611)는 제 1 내지 제 2 NMOS 트랜지스터(N1, N2) 및 제 1 PMOS 트랜지스터(P1)를 포함한다.
제 1 NMOS 트랜지스터(N1)는 바이어스 신호(Bias)를 수신하는 게이트, 노드 c와 연결된 드레인, 접지 전원(VSS)과 연결된 소스를 포함한다. 제 2 NMOS 트랜지스터(N2)는 바이어스 신호(Bias)를 수신하는 게이트, 노드 d와 연결된 드레인, 접지 전원(VSS)과 연결된 소스를 포함한다. 제 1 PMOS 트랜지스터(P1)는 게이트와 드레인이 노드 c에 공통 연결되고, 소스는 외부 공급 전원(VDD)을 인가받는다.
차동 증폭기(2612)는 수신된 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)에 응답하여 두 신호의 미세한 전류 차이로 인한 전압을 감지한다.
이러한 차동 증폭기(2612)는 제 3 및 제 4 NMOS 트랜지스터(N3, N4)와 제 2 내지 제 3PMOS 트랜지스터(P2, P3)를 포함한다. 제 3 및 제 4 NMOS 트랜지스터(N3, N4)의 게이트는 각각 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)을 수신하며, 소스는 노드 d에 공통 연결되며, 드레인은 노드 a 및 노드 b에 각각 연결된다.
신호 저장부(2613)는 차동 증폭기(2612)에서 출력되는 전압 신호를 전하량으로 축적한다. 신호 저장부(2613)는 제 1 및 제 2 커패시터(C1, C2)를 포함한다. 제 1 커패시터(C1)의 일측은 노드 a에, 타측은 접지 전원(VSS)과 연결된다. 제 2 커패 시터(C2)의 일측은 노드b에, 타측은 접지 전원(VSS)과 연결된다.
비교기(2614)는 신호 저장부(2613)의 출력되는 전압 차이를 비교하여 듀티 신호(duty)를 생성한다.
계속해서 도 4를 참조하여 듀티 검출부(261)의 동작을 설명하기로 한다.
활성화된 바이어스 신호(Bias)를 수신하여 제 1 및 제 2 NMOS 트랜지스터(N1, N2)가 턴온되어 노드c는 로우 레벨로 된다. 이로써, 차동 증폭기(2612)의 동작이 활성화될 수 있다. 즉, 제 2 및 제 3 PMOS 트랜지스터(P2, P3)가 턴온되며, 수신되는 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)의 하이 레벨 구간폭에 따라 노드 a 및 노드 b의 미세한 전압 차이가 발생한다. 여기서 제 1 및 제 2 커패시터(C1, C2)는 동일한 축적량(capacitance)을 갖는 커패시터로 구비한다. 따라서, 노드 a 및 노드 b의 미세한 전압 차이로 인하여 제 1 및 제 2 커패시터(C1, C2)에 저장되는 전하량의 차이가 발생한다. 즉, 라이징 클럭(RCLK) 및 폴링 클럭(FCLK) 중 더 넓은 하이 레벨 구간을 갖는 신호에 의해 더 큰 전하량이 축적된다. 그리하여, 다음의 수식에 의해 결과적으로는 라이징 클럭(RCLK) 및 폴링 클럭(FCLK) 중 더 넓은 하이 레벨 구간을 갖는 신호에 대응되는 비교기(2614)입력 단자의 전압 신호가 더 크다.
Q=CV (Q는 전하량, C는 capacitance, V는 전압)
이로써, 비교기(2614)는 제 1 및 제 2 커패시터(C1, C2)에 저장되는 전하량 으로써 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)의 하이 레벨 구간의 위상 차이를 감지하고 판별할 수 있다.
예를 들어, 라이징 클럭(RCLK)의 하이 레벨 펄스폭 구간이 폴링 클럭(FCLK)보다 더 넓은 경우를 예시하기로 한다. 라이징 클럭(RCLK)의 하이 레벨 펄스폭 구간에 의해 구동되는 동안의 전압과 폴링 클럭(FCLK)의 하이 레벨 펄스폭 구간에 의해 구동되는 동안의 전압 차이로 인한 전하량 차이가 신호 저장부(2613)에 저장된다. 신호 저장부(2613)의 제 1 커패시터(C1)에 더 많은 전하량이 축적되어 있으므로, 비교기(2614)는 이 차이를 감지하여 제 1 레벨인 하이 레벨의 듀티 신호(duty)를 제공한다. 즉, 하이 레벨의 듀티 신호(duty)는 라이징 클럭(RCLK)의 듀티비가 50%가 넘는 것을 의미한다. 역으로, 폴링 클럭(FCLK)의 듀티비가 50% 이하인 것을 의미한다. 이로써, 하이 레벨의 듀티 신호(duty)는 이후에 기준 라이징 클럭(REF_RCLK)의 하이 레벨 펄스폭 구간을 더 좁히도록 조정한다.
이와 반대로 폴링 클럭(FCLK)의 하이 레벨 펄스폭 구간이 라이징 클럭(RCLK)보다 더 넓은 경우를 예시하기로 한다. 라이징 클럭(RCLK)의 하이 레벨 펄스폭 구간에 의해 구동되는 동안의 전압과 폴링 클럭(FCLK)의 하이 레벨 펄스폭 구간에 의해 구동되는 동안의 전압 차이로 인한 전하량 차이가 신호 저장부(2613)에 저장된다. 신호 저장부(2613)의 제 2 커패시터(C2)에 더 많은 전하량이 축적되어 있으므로, 비교기(2614)는 이 차이를 감지하여 제 2 레벨인 로우 레벨의 듀티 신호(duty)를 제공한다. 즉, 로우 레벨의 듀티 신호(duty)는 라이징 클럭(RCLK)의 듀티비가 50% 이하라는 것을 의미한다. 역으로, 폴링 클럭(FCLK)의 듀티비는 50% 이상인 것 을 의미한다. 이로써, 로우 레벨의 듀티 신호(duty)는 이후에 폴링 클럭(RCLK)의 하이 레벨 펄스폭 구간을 더 좁히도록 조정한다.
도 5는 코드 생성부(262)의 회로도이다.
도 5를 참조하면, 코드생성부(262)는 제 1 코드 그룹 생성기(262a) 및 제 2 코드 그룹 생성기(262b)를 포함한다.
제 1 코드 그룹 생성기(262a)는 듀티 신호(duty)에 응답하여 라이징 클럭 제어용 코드 신호(Rcode<0:3>)를 생성한다. 또한, 제 2 코드 그룹 생성기(262b)는 듀티 신호(duty)에 응답하여 폴링 클럭 제어용 코드 신호(Fcode<0:3>)를 생성한다.
우선, 제 1 코드 그룹 생성기(262a)는 수신되는 듀티 신호(duty)에 응답하여 순차적으로 라이징 클럭 제어용 코드 신호(Rcode<0:3>)를 생성한다. 복수의 라이징 클럭 제어용 코드 신호(Rcode<0:3>)를 생성하기 위해 쉬프트 레지스터를 구비할 수 있다. 여기서는 제 1 코드 그룹 생성기(262a)가 복수의 D플립 플롭 소자(2621-2624)를 포함하는 것으로 예시하나 이에 제한되지 않는다. 즉, 제 1 코드 그룹 생성기(262a)는 수신되는 듀티 신호(duty)에 응답하여 복수의 디지털 코드의 신호를 생성하는 것이면 가능하다. 예컨대, 제 1 코드 그룹 생성기(262a)가 카운트 어레이를 포함하는 통상의 FSM(Finite State Machine)을 구비하는 것으로 설명할 수 있음은 물론이다.
제 1 코드 그룹 생성기(262a)의 동작을 설명하면, 순차적으로 수신되는 듀티 신호(duty)를 라이징 클럭(RCLK)에 동기하여 순차적으로 쉬프트되는 복수의 라이징 클럭 제어용 코드 신호(Rcode<0:3>)를 생성한다. 전술한 바와 같이, DLL 회로부(도 2의 120 참조)에서 외부 클럭(ECLK)에 대해 고정 지연된 클럭으로 생성하기까지 루프 동작을 반복하게 된다. 이때 제 1 코드 그룹 생성기(262a)는 DLL 회로(도 2의 120 참조)의 루프 동작동안 계속 발생되는 듀티 신호(duty)를 수신함으로써 계속 발생되는 라이징 클럭(RCLK)의 라이징 에지에 동기하여 복수의 라이징 클럭 제어용 코드 신호(Rcode<0:3>)를 생성할 수 있다. 즉, 시리얼라이즈되며(serialize) 계속 변하는 듀티 신호(duty)에 응답하여 라이징 클럭(RCLK)의 하이 레벨 펄스폭을 제어할 수 있는 복수의 라이징 클럭 제어용 코드 신호(Rcode<0:3>)도 계속 가변될 수 있다.
예를 들어, 듀티 신호(duty) 가 시리얼라이즈되어 ‘LHHH’로 제 1 플립플롭 소자(2621)에 수신된다. D 플립 플롭(2621)의 동작 원리에 따라 라이징 클럭 (RCLK)의 라이징 에지에 트리거되어, D 단자에 수신되는 데이터가 순차적으로 다음의 D 플립 플롭(2622)에 전달된다. 따라서, 라이징 클럭 (RCLK)의 라이징 에지마다 트리거된 듀티 신호(duty)가 순차적으로 전달될 수 있다. 이로써, 라이징 클럭 (RCLK)의 라이징 에지마다 복수의 라이징 클럭 제어용 코드 신호(Rcode<0:3>)가 생성될 수 있다. 다시 말하면, 로우 레벨의 제 1 라이징 클럭 제어용 코드 신호(Rcode<0>) 하이 레벨의 제 2 라이징 클럭 제어용 코드 신호(Rcode<1>), 하이 레벨의 제 3 라이징 클럭 제어용 코드 신호(Rcode<2>) 및 하이 레벨의 제 4 라이징 클럭 제어용 코드 신호(Rcode<3>)가 생성된다. 한편, 여기서 플립 플롭 소자의 클럭 신호로서 라이징 클럭 (RCLK)으로 예시하나 이에 제한되는 것은 아니다. 다만, 제 1 코드 그룹 생성기(262a)의 라이징 클럭(RCLK)은 플립 플롭 소자(2621-2624)에 서 출력되는 코드 신호의 트리거 신호로서만 의미가 있다.
제 2 코드 그룹 생성기(262b)는 인버터(INV)에 의해 반전된 듀티 신호(duty)에 응답하여 순차적으로 폴링 클럭 제어용 코드 신호(Fcode<0:3>)를 생성한다. 복수의 폴링 클럭 제어용 코드 신호(Fcode<0:3>)를 생성하기 위해 쉬프트 레지스터를 구비할 수 있다. 여기서는 제 2 코드 그룹 생성기(262a)가 복수의 D플립 플롭 소자(2625-2628)를 포함하는 것으로 예시한다. 제 2 코드 그룹 생성기(262b)의 구성 및 동작 원리는 제 1 코드 그룹 생성기(262a)와 동일하므로 중복되는 설명은 생략하고 간단히 설명하기로 한다.
이때 제 2 코드 그룹 생성기(262b)는 계속 발생되는 듀티 신호(duty)의 반전된 레벨을 수신함으로써 폴링 클럭(FCLK)의 라이징 에지에 동기하여 복수의 폴링 클럭 제어용 코드 신호(Fcode<0:3>)를 생성할 수 있다. 즉, 시리얼라이즈되며(serialize) 계속 수신되는 듀티 신호(duty)에 응답하여 폴링 클럭(FCLK)의 하이 레벨 펄스폭을 제어할 수 있는 복수의 폴링 클럭 제어용 코드 신호(Fcode<0:3>)도 계속 가변될 수 있다. 여기서, 라이징 클럭 제어용 코드 신호(Rcode<0:3>)와 폴링 클럭 제어용 코드 신호(Fcode<0:3>)는 각각 서로 반전된 레벨을 갖는다. 따라서, 만약 활성화된 라이징 클럭 제어용 코드 신호(Rcode<0:3>)가 기준 라이징 클럭(REF_RCLK)의 하이 레벨 펄스폭을 축소하도록 하는 한편, 이와 동시에 비활성화된 폴링 클럭 제어용 코드 신호(Fcode<0:3>)는 기준 폴링 클럭(REF_FCLK)의 하이 레벨 펄스폭을 확장하는 조정을 한다.
다음으로 이러한 라이징 클럭 제어용 코드 신호(Rcode<0:3>) 및 폴링 클럭 제어용 코드 신호(Fcode<0:3>)가 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)의 하이 레벨 펄스폭 구간을 제어하는 것에 대해 설명하기로 한다.
도 6은 도 2에 따른 위상 조정 블록(210)의 블록도이다.
도 6을 참조하면, 위상 조정 블록(210)은 제 1 위상 조정부(211) 및 제 2 위상 조정부(212)를 포함한다.
우선, 제 1 위상 조정부(211)는 기준 라이징 클럭(REF_RCLK)을 수신하되, 복수의 라이징 클럭 제어용 코드 신호(Rcode<0:3>)의 제어되어 위상이 조정된 라이징 클럭(RCLK)을 생성한다.
마찬가지로, 제 2 위상 조정부(212)는 기준 폴링 클럭(REF_FCLK)을 수신하되, 복수의 폴링 클럭 제어용 코드 신호(Fcode<0:3>)에 제어되어 위상이 조정된 폴링 클럭(FCLK)을 생성한다.
이러한 제 2 위상 조정부(212)는 제 1 위상 조정부(211)의 구성과 동일하고 수신되는 신호만 다르므로 제 1 위상 조정부(211)에 대해서 자세히 설명하는 것으로 제 2 위상 조정부(212)에 대한 설명은 생략하기로 한다.
도 7은 도 6에 따른 제 1 위상 조정부(211)의 개념적인 블록도이며, 도 8은 도 7에 따른 제 1 클럭 수신 유닛(211a)의 회로도이다.
도 7 및 도 8을 참조하면, 제 1 위상 조정부(211)는 제 1 내지 제 4 클럭 수신 유닛(211a-211d)을 포함한다.
각각의 제 1 내지 제 4 클럭 수신 유닛(211a-211d)은 기준 라이징 클럭(REF_RCLK)을 수신하며, 각각의 제 1 내지 제 4라이징 클럭 제어용 코드 신 호(RCLK<0:3>)에 각각 제어되어 제 1 내지 제 4 클럭 수신 유닛(211a-211d)에 의해 출력되는 신호들(RCLK1-RCLK4)이 조합되어 라이징 클럭(RCLK)으로 생성된다. 따라서, 복수의 제 1 내지 제 4 클럭 수신 유닛(211a-211d)은 라이징 클럭 제어용 코드 신호(RCLK<0:4>)에 대응되어 구비될 수 있다.
각각의 클럭 수신 유닛에 대해 보다 자세히 설명하기로 한다. 제 1 클럭 수신 유닛(211a)에 대해 자세히 설명하는 것으로 제 2 내지 제 4 클럭 수신 유닛(211b, 211c, 211d)에 대해서는 중복되는 설명은 생략하기로 한다. 제 1 클럭 수신 유닛(211a)은 제 1 내지 제 2 NMOS 트랜지스터(NM1, NM2) 및 제 1 내지 제 2 PMOS 트랜지스터(PM1, PM2)를 포함한다.
풀다운 소자인 제 1 NMOS 트랜지스터(NM1) 및 풀업 소자인 제 1 PMOS 트랜지스터(PM1)는 인버터 타입으로 연결된다. 그리하여, 제 1 NMOS 트랜지스터(NM1) 및 제 1 PMOS 트랜지스터(PM1)는 기준 라이징 클럭(REF_RCLK)을 수신하여 이와 반전된 레벨의 제 1 라이징 클럭(RCLK1)을 제공한다. 제 1 NMOS 트랜지스터(NM1)는 기준 라이징 클럭(REF_RCLK)을 수신하는 게이트, 제 2 NMOS 트랜지스터(NM2)와 연결된 소스, 노드 e와 연결된 드레인을 포함한다. 제 1 PMOS 트랜지스터(PM1)는 기준 라이징 클럭(REF_RCLK)을 수신하는 게이트, 제 2 PMOS 트랜지스터(PM2)와 연결된 소스, 노드 e와 연결된 드레인을 포함한다.
한편, 제 2 NMOS 트랜지스터(NM2) 및 제 2 PMOS 트랜지스터(PM2)는 제 1 라이징 클럭용 코드 신호(RCLK<0>) 및 반전된 제 1 라이징 클럭용 코드 신호(RCLK<0>)를 수신하여, 제 1 클럭 수신 유닛(211a)의 동작을 제어한다. 제 2 NMOS 트랜지스터(NM2)는 제 1 라이징 클럭용 코드 신호(RCLK<0>)을 수신하는 게이트, 제 1 NMOS 트랜지스터(NM1)와 연결된 드레인, 접지 전원(VSS)와 연결된 소스를 포함한다. 제 2 PMOS 트랜지스터(PM2)는 제 1 라이징 클럭용 코드 신호(RCLK<0>)의 반전된 레벨을 수신하는 게이트, 제 1 PMOS 트랜지스터(PM1)와 연결된 드레인, 외부 공급 전원(VDD)와 연결된 소스를 포함한다.
도 5에서 설명한 바와 같이 제 1 라이징 클럭용 코드 신호(RCLK<0>)가 로우 레벨인 것으로 예를 들기로 한다.
그리하여, 로우 레벨의 제 1 라이징 클럭용 코드 신호(RCLK<0>)에 응답하여 제 2 NMOS 트랜지스터(NM2) 및 제2 PMOS 트랜지스터(PM2)가 턴오프된다. 따라서, 수신되는 기준 라이징 클럭(REF_RCLK)의 레벨에 상관없이 제 1 라이징 클럭(RCLK1)은 플로팅된다.
그러나, 만약 제 1 라이징 클럭용 코드 신호(RCLK<0>)가 하이 레벨이라면, 제 2 NMOS 트랜지스터(NM2) 및 제2 PMOS 트랜지스터(PM2)가 턴온된다. 따라서, 수신되는 기준 라이징 클럭(REF_RCLK)과 반전된 제 1 라이징 클럭(RCLK1)이 출력된다. 즉, 하이 레벨의 제 1 라이징 클럭용 코드 신호(RCLK<0>)에 응답하여 로우 레벨의 제 1 라이징 클럭(RCLK_1)이 생성된다.
이와 같이, 각각의 제 1 내지 제 4 클럭 수신 유닛(211a-211d)에 수신되는 하이 레벨의 제 1 내지 제 4 라이징 클럭용 코드 신호(Rcode<0:3>)에 응답하여 제 1 내지 제 3 라이징 클럭(RCLK1-RCLK4)이 믹싱(mixing)되어 라이징 클럭(RCLK)의 하이 레벨의 펄스폭 구간을 조절한다. 다시 말하면, 하이 레벨의 제 1 내지 제 4 라이징 클럭용 코드 신호(Rcode<0:3>)가 많을수록 풀다운 소자가 구동하여 하이 레벨의 펄스폭 구간이 축소된 라이징 클럭(RCLK)이 생성될 수 있다.
마찬가지로, 도시하지 않았으나 제 2 위상 조정부(212)에 수신되는 제 1 레벨인 하이 레벨의 제 1 내지 제 4 폴링 클럭용 코드 신호(Fcode<0:3>)가 많을수록 풀다운 소자가 구동한다. 이로써, 폴링 클럭(FCLK)의 하이 레벨 펄스폭이 축소되도록 조정될 수 있다.
한편, 여기서는 위상 조정부를 믹서(mixer)로 예시하였으나, 이에 제한되지 않음은 물론이며 단위 지연 시간을 갖는 지연기를 이용할 수도 있다.
이상과 같이 본 발명의 일 실시예에 따르면 기준 라이징 클럭(REF_RCLK) 및 기준 폴링 클럭(REF_FCLK)의 위상, 즉 하이 레벨의 펄스폭 구간을 조절함으로써 듀티비가 개선된 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)을 생성할 수 있다.
이러한 듀티비가 개선된 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)을 이용하여 데이터 스트로브 신호(도 2 의 DQS 참조)를 생성할 수 있다. 따라서, 데이터의 출력 기준이 되는 데이터 스트로브 신호(도 2 의 DQs 참조)가 듀티비가 개선됨으로써 데이터 출력시 데이터의 유효 윈도우가 확보될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부 터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 듀티 보정 회로의 블록도,
도 2 는 도 1에 따른 듀티 보정 회로의 상세한 블록도,
도 3은 도 2에 따른 위상 조정 블록 제어부의 블록도,
도 4는 도 3에 따른 듀티 검출부의 회로도,
도 5는 도 3에 따른 코드 생성부의 회로도,
도 6은 도 2에 따른 위상 조정 블록의 개념적인 블록도,
도 7은 도 6에 따른 제 1 위상 조정부의 블록도, 및
도 8은 도 7에 따른 제 1 클럭 수신 유닛의 회로도를 나타낸다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기준 클럭 생성 블록 200 : 듀티비 조정 블록
300 : 다중화 블록 400 : 드라이버 블록
500 : 데이터 출력 버퍼 블록 600 : 데이터 스트로브 버퍼

Claims (25)

  1. 외부 클럭의 라이징 에지 및 폴링 에지에 동기되며 듀티가 1차 교정된 제 1 및 제 2기준 클럭을 생성하는 기준 클럭 생성 블록; 및
    상기 제 1 및 제 2 기준 클럭에 각각 응답하여 제 1 및 제 2 내부 클럭을 생성하고, 상기 제 1 및 제 2 내부 클럭의 위상차에 따라 생성된 디지털 타입의 복수의 제어 신호를 이용하여 상기 제 1 및 제 2 기준 클럭의 위상을 조절함으로써 상기 제 1 및 제 2기준 클럭의 듀티비를 2차 교정하는 듀티비 보정 블록을 포함하는 듀티비 보정 회로.
  2. 제 1항에 있어서,
    상기 듀티비 보정 블록은 위상 조정 블록 제어부를 포함하며,
    상기 위상 조정 블록 제어부는,
    상기 제 1 및 제 2 내부 클럭의 위상차를 검출하여 듀티 신호를 제공하는 듀티 검출부; 및
    상기 듀티 신호의 레벨에 응답하여 상기 복수의 제어 신호를 생성하는 코드 생성부를 포함하는 듀티비 보정 회로.
  3. 제 2항에 있어서,
    상기 듀티 검출부는,
    상기 제 1 및 제 2 내부 클럭을 수신하되 각각의 하이 레벨 구간에 응답하는 전하량 차이로 상기 듀티 신호를 생성하는 듀티비 보정 회로.
  4. 제 2항에 있어서,
    상기 듀티 검출부는,
    상기 제 1 내부 클럭 신호의 하이 레벨 구간이 상기 제 2 내부 클럭 신호의 하이 레벨 구간보다 넓으면 제 1 레벨의 상기 듀티 신호를 제공하는 듀티비 보정 회로.
  5. 제 2항에 있어서,
    상기 듀티 검출부는,
    상기 제 1 내부 클럭 신호의 하이 레벨 구간이 상기 제 2 내부 클럭 신호의 하이 레벨 구간보다 좁으면 제 2 레벨의 상기 듀티 신호를 제공하는 듀티비 보정 회로.
  6. 제 2항에 있어서,
    상기 듀티 검출부는,
    활성화 신호에 응답하여 상기 듀티 검출부의 활성화 여부를 제어하는 제어부;
    상기 제어부에 제어되며, 상기 제 1 및 제 2 내부 클럭을 각각 수신하여 미 세한 전류 차이에 의한 전압을 출력하는 차동 증폭기;
    상기 차동 증폭기에서 출력되는 전압에 대해 전하량으로 축적하는 신호 저장부; 및
    상기 신호 저장부의 출력되는 전압 차이를 비교하여 상기 듀티 신호를 생성하는 비교기를 포함하는 듀티비 보정 회로.
  7. 제 2항에 있어서,
    상기 코드 생성부는,
    상기 듀티 신호에 응답하여 상기 복수의 제어 신호로서의 제 1 기준 클럭 제어용 코드 신호를 생성하는 제 1 코드 그룹 생성기; 및
    상기 듀티 신호에 응답하여 상기 복수의 제어 신호로서의 제 2 기준 클럭 제어용 코드 신호를 생성하는 제 2 코드 그룹 생성기를 포함하는 듀티비 보정 회로.
  8. 제 7항에 있어서,
    각각의 상기 제 1 및 제 2 코드 그룹 생성기는,
    상기 제 1 기준 클럭 제어용 코드 신호 및 상기 제 2 기준 클럭 제어용 코드 신호에 대응되도록 각각 복수의 쉬프트 레지스터를 포함하는 듀티비 보정 회로.
  9. 외부 클럭으로부터 위상차가 180° 인 제 1 및 제 2기준 클럭을 생성하는 기준 클럭 생성 블록; 및
    상기 제 1 및 제 2 기준 클럭에 각각 응답하여 제 1 및 제 2 내부 클럭을 생성하고, 상기 제 1 및 제 2 내부 클럭의 하이 레벨 구간을 비교한 결과에 따라 발생되는 복수의 디지털 제어 신호에 제어됨으로써 상기 제 1 및 제 2 기준 클럭의 위상이 각각 믹싱되어 상기 제 1 및 제 2 내부 클럭의 듀티비를 보정하는 듀티비 보정 블록을 포함하는 듀티비 보정 회로.
  10. 제 9항에 있어서,
    상기 듀티비 조정 블록은 위상 조정 블록 제어부를 포함하며,
    상기 위상 조정 블록 제어부는,
    상기 제 1 및 제 2 내부 클럭의 위상차를 검출하여 듀티 신호를 제공하는 듀티 검출부; 및
    상기 듀티 신호의 레벨에 응답하여 상기 복수의 제어 신호를 생성하는 코드 생성부를 포함하는 듀티비 보정 회로.
  11. 제 10항에 있어서,
    상기 듀티 검출부는,
    상기 제 1 및 제 2 내부 클럭을 수신하되 각각의 하이 레벨 구간에 응답하는 전하량 차이로 상기 듀티 신호를 생성하는 듀티비 보정 회로.
  12. 제 10항에 있어서,
    상기 듀티 검출부는,
    상기 제 1 내부 클럭 신호의 하이 레벨 구간 및 상기 제 2 내부 클럭 신호의 하이 레벨 구간의 비교 결과에 응답하여 제 1 레벨 또는 제 2 레벨의 상기 듀티 신호를 제공하는 듀티비 보정 회로.
  13. 제 12항에 있어서,
    제 1 레벨의 상기 듀티 신호는 상기 제 1 기준 클럭의 하이 레벨 구간을 축소하도록 조정하는 듀티비 보정 회로.
  14. 제 12항에 있어서,
    제 2 레벨의 상기 듀티 신호는 상기 제 2 기준 클럭의 하이 레벨 구간을 축소하도록 조정하는 듀티비 보정 회로.
  15. 제 10항에 있어서,
    상기 듀티 검출부는,
    활성화 신호에 응답하여 상기 듀티 검출부의 활성화 여부를 제어하는 제어부;
    상기 제어부에 제어되며, 상기 제 1 및 제 2 내부 클럭을 각각 수신하여 미세한 전류 차이에 의한 전압을 감지하는 차동 증폭기;
    상기 차동 증폭기에서 출력되는 전압에 대해 전하량으로 축적하는 신호 저장 부; 및
    상기 신호 저장부의 출력되는 전압 차이를 비교하여 상기 듀티 신호를 생성하는 비교기를 포함하는 듀티비 보정 회로.
  16. 제 10항에 있어서,
    상기 코드 생성부는,
    상기 듀티 신호에 응답하여 상기 복수의 제어 신호로서의 제 1 기준 클럭 제어용 코드 신호를 생성하는 제 1 코드 그룹 생성기; 및
    상기 듀티 신호에 응답하여 상기 복수의 제어 신호로서의 제 2 기준 클럭 제어용 코드 신호를 생성하는 제 2 코드 그룹 생성기를 포함하는 듀티비 보정 회로.
  17. 제 16항에 있어서,
    각각의 상기 제 1 및 제 2 코드 그룹 생성기는,
    상기 제 1 기준 클럭 제어용 코드 신호 및 상기 제 2 기준 클럭 제어용 코드 신호에 대응되도록 각각 복수의 쉬프트 레지스터를 포함하는 듀티비 보정 회로.
  18. 외부 클럭의 라이징 에지 및 폴링 에지에 동기하여 생성된 제 1 및 제 2기준 클럭을 수신하여 제 1 및 제 2 내부 클럭을 생성하는 위상 조정 블록;
    상기 제 1 및 제 2 내부 클럭을 수신하여 선택적으로 상기 제 1 및 제 2 내부 클럭을 제공하는 먹스; 및
    상기 먹스로부터 출력된 상기 제 1 및 제 2 내부 클럭의 위상차에 응답하여 복수의 제어 신호를 생성하고, 상기 복수의 제어 신호에 응답하여 상기 제 1 및 제 2 내부 클럭의 위상을 조절하는 위상 조정 블록 제어부를 포함하는 듀티비 보정 회로.
  19. 제 18항에 있어서,
    상기 위상 조정 블록 제어부는,
    상기 제 1 및 제 2 내부 클럭의 위상차를 검출하여 듀티 신호를 제공하는 듀티 검출부; 및
    상기 듀티 신호의 레벨에 응답하여 상기 복수의 제어 신호를 생성하는 코드 생성부를 포함하는 듀티비 보정 회로.
  20. 제 19항에 있어서,
    상기 듀티 검출부는,
    상기 제 1 및 제 2 내부 클럭을 수신하되 각각의 하이 레벨 구간에 응답하여 구동되는 출력 전압에 따른 전하량 차이로써 상기 듀티 신호를 생성하는 듀티비 보정 회로.
  21. 제 19항에 있어서,
    상기 듀티 검출부는,
    상기 제 1 내부 클럭 신호의 하이 레벨 구간이 상기 제 2 내부 클럭 신호의 하이 레벨 구간보다 넓으면 제 1 레벨의 상기 듀티 신호를 제공하는 듀티비 보정 회로.
  22. 제 19항에 있어서,
    상기 듀티 검출부는,
    상기 제 1 내부 클럭 신호의 하이 레벨 구간이 상기 제 2 내부 클럭 신호의 하이 레벨 구간보다 좁으면 제 2 레벨의 상기 듀티 신호를 제공하는 듀티비 보정 회로.
  23. 제 19항에 있어서,
    상기 듀티 검출부는,
    활성화 신호에 응답하여 상기 듀티 검출부의 활성화 여부를 제어하는 제어부;
    상기 제어부에 제어되며, 상기 제 1 및 제 2 내부 클럭을 각각 수신하여 미세한 전류 차이에 의한 전압을 출력하는 차동 증폭기;
    상기 차동 증폭기에서 출력되는 전압에 대해 전하량으로 축적하는 신호 저장부; 및
    상기 신호 저장부의 출력되는 전압 차이를 비교하여 상기 듀티 신호를 생성하는 비교기를 포함하는 듀티비 보정 회로.
  24. 제 19항에 있어서,
    상기 코드 생성부는,
    상기 듀티 신호에 응답하여 상기 복수의 제어 신호로서의 제 1 기준 클럭 제어용 코드 신호를 생성하는 제 1 코드 그룹 생성기; 및
    상기 듀티 신호에 응답하여 상기 복수의 제어 신호로서의 제 2 기준 클럭 제어용 코드 신호를 생성하는 제 2 코드 그룹 생성기를 포함하는 듀티비 보정 회로.
  25. 제 24항에 있어서,
    각각의 상기 제 1 및 제 2 코드 그룹 생성기는,
    상기 제 1 기준 클럭 제어용 코드 신호 및 상기 제 2 기준 클럭 제어용 코드 신호에 대응되도록 각각 복수의 쉬프트 레지스터를 포함하는 듀티비 보정 회로.
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