KR20150116052A - 반도체 메모리 장치 및 그의 동작 방법 - Google Patents

반도체 메모리 장치 및 그의 동작 방법 Download PDF

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Abstract

외부 클럭에 응답하여 제1 및 제2 내부 클럭을 생성하는 클럭 입력 블록; 반도체 메모리 장치의 초기 동작 모드에서 활성화되는 신호에 응답하여, 상기 제1 및 제2 내부 클럭의 듀티비를 보정해 데이터 클럭을 생성하는 클럭 듀티비 보정 블록; 및 상기 데이터 클럭에 동기화된 데이터를 외부로 출력하는 데이터 제어 블록을 포함하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치 및 그의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 동작 모드에 따라 내부 클럭의 듀티비를 보정할 수 있는 반도체 메모리 장치 및 그의 동작 방법에 관한 것이다.
모바일 시장의 확대로 인하여, 제한된 배터리로 동작하며 소형화된 모바일 전자 제품들이 끊임없이 요구되고 있다. 이로 인해 모바일 전자 제품에 사용되는 반도체 장치 역시 저전력에 고성능의 처리능력을 갖도록 개발되고 있다. 특히, 이 같은 저전력 모바일 시스템에 사용되는 반도체 장치는 정적 및 동적 상태에서의 전류 소비를 줄이는 것이 중요한 개발 과제 중에 하나이다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 배치를 나타내는 블록도이다. 특히, 도 1은 에지 패드 구조를 갖는 반도체 메모리 장치(100)를 나타낸다.
도 1을 참조하면, 종래 기술에 따른 반도체 메모리 장치(100)는 복수의 셀 어레이 블록(110) 및 주변회로 블록(120, 130)을 포함할 수 있다. 복수의 셀 어레이 블록(110)들은 칩의 중앙에 분할 배치되고, 주변회로 블록(120, 130)은 복수의 셀 어레이 블록(110)의 상단 및 하단에 배치되는 제1 및 제2 주변회로 블록들(120, 130)을 포함할 수 있다. 이때, 제1 주변회로 블록(120) 내에 커맨드/어드레스 입력 패드(140) 및 클럭 입력 패드(150)가 배치되면, 제2 주변회로 블록(130) 내에는 데이터 입/출력 패드(160)가 배치될 수 있다.
이 같은 구조를 갖는 반도체 메모리 장치는 클럭 입력 패드(150)를 통해 입력된 클럭 신호에 동기화되어 동작하며, 클럭 신호에 따라 데이터 입/출력 패드(160)를 통해 외부와 데이터를 교환한다. 하지만, 에지 패드 구조를 갖는 메모리 장치에서는 클럭 입력 패드(150)가 데이터 출력 입/출력 패드(160)와 그에 따른 회로와 비교적 멀리 떨어져 있기 때문에, 클럭 신호의 전송 경로가 길어지게 된다. (도 1의 화살표 참조.)
클럭 신호는 전송 경로를 거칠수록 지연될 수 있고, 결국 반도체 메모리 장치의 출력 데이터의 특성에 영향을 미치게 된다. 특히, 반도체 메모리 장치의 동작이 고속화될수록 고주파의 클럭을 사용하게 되고, 출력 데이터에 미치는 영향은 더욱 커지게 된다. 더구나, 저전력 모바일 시스템에 사용되는 반도체 메모리 장치는 이 같은 클럭 신호를 보정하기 위해 보정 회로를 적용할 경우 동작 전류가 증가하여 동작 특성이 악화 되는 문제점이 있다.
본 발명의 실시예들이 해결하려는 과제는, 동작 모드에 따라 내부 클럭의 듀티비를 보정할 수 있는 반도체 메모리 장치 및 그의 클럭 듀티비 보정 방법을 제공하기 위한 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 외부 클럭에 응답하여 제1 및 제2 내부 클럭을 생성하는 클럭 입력 블록; 반도체 메모리 장치의 초기 동작 모드에서 활성화되는 신호에 응답하여, 상기 제1 및 제2 내부 클럭의 듀티비를 보정해 데이터 클럭을 생성하는 클럭 듀티비 보정 블록; 및 상기 데이터 클럭에 동기화된 데이터를 외부로 출력하는 데이터 제어 블록을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법은 외부 클럭의 라이징 및 폴링 에지에 응답하여 제1 및 제2 내부 클럭을 생성하는 단계; 반도체 메모리 장치의 초기 동작 모드에서, 상기 제1 및 제2 내부 클럭의 듀티비를 보정해 데이터 클럭을 생성하는 단계; 및 상기 데이터 클럭에 동기화된 데이터를 외부로 출력하는 단계를 포함할 수 있다.
상술한 실시예들에 의한 반도체 메모리 장치에 의하면, 초기화 신호나 테스트 신호 등을 이용하여, 저전력 시스템에서 피크 전류의 증가 없이 반도체 메모리 장치에 사용되는 클럭 신호의 듀티비를 보정할 수 있다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 배치를 나타내는 블록도.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도.
도 3은 도 2에 도시된 본 발명의 일 실시예에 따른 클럭 듀티비 보정 블록을 나타내는 블록도.
도 4는 도 3에 도시된 카운터부의 구성을 나타내는 회로도.
도 5는 도 3에 도시된 본 발명의 일 실시예에 따른 클럭 듀티비 보정 블록의 동작을 설명하기 위한 타이밍도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(300)는 클럭 입력 블록(210), 클럭 듀티비 보정 블록(220) 및 데이터 제어 블록(230)을 포함한다.
클럭 입력 블록(210)은 외부 클럭(EX_CLK)을 입력받아 제1 및 제2 내부 클럭(CLK, CLKB)을 생성한다. 제1 내부 클럭(CLK)은 외부 클럭(EX_CLK)의 라이징 에지에 동기화된 클럭이고, 제2 내부 클럭(CLKB)은 외부 클럭(EX_CLK)의 폴링 에지에 동기화된 클럭일 수 있다.
클럭 듀티비 보정 블록(220)은 클럭 입력 블록(210)으로부터 출력된 제1 및 제2 내부 클럭(CLK, CLKB)을 입력받아 활성화 구간과 비활성화 구간의 듀티비가 5:5로 보정된 데이터 클럭(DATA_CLK)을 출력한다. 클럭 듀티비 보정 블록(220)은 반도체 메모리 장치의 초기 동작 모드에서 활성화되는 신호에 응답해 동작할 수 있다. 초기 동작 모드는 반도체 메모리 장치의 파워 업 이후 기본 값들을 설정하는 구간으로 클럭 듀티비 보정 블록(220)이 안정적으로 클럭 듀티비 보정 동작을 수행할 수 있다.
특히, 클럭 듀티비 보정 블록(220)은 초기화 신호(RESET), ZQ 캘리브레이션 신호(ZQCLP)에 응답하여 동작할 수 있다. 초기화 신호(RESET)는 반도체 메모리 장치의 파워 업 리셋 신호로, 클럭 듀티비 보정 블록(220)은 이 신호에 응답해서 제1 및 제2 내부 클럭(CLK, CLKB)의 듀티비 보정 동작을 리셋할 수 있다.
ZQ 캘리브레이션 신호(ZQCLP)는 반도체 메모리 장치의 ZQ 캘리브레이션 동작을 위한 신호로, 이는 ZQ 패드에 연결된 저항 소자 등을 이용하여 임피던스를 조절하기 위한 동작이다, 특히 반도체 메모리 장치의 파워 업 후에 처음으로 실시되는 ZQ 캘리브레이션 동작을 위해 생성되는 신호일 수 있다. 클럭 듀티비 보정 블록(220)은 ZQ 캘리브레이션 신호(ZQCLP)의 활성화 구간, 즉 ZQ 캘리브레이션의 동작 구간(tZQINT) 내에 클럭 듀티비 보정 동작을 수행함으로써 피크 전류의 증가 없이 보정 동작에 필요한 충분한 시간을 확보할 수 있다.
언급한 바와 같이, 초기화 신호(RESET) 및 ZQ 캘리브레이션 신호(ZQCLP)는 모두 반도체 메모리 장치의 초기 동작 구간에 활성화되는 신호이다. 본 발명의 일 실시예에 따르면 반도체 메모리 장치가 일반적인 동작, 즉, 리드/라이트 동작을 수행되지 않는 구간에서 클럭의 듀티비 보정 동작을 수행한다. 이로써 모바일 제품과 같이 저전력 시스템에서도 피크 전류 증가 없이 안정적으로 데이터 입/출력 동작을 수행할 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치에서 클럭 듀티비 보정 블록(220)은 테스트 모드를 제어하는 테스트 신호에 응답해 제1 및 제2 내부 클럭(CLK, CLKB)의 듀티비 보정 동작을 수행할 수 있다. 테스트 모드는 반도체 메모리 장치의 일반적인 리드/라이트 동작과 무관한 동작 구간으로 설정될 수 있다.
데이터 제어 블록(230)은 클럭 듀티비 보정 블록(220)으로부터 출력되는 데이터 클럭(DATA_CLK)을 바탕으로 데이터 입/출력 동작을 수행할 수 있다. 본 발명의 일 실시예에 따른 반도체 메모리 장치는 입/출력되는 데이터의 BYTE 별로 클럭 듀티비 보정 동작을 수행할 수 있다. 예를 들어, 32개의 I/O 핀을 통해 데이터를 입/출력하는 반도체 메모리 장치는 BYTE 단위로, 즉, 8개의 I/O 당 클럭 듀티비 보정 블록(220)을 배치하여 데이터의 입출력 특성을 향상시킬 수 있다.
이하에서는 본 발명의 일실시예에 따른 클럭 듀티비 보정 블록(220)의 구성을 좀 더 구체적으로 설명하기로 한다.
도 3에는 도 2에 도시된 본 발명의 일 실시예에 따른 클럭 듀티비 보정 블록(220)의 구성이 나타나있다. 도 3을 참조하면, 본 발명의 일 실시예에 따른 클럭 듀티비 보정 블록(220)은 클럭 지연부(310), 클럭 비교부(320), 제어부(330) 및 카운터부(340)를 포함한다.
클럭 지연부(310)는 카운터부(340)에서 출력되는 카운트 신호(COUNT<0:N>)에 응답하여 제1 및 제2 내부 클럭(CLK, CLKB)을 지연하여 제1 및 제2 지연 클럭(CLK_D, CLKB_D)를 생성한다. 클럭 지연부(310)는 카운트 신호(COUNT<0:N>)의 비트에 대응하는 복수의 지연부를 포함하고, 각각의 지연부는 해당 비트에 응답해 활성화되어 제1 및 제2 내부 클럭(CLK, CLKB)을 지연한다. 결국, 카운트 신호(COUNT<0:N>)의 비트 값에 따라 클럭 지연부(310)의 지연량이 정해지고, 이를 바탕으로 제1 및 제2 내부 클럭이 지연되어 제1 및 제2 지연 클럭(CLK_D, CLKB_D)이 생성된다. 비트 신호에 응답해 결정되는 지연량으로 신호를 지연하는 딜레이 회로는 잘 알려진 기술이므로 그 구체적인 구성은 생략한다.
클럭 비교부(320)는 제1 및 제2 지연 클럭(CLK_D, CLKB_D)을 비교해서 완료 신호(CNT_OFF)를 생성한다. 각각의 활성화 구간과 비활성화 구간의 길이가 다를 경우 완료 신호(CNT_OFF)를 비활성화하여 출력하며, 각각의 활성화 구간과 비활성화 구간의 길이가 같을 때 완료 신호(CNT_OFF)를 활성화하여 출력할 수 있다. 클럭 비교부(320)는 제1 및 제2 지연 클럭(CLK_D, CLKB_D) 중 하나를 데이터 클럭(DATA_CLK)으로 출력할 수 있다.
제어부(330)는 완료 신호(CNT_OFF) 및 ZQ 캘리브레이션 신호(ZQCLP)에 응답하여 제어 신호(DUTY_CONTROL)를 생성할 수 있다. 제어부(330)는 ZQ 캘리브레이션 신호(ZQCLP)가 활성화된 구간에서 제어 신호(DUTY_CONTROL)를 활성화하여 카운터부(340)를 인에이블하되, 완료 신호(CNT_OFF)가 활성화되면 제어 신호(DUTY_CONTROL)를 비활성화하여 카운터부(340)를 디스에이블한다.
도 3에서는 제어부(330)가 ZQ 캘리브레이션 신호(ZQCLP)에 응답해 동작하는 것으로 도시되었지만, 이는 하나의 실시예에 따른 것으로 본 발명이 이에 한정되는 것은 아니다. 제어부(330)는 반도체 메모리 장치의 초기 동작 모두에서 활성화되는 신호에 응답해 동작할 수 있다. 본 발명의 다른 실시예에 따르면 테스트 모드 시 활성화되는 테스트 신호를 이용해 클럭 듀티비 보정 블록(220)의 동작을 제어할 수 있다. 이로써, 본 발명의 실시예에 따른 반도체 메모리 장치는 일반적인 동작, 즉, 리드/라이트 동작이 수행되지 않는 구간에서 클럭의 듀티비 보정 동작을 수행할 수 있다.
제어부(330)로부터 출력되는 제어 신호(DUTY_CONTROL)에 응답해, 카운터부(340)는 이를 카운팅하여 카운트 신호(COUNT<0:N>)를 출력한다. 카운터부(340)는 복수의 플립플롭(FF)을 이용해 구현될 수 있으며, 자세한 구성은 도 4를 참조하여 구체적으로 설명하기로 한다. 카운터부(340)에서 생성된 카운트 신호(COUNT<0:N>)는 앞서 설명한 바와 같이, 클럭 지연부(310)로 입력되어 제1 및 제2 내부 클럭(CLK, CLKB)의 지연량을 결정한다.
도 4는 도 3에 도시된 카운터부의 구성을 나타내는 회로도이다. 도 4를 참조하면, 카운터부(340)는 카운트 신호(COUNT<0:N>)의 비트에 대응하는 복수의 플립플롭(410)을 포함할 수 있다. 복수의 플립플롭(410)은 제어 신호(DUTY_CONTROL)를 클럭 신호(CLK)에 응답해 카운팅하여 카운트 신호(COUNT<O:N>)를 출력한다. 결국, 카운트 신호(COUNT<0:N>)는 제어 신호(DUTY_CONTROL)가 활성화된 구간에서 클럭 신호(CLK)에 응답해 그 비트 값이 증가하여 출력된다. 복수의 플립플롭(410)은 반도체 메모리 장치의 파워 업 리셋 신호(RESET)에 응답해 리셋 될 수 있다.
이하, 본 발명의 실시예에 따른 클럭 듀티비 보정 블록(220)의 동작을 도 5의 타이밍도를 참조하여 살펴보기로 한다.
도 5에는 도 3에 도시된 본 발명의 일 실시예에 따른 클럭 듀티비 보정 블록의 동작 타이밍이 도시되어 있다.
도 5에 도시된 바와 같이, 본 발명의 실시예에 따른 클럭 듀티비 보정 블록(220)은 제1 및 제2 내부 클럭(CLK, CLKB)의 듀티비를 보정하기 위해 제어 신호(DUTY_CONTROL)를 생성한다. 제어 신호(DUTY_CONTROL)는 ZQ 캘리브레이션 신호(ZQCLP)의 활성화 구간(tZQINT)에 맞춰 생성될 수 있다. ZQ 캘리브레이션 신호(ZQCLP)는 반도체 메모리 장치의 파워 업 후에 처음으로 실시되는 ZQ 캘리브레이션 동작을 위해 생성되는 신호이며, 그 활성화 구간(tZGINT)은 ZQ 캘리브레이션 동작을 위해 필요한 시간과 같다. ZQ 캘리브레이션 동작 구간에서 제어 신호(DUTY_CONTROL)를 활성화함으로써 듀티비 보정 동작을 위한 충분한 시간을 확보하고, 피크 전류의 증가 없이 안정적으로 클럭의 듀티비를 보정할 수 있다.
제어 신호(DUTY_CONTROL)에 의해 듀티비 보정 동작이 수행되어, 제1 내부 클럭(CLK)을 지연하여 생성되는 제1 지연 클럭(즉, 데이터 클럭(DTAT_CLK))의 펄스 폭이 제2 내부 클럭(CLKB)의 라이징 에지를 기준으로 보정된다. 결국, 데이터 클럭(DATA_CLK)의 펄스 폭이 점차 증가하여, 제2 내부 클럭(CLKB)의 라이징 에지와 일치하면 완료 신호(CNT_OFF)가 활성화되고, 클럭 듀티비 보정 블록(220)은 듀티비가 보정된 데이터 클럭(DATA_CLK)을 출력한다. 활성화된 완료 신호(CNT_OFF)에 응답해 제어 신호(DUTY_CONTROL)는 비활성화되어, 더 이상 클럭 듀티비 보정 동작을 수행하지 않고 각각의 값을 저장하여 모니터링 할 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예에 따른 클럭 듀티비 보정 블록은 반도체 메모리 장치의 동작 구간에 따라 동작이 제어된다. 즉, 반도체 메모리 장치의 초기화 동작 또는 테스트 모드 구간에서 활성화되는 신호를 이용해 클럭의 듀티비를 보정할 수 있다. 따라서, 모바일 제품과 같이 저전력 시스템에서 사용되는 반도체 메모리 장치에 있어, 리드/라이트 등과 같이 일반적인 동작과 겹치지 않게 클럭의 듀티비를 보정함으로써 피크 전류 증가 없이 안정적으로 데이터 입/출력 동작을 수행할 수 있다. 고속 동작을 위한 고주파 클럭에 대해서도 안정적으로 그 듀티비를 보정하여 반도체 메모리 장치에 입/출력되는 데이터의 특성을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
310: 클럭 지연부 320: 클럭 비교부
330: 제어부 340: 카운터부

Claims (17)

  1. 외부 클럭에 응답하여 제1 및 제2 내부 클럭을 생성하는 클럭 입력 블록;
    반도체 메모리 장치의 초기 동작 모드에서 활성화되는 신호에 응답하여, 상기 제1 및 제2 내부 클럭의 듀티비를 보정해 데이터 클럭을 생성하는 클럭 듀티비 보정 블록; 및
    상기 데이터 클럭에 동기화된 데이터를 외부로 출력하는 데이터 제어 블록을 포함하는
    반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 초기 동작 모드는 반도체 메모리 장치의 파워 업 이후 기본 값들을 설정하는 동작 모드를 포함하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 초기 동작 모드에서 활성화되는 신호는 반도체 메모리 장치의 파워 업 직후 ZQ 캘리브레이션 동작을 위해 활성화되는 신호를 포함하는 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 클럭 듀티비 보정 블록은 반도체 메모리 장치의 파워 업 리셋 신호에 의해 초기화되는 반도체 메모리 장치.
  5. 제 1항에 있어서,
    상기 클럭 듀티비 보정 블록은 반도체 메모리 장치의 테스트 모드에서 활성화되는 신호에 응답하여, 상기 제1 및 제2 내부 클럭의 듀티비를 보정해 데이터 클럭을 생성하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 테스트 모드에서, 반도체 메모리 장치의 리드/라이트 동작이 중단되고 클럭 듀티비 보정 블록에 의한 클럭 듀티비 보정 동작이 수행되는 반도체 메모리 장치.
  7. 제 1항에 있어서,
    상기 클럭 듀티비 보정 블록은,
    카운트 신호에 의해 결정되는 지연량으로 상기 제1 및 제2 내부 클럭을 지연하여 제1 및 제2 지연 클럭을 생성하는 클럭 지연부;
    상기 제1 및 제2 지연 클럭을 비교하여 완료 신호를 생성하는 클럭 비교부;
    상기 반도체 메모리 장치의 초기 동작 모드에서 활성화되는 신호와 완료 신호에 응답해 제어 신호를 생성하는 제어부; 및
    상기 제어 신호를 카운트하여 상기 카운트 신호를 생성하는 카운터부를 포함하는 반도체 메모리 장치.
  8. 제 7항에 있어서,
    상기 제어부는 반도체 메모리 장치의 테스트 모드에서 활성화되는 신호에 응답해 상기 제어 신호를 생성하는 반도체 메모리 장치.
  9. 제 7항에 있어서,
    상기 카운터부는 반도체 메모리 장치의 파워 업 리셋 신호에 의해 초기화되는 반도체 메모리 장치.
  10. 제 7항에 있어서,
    상기 클럭 비교부는 제1 및 제2 지연 클럭 중 하나를 상기 데이터 클럭으로 출력하는 반도체 메모리 장치.
  11. 외부 클럭의 라이징 및 폴링 에지에 응답하여 제1 및 제2 내부 클럭을 생성하는 단계;
    반도체 메모리 장치의 초기 동작 모드에서, 상기 제1 및 제2 내부 클럭의 듀티비를 보정해 데이터 클럭을 생성하는 단계; 및
    상기 데이터 클럭에 동기화된 데이터를 외부로 출력하는 단계를 포함하는
    반도체 메모리 장치의 동작 방법.
  12. 제 11항에 있어서,
    상기 초기 동작 모드는 반도체 메모리 장치의 파워 업 이후 기본 값들을 설정하는 동작 모드를 포함하는 반도체 메모리 장치의 동작 방법.
  13. 제 12항에 있어서,
    상기 초기 동작 모드는 반도체 메모리 장치의 파워 업 직후 ZQ 캘리브레이션 동작 모드를 포함하는 반도체 메모리 장치의 동작 방법.
  14. 제 13항에 있어서,
    상기 제1 및 제2 내부 클럭의 듀티비를 보정하는 단계는,
    카운트 신호에 의해 결정되는 지연량으로 상기 제1 및 제2 내부 클럭을 지연하여 제1 및 제2 지연 클럭을 생성하는 단계;
    상기 제1 및 제2 지연 클럭을 비교하여 완료 신호를 생성하는 단계;
    상기 ZQ 캘리브레이션 동작을 위해 활성화되는 신호와 상기 완료 신호에 응답해 제어 신호를 생성하는 단계; 및
    상기 제어 신호를 카운트하여 상기 카운트 신호를 생성하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  15. 제 11항에 있어서,
    상기 데이터 클럭에 동기화된 데이터를 외부로 출력하는 단계 이전에,
    반도체 메모리 장치의 테스트 모드에서, 상기 제1 및 제2 내부 클럭의 듀티비를 보정해 데이터 클럭을 생성하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  16. 제 15항에 있어서,
    상기 테스트 모드에서, 반도체 메모리 장치의 리드/라이트 동작이 중단되는 반도체 메모리 장치의 동작 방법.
  17. 제 16항에 있어서,
    상기 제1 및 제2 내부 클럭의 듀티비를 보정하는 단계는,
    카운트 신호에 의해 결정되는 지연량으로 상기 제1 및 제2 내부 클럭을 지연하여 제1 및 제2 지연 클럭을 생성하는 단계;
    상기 제1 및 제2 지연 클럭을 비교하여 완료 신호를 생성하는 단계;
    상기 테스트 모드에서 활성화되는 신호와 상기 완료 신호에 응답해 제어 신호를 생성하는 단계; 및
    상기 제어 신호를 카운트하여 상기 카운트 신호를 생성하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
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