KR20110078760A - 파형 정형 회로 - Google Patents

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KR20110078760A
KR20110078760A KR1020090135650A KR20090135650A KR20110078760A KR 20110078760 A KR20110078760 A KR 20110078760A KR 1020090135650 A KR1020090135650 A KR 1020090135650A KR 20090135650 A KR20090135650 A KR 20090135650A KR 20110078760 A KR20110078760 A KR 20110078760A
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정태성
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주식회사 하이닉스반도체
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Abstract

본 발명은 입력신호의 홀드 타임(hold time)을 조절하기 위한 보정회로와 보정회로의 출력신호를 지연시키기 위한 제1 지연부를 포함하는 파형 정형 회로로 이루어진다.
지연회로, 파워 온 리셋 회로, 전압강하, 파형 정형 회로

Description

파형 정형 회로{Waveform correction circuit}
본 발명은 파형 정형 회로에 관한 것으로, 특히 반도체 장치의 파형 정형 회로에 관한 것이다.
반도체 장치는 다수개의 논리회로들로 이루어진다. 각 논리회로들이 동작하기 위해서는 반도체 장치의 파워가 온(on)이 되면, 파워 온 리셋 회로에 의해 파워 온 리셋 신호가 출력되고, 파워 온 리셋 신호에 의해 레지스터들이 초기화되는 동작이 선행된다. 이때, 각 논리회로들에 파워 온 리셋 신호가 동시에 인가되는 것이 아니라 각각의 논리회로들에 순차적으로 인가된다. 즉, 선택된 논리회로에 파워 온 리셋 신호가 인가되고, 선택된 논리회로가 안정적으로 동작할 수 있는 정도의 레벨까지 상승하면 다음 논리회로에 파워 온 리셋 신호가 인가된다. 이때, 선택된 논리회로에 파워 온 리셋 신호가 인가된 후에는 논리회로가 안정화될 수 있도록 일정한 시간이 필요하다. 일정 시간 동안의 지연시간을 위하여, 지연회로가 사용된다.
지연회로는 파워 온 리셋 신호가 인가되면 일정 시간 동안 지연신호를 출력하는 동작을 수행한다.
이처럼, 각 논리회로가 순차적으로 구동하기 위해서는 반도체 장치가 파워 온 된 후에 파워 온 리셋 회로로부터 파워 온 리셋 신호가 발생되는데, 이때 지연회로는 파워 온 리셋 신호를 인가받아 지연신호로 출력하는 역할을 한다. 파워 온 리셋 신호는 파워(외부 전압)가 일정 레벨 이상이면 하이를 유지하고, 일정 레벨 이하이면 로우가 된다. 따라서, 외부전압이 외부 요인에 의해 변동될 경우, 파워 온 리셋 신호가 하이 상태를 유지하는 시간이 짧아질 수 있다. 파워 온 리셋 신호의 하이 상태 유지 시간이 짧아지면 지연신호 또한 짧아지게 되므로, 결국 선택된 논리회로가 안정적인 레벨의 구동전압을 확보하지 못한 상태에서 다음 논리회로의 동작을 수행하게 된다.
즉, 파워 온 리셋 신호가 하이 상태를 유지하는 시간의 변동으로 인해 지연회로가 충분한 시간 동안 지연신호를 출력하지 못하는 경우, 반도체 장치가 오동작할 수 있다.
본 발명이 해결하고자 하는 과제는, 파워 온 리셋 신호의 지속 시간이 짧아지더라도 정상적인 지연신호를 출력할 수 있는 반도체 장치의 지연회로를 제공한다.
본 발명의 일 실시 예에 따른 파형 정형 회로는, 입력신호의 활성화 유지 시간을 조절하기 위한 보정회로를 포함한다. 보정회로의 출력신호를 지연시키기 위한 제1 지연부를 포함하는 파형 정형 회로로 이루어진다.
보정회로는, 입력신호 및 리셋신호에 응답하여 입력신호의 활성화 유지 시간을 조절하기 위한 래치회로와, 래치회로의 출력신호 발생 시간을 조절하기 위하여 리셋신호를 생성하기 위한 제2 지연부를 포함한다.
래치회로는 SR래치로 이루어지며, SR래치의 세트 입력단에는 입력신호가 인가되고, 리셋 입력단에 리셋신호가 입력되며, 제1 출력단으로는 래치회로의 출력신호가 출력된다.
제2 지연부는, 래치회로의 출력신호를 지연시키기 위한 제2 지연회로와, 제2 지연회로의 출력신호와 래치회로의 출력신호에 응답하여 리셋신호를 출력하기 위한 리셋신호 생성회로를 포함한다. 제2 지연회로는 다수개의 인버터들로 이루어진다.
리셋신호 생성회로는, 제2 지연회로의 출력신호와 래치회로의 출력신호에 응 답하여 동작하는 낸드 게이트와, 낸드 게이트의 출력신호를 반전시켜 리셋신호를 출력하는 인버터를 포함한다.
제1 지연부는, 보정회로의 출력신호를 지연시키기 위한 제1 지연회로와, 제1 지연회로의 출력신호와 보정회로의 출력신호에 응답하여 지연신호를 출력하는 제1 지연부를 포함한다. 제1 지연회로는 다수개의 인버터들로 이루어진다.
지연신호 출력회로는, 제1 지연회로의 출력신호와 보정회로의 출력신호에 응답하여 동작하는 노아 게이트와, 노아 게이트의 출력신호를 반전시켜 지연신호를 출력하는 인버터를 포함한다.
본 발명의 다른 실시 예에 따른 파형 정형 회로는, 파워 온 시, 파워 온 리셋 신호를 생성하기 위한 파워 온 리셋 회로를 포함한다. 파워 온 리셋 신호의 활성화 유지 시간을 조절하기 위한 보정회로를 포함한다. 보정회로의 출력신호를 지연시키기 위한 제1 지연부를 포함하는 파형 정형 회로로 이루어진다.
보정회로는, 파워 온 리셋 신호 및 리셋신호에 응답하여 파워 온 리셋 신호의 활성화 유지 시간을 조절하기 위한 래치회로와, 래치회로의 출력신호 발생 시간을 조절하기 위하여 리셋신호를 생성하기 위한 제2 지연부를 포함한다.
래치회로는 SR래치로 이루어지며, SR래치의 세트 입력단에는 파워 온 리셋 신호가 인가되고, 리셋 입력단에는 리셋신호가 입력되며, 제1 출력단으로는 래치회로의 출력신호가 출력된다.
제2 지연부는, 래치회로의 출력신호를 지연시키기 위한 제2 지연회로와 제2 지연회로의 출력신호와 래치회로의 출력신호에 응답하여 리셋신호를 출력하기 위한 리셋신호 생성회로를 포함한다.
제2 지연회로는 다수개의 인버터들로 이루어지며, 리셋신호 생성회로는, 제2 지연회로의 출력신호와 래치회로의 출력신호에 응답하여 동작하는 낸드 게이트와, 낸드 게이트의 출력신호를 반전시켜 리셋신호를 출력하는 인버터를 포함한다.
본 발명에 의하면, 파워 온 리셋 신호가 하이 상태를 유지하는 시간이 짧더라도 정상적인 지연신호를 출력할 수 있는 파형 정형 회로를 구현할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 파형 정형 회로를 설명하기 위한 블록도이다.
반도체 장치는 파워 온 리셋 회로(100), 보정회로(200) 및 제1 지연부(300)를 포함한다.
파워 온 리셋 회로(100)는 반도체 장치가 파워 온(power on; PO)되면 파워 온 리셋 신호(POR)를 출력한다.
보정회로(200)는 파워 온 리셋 신호(POR)가 하이로 인가되면 파워 온 리셋 신호(POR)의 홀드 타임(hold time)을 조절하여 펄스유지신호(POR_HOLD)를 출력하는 보정회로(100)와, 펄스유지신호(POR_HOLD)를 지연시키는 제1 지연부(200)를 포함한다. 이때, 보정회로(100)는 파워 온 리셋 신호(POR)의 홀드 타임(hold time)을 조절하여 펄스유지신호(POR_HOLD)를 일정 시간 동안 하이(high) 상태로 유지한다.
보정회로(200)는 입력신호인 파워 온 리셋 신호(POR)가 하이가 되면, 파워 온 리셋 신호(POR)가 하이를 유지하는 시간이 짧더라도 일정 시간 동안 펄스유지신호(POR_HOLD)를 출력한다.
제1 지연부(300)는 펄스유지신호(POR_HOLD)를 지연시켜 지연된 펄스유지신호(POR_X)를 출력하는 제1 지연회로(310)와, 펄스유지신호(POR_HOLD) 및 지연된 펄스유지신호(POR_X)에 응답하여 지연신호(POR_daley)를 출력하는 지연신호 출력회로(320)를 포함한다. 제1 지연회로(310)는 다수개의 인버터들로 이루어진다. 지연신호 출력회로(320)는 지연된 펄스유지신호(POR_X)와 펄스유지신호(POR_HOLD)에 응답하여 동작하는 제1 소자(NOR)와 제1 소자(NOR)의 출력신호를 반전시켜 지연신호(POR_daley)를 출력하는 제2 소자(IN1)로 이루어진다. 제1 소자(NOR)는 노아 게이트(NOR gate)로 구현될 수 있으며, 제2 소자(IN1)는 인버터로 구현될 수 있다.
상기 구성 중에서, 보정회로(200)를 구체적으로 설명하면 다음과 같다.
도 2는 본 발명에 따른 보정회로를 설명하기 위한 회로도이다.
보정회로(200)는 래치회로(210) 및 제2 지연부(220)를 포함한다.
래치회로(210)는 SR래치로 구현될 수 있다. SR래치는 세트(set; S) 입력단과 리셋(reset; R) 입력단 및 제1 출력단(Q)과 제2 출력단(Q')을 포함한다. 세트 입력단(S)에는 입력신호인 파워 온 리셋 신호(POR)가 인가되고, 리셋 입력단(R)에는 제2 지연부(220)의 출력신호인 리셋신호(RESET)가 피드백(feed back)되어 인가된다. 제1 출력단(Q)과 제2 출력단(Q')에서는 서로 반전된 신호가 출력되는데, 본 발명에서는 제1 출력단(Q)에서 출력되는 신호만 사용한다.
제2 지연부(220)는 펄스유지신호(POR_HOLD)를 지연시키는 제2 지연회로(221)와 제2 지연회로(221)의 출력신호와 펄스유지신호(POR_HOLD)에 응답하여 리셋신호(RESET)를 출력하는 리셋신호 생성회로(222)를 포함한다.
제2 지연회로(211)는 펄스유지신호(POR_HOLD)를 지연시키며, 다수개의 인버터들로 구현될 수 있다.
리셋신호 생성회로(222)는 제2 지연회로(221)의 출력신호(POR_del)와 펄스유지신호(POR_HOLD)에 응답하여 동작하는 제3 소자(NAN)와, 제3 소자(NAN)의 출력신호를 반전시켜 리셋신호(RESET)를 출력하는 제4 소자(IN2)로 이루어진다. 제3 소자(NAN)는 낸드 게이트(NAND gate)로 구현될 수 있고, 제4 소자(IN2)는 인버터로 구현될 수 있다.
상기 구성을 갖는 보정회로(200)의 동작을 타이밍도를 참조하여 구체적으로 설명하면 다음과 같다.
도 3은 파워 온 리셋 신호의 지속시간이 짧은 경우의 타이밍도이고, 도 4는 파워 온 리셋 신호의 지속시간이 긴 경우의 타이밍도이다.
도 2 및 도 3을 참조하면, T1 시점에서 입력신호인 파워 온 리셋 신호(POR) 가 하이(high)이면, 래치회로(110)가 세팅(setting)되어 펄스유지신호(POR_HOLD)는 하이(high)가 되어 제1 출력단(Q)을 통해 출력된다. 파워 온 리셋 신호(POR)가 하이로 입력되기 전에 펄스유지신호(POR_HOLD)가 로우(low)였다고 가정하면, 제2 지연회로(120)의 출력신호(POR_del)도 로우가 된다. 따라서, 파워 온 리셋 신호(POR)가 하이로 입력되어 하이의 펄스유지신호(POR_HOLD)가 출력되더라도 제2 지연회로(120)의 출력신호(POR_del)는 지연시간으로 인해 일정 시간 동안 이전 상태인 로우를 유지한다. 이로 인해, 제3 소자(NAN)의 입력단으로 하이의 펄스유지신호(POR_HOLD)와 로우인 제2 지연회로(221)의 출력신호(POR_del)가 인가되면, 제3 소자(NAN)는 하이의 출력신호를 출력한다. 제4 소자(IN2)는 제3 소자(NAN)의 출력신호를 반전시키므로 로우의 리셋신호(RESET)가 출력된다. 따라서, 래치회로(210)의 리셋 입력단(R)에는 로우의 리셋신호(RESET)가 인가된다.
만약, 파워 온 리셋 신호(POR)의 지속시간이 짧아서, 제2 지연회로(221)의 출력신호(POR_del)가 하이로 바뀌기 전에 T2 시점에서 파워 온 리셋 신호(POR)가 로우로 천이되더라도, T3 시점에서 제2 지연회로(221)의 출력신호(POR_del)가 하이로 바뀔 때, 펄스유지신호(POR_HOLD)도 하이이므로 제3 소자(NAN)는 로우의 출력신호를 출력한다. 따라서, 리셋신호(RESET)는 하이가 된다. 이때, 파워 온 리셋 신호(POR)가 로우인 상태에서 리셋신호(RESET)가 하이로 바뀌면 래치회로(210)가 리셋되어 T4 시점에서 펄스유지신호(POR_HOLD)는 로우로 천이된다.
상술한 바와 같이, 파워 온 리셋 신호(POR)가 하이를 유지하는 시간이 짧더라도 펄스유지신호(POR_HOLD)가 하이에서 로우로 바뀌기까지의 시간을 확보할 수 있다.
도 2 및 도 4를 참조하면, T1 시점에서 파워 온 리셋 신호(POR)가 하이(high)이면, 래치회로(210)가 세팅(setting)되어 펄스유지신호(POR_HOLD)는 하이(high)가 되어 제1 출력단(Q)을 통해 출력된다. 파워 온 리셋 신호(POR)가 하이로 입력되기 전에 펄스유지신호(POR_HOLD)가 로우(low)였다고 가정하면, 제2 지연회로(221)의 출력신호(POR_del)도 로우가 된다. 따라서, 파워 온 리셋 신호(POR)가 하이로 입력되어 하이의 펄스유지신호(POR_HOLD)가 출력되더라도 제2 지연회로(221)의 출력신호(POR_del)는 지연시간으로 인해 일정 시간 동안 이전 상태인 로우를 유지한다. 이로 인해, 제3 소자(NAN)의 입력단으로 하이의 펄스유지신호(POR_HOLD)와 로우인 제2 지연회로(221)의 출력신호(POR_del)가 인가되면, 제3 소자(NAN)는 하이의 출력신호를 출력한다. 제4 소자(IN2)는 제3 소자(NAN)의 출력신호를 반전시키므로 로우의 리셋신호(RESET)를 출력한다. 따라서, 래치회로(210)의 리셋 입력단(R)에는 로우의 리셋신호(RESET)가 인가된다.
만약, 파워 온 리셋 신호(POR)가 하이를 유지하는 동안 T2 시점에서 제2 지연회로(221)의 출력신호(POR_del)가 하이로 바뀌면, 펄스유지신호(POR_HOLD)도 하이 이므로 제3 소자(NAN)에서는 로우의 신호가 출력된다. 따라서, 리셋신호(RESET)는 T2 시점에서 하이가 된다.
즉, T2 시점 이후에도 펄스유지신호(POR_HOLD)는 이전 상태인 하이를 유지하게 된다.
T3 시점에서, 파워 온 리셋 신호(POR)가 로우로 천이되면 래치회로(210)의 리셋 입력단(R)에만 하이의 신호가 인가되므로, 래치회로(210)가 리셋된다. 이에 따라, T4 시점에서 펄스유지신호(POR_HOLD)가 로우로 천이된다.
상술한 바와 같이, 파워 온 리셋 신호(POR)가 하이로 지속되는 시간이 짧거나 길어도 펄스유지신호(POR_HOLD)를 정상적으로 출력할 수 있다.
따라서, 도 1을 참조하면, 파워 온 리셋 신호(POR)가 하이를 유지하는 지속시간이 짧거나 길어도 펄스유지신호(POR_HOLD)를 일정 시간 동안 하이로 유지시킬 수 있으므로, 지연신호(POR_delay)가 활성화되는 시간을 일정 시간 동안 유지시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명에 따른 파형 정형 회로를 설명하기 위한 블록도이다.
도 2는 본 발명에 따른 보정회로를 설명하기 위한 회로도이다.
도 3은 파워 온 리셋 신호의 지속시간이 짧은 경우의 타이밍도이다.
도 4는 파워 온 리셋 신호의 지속시간이 긴 경우의 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 파워 온 리셋 회로 200: 보정회로
300: 제1 지연부 210: 래치회로
220: 제2 지연부 221: 제2 지연회로
222: 리셋신호 생성회로 310: 제1 지연회로
320: 지연신호 출력회로

Claims (19)

  1. 입력신호의 홀드 타임(hold time)을 조절하기 위한 보정회로; 및
    상기 보정회로의 출력신호를 지연시키기 위한 제1 지연부를 포함하는 파형 정형 회로.
  2. 제1항에 있어서, 상기 보정회로는,
    상기 입력신호 및 리셋신호에 응답하여 상기 입력신호의 홀드 타임(hold time)을 조절하기 위한 래치회로; 및
    상기 래치회로의 출력신호 발생 시간을 조절하기 위하여 상기 리셋신호를 생성하기 위한 제2 지연부를 포함하는 파형 정형 회로.
  3. 제2항에 있어서,
    상기 래치회로는 SR래치로 이루어진 파형 정형 회로.
  4. 제3항에 있어서,
    상기 SR래치의 세트 입력단에는 상기 입력신호가 인가되고, 리셋 입력단에 상기 리셋신호가 입력되며, 제1 출력단으로는 상기 래치회로의 출력신호가 출력되는 파형 정형 회로.
  5. 제2항에 있어서,
    상기 제2 지연부는,
    상기 래치회로의 출력신호를 지연시키기 위한 제2 지연회로; 및
    상기 제2 지연회로의 출력신호와 상기 래치회로의 출력신호에 응답하여 상기 리셋신호를 출력하기 위한 리셋신호 생성회로를 포함하는 파형 정형 회로.
  6. 제5항에 있어서,
    상기 제2 지연회로는 다수개의 인버터들로 이루어진 파형 정형 회로.
  7. 제5항에 있어서,
    상기 리셋신호 생성회로는,
    상기 제2 지연회로의 출력신호와 상기 래치회로의 출력신호에 응답하여 동작하는 낸드 게이트; 및
    상기 낸드 게이트의 출력신호를 반전시켜 상기 리셋신호를 출력하는 인버터를 포함하는 파형 정형 회로.
  8. 제1항에 있어서,
    상기 제1 지연부는,
    상기 보정회로의 출력신호를 지연시키기 위한 제1 지연회로; 및
    상기 제1 지연회로의 출력신호와 상기 보정회로의 출력신호에 응답하여 상기 지연신호를 출력하는 제1 지연부를 포함하는 파형 정형 회로.
  9. 제8항에 있어서,
    상기 제1 지연회로는 다수개의 인버터들로 이루어진 파형 정형 회로.
  10. 제8항에 있어서,
    상기 지연신호 출력회로는,
    상기 제1 지연회로의 출력신호와 상기 보정회로의 출력신호에 응답하여 동작하는 노아 게이트; 및
    상기 노아 게이트의 출력신호를 반전시켜 상기 지연신호를 출력하는 인버터를 포함하는 파형 정형 회로.
  11. 제1항에 있어서,
    상기 입력신호의 홀드 타임을 조절하여 상기 보정회로의 출력신호를 일정 시간 동안 하이(high) 상태로 유지하는 파형 정형 회로.
  12. 파워 온(power on) 시, 파워 온 리셋 신호를 생성하기 위한 파워 온 리셋 회로;
    상기 파워 온 리셋 신호의 홀드 타임(hold time)을 조절하기 위한 보정회로; 및
    상기 보정회로의 출력신호를 지연시키기 위한 제1 지연부를 포함하는 파형 정형 회로.
  13. 제12항에 있어서, 상기 보정회로는,
    상기 파워 온 리셋 신호 및 리셋신호에 응답하여 상기 파워 온 리셋 신호의 활성화 유지 시간을 조절하기 위한 래치회로; 및
    상기 래치회로의 출력신호 발생 시간을 조절하기 위하여 상기 리셋신호를 생성하기 위한 제2 지연부를 포함하는 파형 정형 회로.
  14. 제13에 있어서,
    상기 래치회로는 SR래치로 이루어진 파형 정형 회로.
  15. 제14항에 있어서,
    상기 SR래치의 세트 입력단에는 상기 파워 온 리셋 신호가 인가되고, 리셋 입력단에는 상기 리셋신호가 입력되며, 제1 출력단으로는 상기 래치회로의 출력신호가 출력되는 파형 정형 회로.
  16. 제13항에 있어서,
    상기 제2 지연부는,
    상기 래치회로의 출력신호를 지연시키기 위한 제2 지연회로; 및
    상기 제2 지연회로의 출력신호와 상기 래치회로의 출력신호에 응답하여 상기 리셋신호를 출력하기 위한 리셋신호 생성회로를 포함하는 파형 정형 회로.
  17. 제16항에 있어서,
    상기 제2 지연회로는 다수개의 인버터들로 이루어진 파형 정형 회로.
  18. 제16항에 있어서,
    상기 리셋신호 생성회로는,
    상기 제2 지연회로의 출력신호와 상기 래치회로의 출력신호에 응답하여 동작하는 낸드 게이트; 및
    상기 낸드 게이트의 출력신호를 반전시켜 상기 리셋신호를 출력하는 인버터를 포함하는 파형 정형 회로.
  19. 제12항에 있어서,
    상기 파워 온 리셋 신호의 홀드 타임(hold time)을 조절하여, 상기 보정회로의 출력신호를 일정 시간 동안 하이(high) 상태로 유지하는 파형 정형 회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105720957A (zh) * 2016-01-25 2016-06-29 中国电子科技集团公司第二十四研究所 控制线上电状态产生电路

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CN105720957B (zh) * 2016-01-25 2018-09-28 中国电子科技集团公司第二十四研究所 控制线上电状态产生电路

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