JP6449167B2 - 相補出力ジェネレータモジュール - Google Patents

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Description

（関連の特許出願）
本出願は、２０１２年１１月１５日に出願された、Ｓｅａｎ Ｓｔａｃｙ Ｓｔｅｅｄｍａｎ、Ｚｅｋｅ Ｌｕｎｄｓｔｒｕｍ、Ｃｒｉｓｔｉａｎ Ｎｉｃｏｌａｅ Ｇｒｏｚａ、Ｓｅｂａｓｔｉａｎ Ｄａｎ ＣｏｐａｃｉａｎおよびＨａｒｔｏｎｏ Ｄａｒｍａｗａｓｋｉｔａによる「Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｏｕｔｐｕｔ Ｇｅｎｅｒａｔｏｒ Ｍｏｄｕｌｅ」という題名の共同所有された米国仮特許出願第６１／７２６，９９６号に対して優先権を主張する。上記文献は、全ての目的のために本明細書において参照することによって援用される。
（技術分野）
本開示は、相補出力ジェネレータ（ＣＯＧ）モジュールに関し、特に、例えば、限定ではないが、例えば、スイッチモード電力供給装置（ＳＭＰＳ）、バッテリ充電器、モータ速度、エネルギーハーベスティング等の電源管理において使用され得る、パルス幅変調器周辺モジュール等の他のモジュールと組み合わせて、マイクロコントローラと併用するためのＣＯＧモジュールに関する。
（背景）
相補出力ジェネレータ（ＣＯＧ）モジュールは、種々の信号発生モジュール、例えば、マイクロコントローラおよび他のデジタル制御デバイス内のパルス幅変調器、コンパレータ、周波数ジェネレータ等と組み合わせて使用される。そのような周辺デバイスのプログラム可能性は、多くの異なる用途を可能にし、例えば、ブリッジ構成またはスイッチモード電力供給装置（ＳＭＰＳ）内のパワートランジスタを制御する。多くの構成が、従来の相補出力ジェネレータを用いて利用可能であるが、依然として、そのようなＣＯＧモジュールの改良された機能性の必要性が存在する。
（要約）
したがって、以下により完全に説明されるような向上した特徴を有する、ＣＯＧモジュールの必要性が存在する。
ある実施形態によると、マイクロコントローラのための相補出力ジェネレータモジュールであって、相補出力ジェネレータは、マイクロコントローラの処理コアを通して構成可能であり得、クロックソースに結合されるクロック入力と、プログラム可能に選択可能であり得る、複数の立ち上がりイベント入力であって、選択された立ち上がりイベント入力のうちの少なくとも１つは、少なくとも１つの立ち上がりイベントが、立ち上がりイベント入力のうちの個別の選択された１つにおいて生じるとき、クロックソースと同期する立ち上がりイベント信号を始動させる、複数の立ち上がりイベント入力と、プログラム可能に選択可能であり得る、複数の立ち下がりイベント入力であって、選択された立ち下がりイベント入力のうちの少なくとも１つは、少なくとも１つの立ち下がりイベントが、立ち下がりイベント入力のうちの個別の選択された１つにおいて生じるとき、クロックソースと同期する立ち下がりイベント信号を始動させる、複数の立ち下がりイベント入力と、複数の出力であって、複数の出力のうちの第１のものが、立ち下がりイベント信号の検出まで、立ち上がりイベント信号の検出に応じて、第１の出力駆動信号をアサートし、複数の出力のうちの第２のものが、次の立ち上がりイベント信号の検出まで、立ち下がりイベント信号の検出に応じて、第２の出力駆動信号をアサートする、複数の出力とを備えてもよい。
さらなる実施形態によると、クロックマルチプレクサは、クロック入力と複数のクロックソースとの間に結合されてもよく、クロックマルチプレクサは、複数のクロックソースのうちの１つを選択するように適合されてもよい。さらなる実施形態によると、立ち上がりイベントブランキング時間回路が、立ち上がりイベントブランキング時間回路がタイムアウトするまで、立ち上がりイベントが立ち上がりイベント信号を発生させないように阻止するために提供されてもよい。さらなる実施形態によると、立ち上がりイベントブランキング時間回路は、クロックソースに結合されるカウンタと、カウンタに結合されるコンパレータと、コンパレータに結合されるブランキング時間レジスタとを備えてもよい。
さらなる実施形態によると、立ち上がりイベントブランキング時間回路は、複数の直列に接続された単位遅延要素と、複数の直列に接続された単位遅延要素の個別の１つに結合される入力を有する、マルチプレクサとを備えてもよい。さらなる実施形態によると、立ち下がりイベントブランキング時間回路が、立ち下がりイベントブランキング時間回路がタイムアウトするまで、立ち下がりイベントが立ち下がりイベント信号を発生させないように阻止するために提供されてもよい。さらなる実施形態によると、立ち下がりイベントブランキング時間回路は、クロックソースに結合されるカウンタと、カウンタに結合されるコンパレータと、コンパレータに結合されるブランキング時間レジスタとを備えてもよい。さらなる実施形態によると、立ち下がりイベントブランキング時間回路は、複数の直列に接続された単位遅延要素と、複数の直列に接続された単位遅延要素の個別の１つに結合される入力を有する、マルチプレクサとを備えてもよい。
さらなる実施形態によると、立ち上がりイベントデッドバンド時間回路が、立ち上がりイベントデッドバンド時間回路がタイムアウトするまで、第２の出力駆動信号を阻止するために提供されてもよい。さらなる実施形態によると、立ち上がりイベントデッドバンド時間回路は、クロックソースに結合されるカウンタと、カウンタに結合されるコンパレータと、コンパレータに結合されるデッドバンド時間レジスタとを備えてもよい。
さらなる実施形態によると、立ち上がりイベントデッドバンド時間回路は、複数の直列に接続された単位時間遅延要素と、複数の直列に接続された単位遅延要素の個別の１つに結合される入力を有する、マルチプレクサとを備えてもよい。さらなる実施形態によると、各単位時間遅延要素は、固定時間遅延を提供する。さらなる実施形態によると、固定時間遅延は、約５ナノ秒であってもよい。
さらなる実施形態によると、立ち下がりイベントデッドバンド時間回路が、立ち下がりイベントデッドバンド時間回路がタイムアウトするまで、第１の出力駆動信号を阻止するために提供されてもよい。さらなる実施形態によると、立ち下がりイベントデッドバンド時間回路は、クロックソースに結合されるカウンタと、カウンタに結合されるコンパレータと、コンパレータに結合されるデッドバンド時間レジスタとを備えてもよい。さらなる実施形態によると、立ち下がりイベントデッドバンド時間回路は、複数の直列に接続された単位時間遅延要素と、複数の直列に接続された単位遅延要素の個別の１つに結合される入力を有する、マルチプレクサとを備えてもよい。さらなる実施形態によると、各単位時間遅延要素は、固定時間遅延を提供する。
さらなる実施形態によると、複数の出力極性逆転回路が、提供されてもよく、複数の出力極性逆転回路のそれぞれの１つは、複数の出力の個別の１つに結合されてもよく、第１の論理レベルが、出力極性逆転回路に適用され得るとき、複数の出力の個別の１つは、非反転出力駆動信号を提供し、第２の論理レベルが、出力極性逆転回路に適用され得るとき、複数の出力の個別の１つは、反転出力駆動信号を提供する。
さらなる実施形態によると、複数の出力ステアリングマルチプレクサが、提供されてもよく、複数の出力ステアリングマルチプレクサは、複数の出力の個別の１つを個別の信号を、論理高、論理低、または高インピーダンスのいずれかに結合させる。さらなる実施形態によると、複数の出力ステアリングマルチプレクサは、実質的に瞬時に、複数の出力への信号の結合を変更する。さらなる実施形態によると、複数の出力ステアリングマルチプレクサは、次の立ち上がりイベント信号と同期して、複数の出力への信号の結合を変更する。
さらなる実施形態によると、立ち上がりおよび立ち下がりイベント入力に結合される出力を有する、パルス幅変調（ＰＷＭ）ジェネレータが、提供されてもよい。さらなる実施形態によると、相補出力ジェネレータモジュールは、ハーフブリッジモードで構成されてもよい。さらなる実施形態によると、相補出力ジェネレータモジュールは、プッシュプルモードで構成されてもよい。さらなる実施形態によると、相補出力ジェネレータモジュールは、順方向フルブリッジモードで構成されてもよい。さらなる実施形態によると、相補出力ジェネレータモジュールは、逆方向フルブリッジモードで構成されてもよい。さらなる実施形態によると、相補出力ジェネレータモジュールは、ステアリングモードで構成されてもよい。さらなる実施形態によると、相補出力ジェネレータモジュールは、同期ステアリングモードで構成されてもよい。
別の実施形態によると、相補波形を発生させるための方法は、少なくとも１つの立ち上がりイベントソースを複数の立ち上がりイベントソースから選択するステップと、プログラム可能立ち上がりイベントブランキング時間周期内において、後続の少なくとも１つの立ち下がりイベントのブランキングを提供するステップと、立ち上がりイベント信号を発生させるための立ち上がりイベントソースエッジまたは立ち上がりイベントソース電圧レベルの検出を選択するステップと、少なくとも１つの立ち下がりイベントソースを複数の立ち下がりイベントソースから選択するステップと、プログラム可能立ち下がりイベントブランキング時間周期内において、後続の少なくとも１つの立ち上がりイベントのブランキングを提供するステップと、立ち下がりイベント信号を発生させるための立ち下がりイベントソースエッジまたは立ち下がりイベントソース電圧レベルの検出を選択するステップと、少なくとも１つの立ち下がりイベントの検出まで、少なくとも１つの立ち上がりイベントの検出に応じて、少なくとも１つの第１の出力をアサートするステップと、次の少なくとも１つの立ち上がりイベントの検出まで、少なくとも１つの立ち下がりイベントの検出に応じて、少なくとも１つの第２の出力をアサートするステップとを含んでもよい。
本方法のさらなる実施形態によると、立ち上がりイベント位相遅延を提供するステップが、提供されてもよく、立ち上がりイベント位相遅延は、立ち上がりイベント信号を遅延させる。本方法のさらなる実施形態によると、立ち下がりイベント位相遅延を提供するステップが、提供されてもよく、立ち下がりイベント位相遅延は、立ち下がりイベント信号を遅延させる。本方法のさらなる実施形態によると、デッドバンド時間を提供するステップは、第１の出力をアサートするステップと、第２の出力をアサートするステップとの間に提供されてもよい。本方法のさらなる実施形態によると、デッドバンド時間を提供するステップは、第２の出力をディアサートするステップの後、第１の出力のアサーションを遅延させるステップを含んでもよい。本方法のさらなる実施形態によると、デッドバンド時間を提供するステップは、第１の出力をディアサートするステップの後、第２の出力のアサーションを遅延させるステップを含んでもよい。本方法のさらなる実施形態によると、自動シャットダウンのアサーションに応じて、出力の全てを所定の論理レベルに強制するステップが、提供されてもよい。
本願明細書は、例えば、以下の項目も提供する。
（項目１）
マイクロコントローラのための相補出力ジェネレータモジュールであって、前記相補出力ジェネレータは、前記マイクロコントローラの処理コアを通して構成可能であり、前記相補出力ジェネレータは、
クロックソースに結合されたクロック入力と、
プログラム可能に選択可能な複数の立ち上がりイベント入力であって、前記選択された立ち上がりイベント入力のうちの少なくとも１つは、少なくとも１つの立ち上がりイベントが、前記立ち上がりイベント入力のうちの個別の選択された１つにおいて生じるとき、前記クロックソースと同期する立ち上がりイベント信号を始動させる、複数の立ち上がりイベント入力と、
プログラム可能に選択可能な複数の立ち下がりイベント入力であって、前記選択された立ち下がりイベント入力のうちの少なくとも１つは、少なくとも１つの立ち下がりイベントが、前記立ち下がりイベント入力のうちの個別の選択された１つにおいて生じるとき、前記クロックソースと同期する立ち下がりイベント信号を始動させる、複数の立ち下がりイベント入力と、
複数の出力であって、
前記複数の出力のうちの第１の出力は、前記立ち下がりイベント信号の検出まで、前記立ち上がりイベント信号の検出に応じて、第１の出力駆動信号をアサートし、
前記複数の出力のうちの第２の出力は、次の立ち上がりイベント信号の検出まで、前記立ち下がりイベント信号の検出に応じて、第２の出力駆動信号をアサートする、
複数の出力と
を備える、相補出力ジェネレータモジュール。
（項目２）
前記クロック入力と複数のクロックソースとの間に結合されたクロックマルチプレクサをさらに備え、前記クロックマルチプレクサは、前記複数のクロックソースのうちの１つを選択するように適合されている、項目１に記載の相補出力ジェネレータモジュール。
（項目３）
立ち上がりイベントブランキング時間回路をさらに備え、前記立ち上がりイベントブランキング時間回路は、前記立ち上がりイベントブランキング時間回路がタイムアウトするまで、前記立ち上がりイベントが前記立ち上がりイベント信号を発生させないように阻止する、項目１に記載の相補出力ジェネレータモジュール。
（項目４）
前記立ち上がりイベントブランキング時間回路は、
前記クロックソースに結合されたカウンタと、
前記カウンタに結合されたコンパレータと、
前記コンパレータに結合されたブランキング時間レジスタと
を備える、項目３に記載の相補出力ジェネレータモジュール。
（項目５）
前記立ち上がりイベントブランキング時間回路は、
複数の直列に接続された単位遅延要素と、
前記複数の直列に接続された単位遅延要素の個別の１つに結合された入力を有するマルチプレクサと
を備える、項目３に記載の相補出力ジェネレータモジュール。
（項目６）
立ち下がりイベントブランキング時間回路をさらに備え、前記立ち下がりイベントブランキング時間回路は、前記立ち下がりイベントブランキング時間回路がタイムアウトするまで、前記立ち下がりイベントが前記立ち下がりイベント信号を発生させないように阻止する、項目１に記載の相補出力ジェネレータモジュール。
（項目７）
前記立ち下がりイベントブランキング時間回路は、
前記クロックソースに結合されたカウンタと、
前記カウンタに結合されたコンパレータと、
前記コンパレータに結合されたブランキング時間レジスタと
を備える、項目６に記載の相補出力ジェネレータモジュール。
（項目８）
前記立ち下がりイベントブランキング時間回路は、
複数の直列に接続された単位遅延要素と、
前記複数の直列に接続された単位遅延要素の個別の１つに結合された入力を有するマルチプレクサと
を備える、項目６に記載の相補出力ジェネレータモジュール。
（項目９）
立ち上がりイベントデッドバンド時間回路をさらに備え、前記立ち上がりイベントデッドバンド時間回路は、前記立ち上がりイベントデッドバンド時間回路がタイムアウトするまで、前記第２の出力駆動信号を阻止する、項目１に記載の相補出力ジェネレータモジュール。
（項目１０）
前記立ち上がりイベントデッドバンド時間回路は、
前記クロックソースに結合されたカウンタと、
前記カウンタに結合されたコンパレータと、
前記コンパレータに結合されたデッドバンド時間レジスタと
を備える、項目９に記載の相補出力ジェネレータモジュール。
（項目１１）
前記立ち上がりイベントデッドバンド時間回路は、
複数の直列に接続された単位時間遅延要素と、
前記複数の直列に接続された単位遅延要素の個別の１つに結合された入力を有するマルチプレクサと
を備える、項目９に記載の相補出力ジェネレータモジュール。
（項目１２）
各単位時間遅延要素は、固定時間遅延を提供する、項目１１に記載の相補出力ジェネレータモジュール。
（項目１３）
前記固定時間遅延は、約５ナノ秒である、項目１２に記載の相補出力ジェネレータモジュール。
（項目１４）
立ち下がりイベントデッドバンド時間回路をさらに備え、前記立ち下がりイベントデッドバンド時間回路は、前記立ち下がりイベントデッドバンド時間回路がタイムアウトするまで、前記第１の出力駆動信号を阻止する、項目１に記載の相補出力ジェネレータモジュール。
（項目１５）
前記立ち下がりイベントデッドバンド時間回路は、
前記クロックソースに結合されたカウンタと、
前記カウンタに結合されたコンパレータと、
前記コンパレータに結合されたデッドバンド時間レジスタと
を備える、項目１４に記載の相補出力ジェネレータモジュール。
（項目１６）
前記立ち下がりイベントデッドバンド時間回路は、
複数の直列に接続された単位時間遅延要素と、
前記複数の直列に接続された単位遅延要素の個別の１つに結合された入力を有するマルチプレクサと
を備える、項目１４に記載の相補出力ジェネレータモジュール。
（項目１７）
各単位時間遅延要素は、固定時間遅延を提供する、項目１６に記載の相補出力ジェネレータモジュール。
（項目１８）
複数の出力極性逆転回路をさらに備え、前記複数の出力極性逆転回路のそれぞれの１つは、前記複数の出力の個別の１つに結合され、第１の論理レベルが前記出力極性逆転回路に適用されると、前記複数の出力の個別の１つは、非反転出力駆動信号を提供し、第２の論理レベルが前記出力極性逆転回路に適用されると、前記複数の出力の個別の１つは、反転出力駆動信号を提供する、項目１に記載の相補出力ジェネレータモジュール。
（項目１９）
複数の出力ステアリングマルチプレクサをさらに備え、前記複数の出力ステアリングマルチプレクサは、前記複数の出力の個別の１つを個別の信号、論理高、論理低、または高インピーダンスのいずれかに結合させる、項目１に記載の相補出力ジェネレータモジュール。
（項目２０）
前記複数の出力ステアリングマルチプレクサは、実質的に瞬時に、前記複数の出力への信号の結合を変更する、項目１９に記載の相補出力ジェネレータモジュール。
（項目２１）
前記複数の出力ステアリングマルチプレクサは、次の立ち上がりイベント信号と同期して、前記複数の出力への信号の結合を変更する、項目１９に記載の相補出力ジェネレータモジュール。
（項目２２）
前記立ち上がりおよび立ち下がりイベント入力に結合された出力を有するパルス幅変調（ＰＷＭ）ジェネレータをさらに備える、項目１に記載の相補出力ジェネレータモジュール。
（項目２３）
前記相補出力ジェネレータモジュールは、ハーフブリッジモードで構成されている、項目１に記載の相補出力ジェネレータモジュール。
（項目２４）
前記相補出力ジェネレータモジュールは、プッシュプルモードで構成されている、項目１に記載の相補出力ジェネレータモジュール。
（項目２５）
前記相補出力ジェネレータモジュールは、順方向フルブリッジモードで構成されている、項目１に記載の相補出力ジェネレータモジュール。
（項目２６）
前記相補出力ジェネレータモジュールは、逆方向フルブリッジモードで構成されている、項目１に記載の相補出力ジェネレータモジュール。
（項目２７）
前記相補出力ジェネレータモジュールは、ステアリングモードで構成されている、項目１に記載の相補出力ジェネレータモジュール。
（項目２８）
前記相補出力ジェネレータモジュールは、同期ステアリングモードで構成されている、項目１に記載の相補出力ジェネレータモジュール。
（項目２９）
相補波形を発生させるための方法であって、前記方法は、
少なくとも１つの立ち上がりイベントソースを複数の立ち上がりイベントソースから選択するステップと、
プログラム可能立ち上がりイベントブランキング時間周期内において、後続の少なくとも１つの立ち下がりイベントのブランキングを提供するステップと、
立ち上がりイベント信号を発生させるための立ち上がりイベントソースエッジまたは立ち上がりイベントソース電圧レベルの検出を選択するステップと、
少なくとも１つの立ち下がりイベントソースを複数の立ち下がりイベントソースから選択するステップと、
プログラム可能立ち下がりイベントブランキング時間周期内において、後続の少なくとも１つの立ち上がりイベントのブランキングを提供するステップと、
立ち下がりイベント信号を発生させるための立ち下がりイベントソースエッジまたは立ち下がりイベントソース電圧レベルの検出を選択するステップと、
前記少なくとも１つの立ち下がりイベントの検出まで、前記少なくとも１つの立ち上がりイベントの検出に応じて、少なくとも１つの第１の出力をアサートするステップと、
次の少なくとも１つの立ち上がりイベントの検出まで、前記少なくとも１つの立ち下がりイベントの検出に応じて、少なくとも１つの第２の出力をアサートするステップと
を含む、方法。
（項目３０）
立ち上がりイベント位相遅延を提供するステップをさらに含み、前記立ち上がりイベント位相遅延は、前記立ち上がりイベント信号を遅延させる、項目２９に記載の方法。
（項目３１）
立ち下がりイベント位相遅延を提供するステップをさらに含み、前記立ち下がりイベント位相遅延は、前記立ち下がりイベント信号を遅延させる、項目２９に記載の方法。
（項目３２）
前記第１の出力をアサートするステップと、前記第２の出力をアサートするステップとの間のデッドバンド時間を提供するステップをさらに含む、項目２９に記載の方法。
（項目３３）
前記デッドバンド時間を提供するステップは、前記第２の出力をディアサートするステップの後、前記第１の出力のアサーションを遅延させるステップを含む、項目３２に記載の方法。
（項目３４）
前記デッドバンド時間を提供するステップは、前記第１の出力をディアサートするステップの後、前記第２の出力のアサーションを遅延させるステップを含む、項目３１に記載の方法。
（項目３５）
自動シャットダウンのアサーションに応じて、出力の全てを所定の論理レベルに強制するステップをさらに含む、項目２９に記載の方法。
本開示のより完全な理解は、付随の図面と関連して検討される、以下の説明を参照することによって得られ得る。
図１および２は、本開示の具体的例示的実施形態による、ソフトウェア構成可能相補出力ジェネレータモジュールの概略ブロック図を図示する。 図１および２は、本開示の具体的例示的実施形態による、ソフトウェア構成可能相補出力ジェネレータモジュールの概略ブロック図を図示する。 図３および４は、本開示の別の具体的例示的実施形態による、ソフトウェア構成可能相補出力ジェネレータモジュールの概略ブロック図を図示する。 図３および４は、本開示の別の具体的例示的実施形態による、ソフトウェア構成可能相補出力ジェネレータモジュールの概略ブロック図を図示する。 図５および６は、本開示のさらに具体的例示的実施形態による、ソフトウェア構成可能相補出力ジェネレータモジュールの概略ブロック図を図示する。 図５および６は、本開示のさらに具体的例示的実施形態による、ソフトウェア構成可能相補出力ジェネレータモジュールの概略ブロック図を図示する。 図７は、本開示の具体的例示的実施形態による、図１−６に示されるような立ち上がりおよび立ち下がりイベント入力ブロック、ブランキングおよび位相遅延のための回路の概略ブロック図を図示する。 図８は、本開示の教示による、アナログ時間遅延回路のより詳細な概略ブロック図の概略ブロック図を図示する。 図９は、本開示の教示による、デジタル時間遅延回路のより詳細な概略ブロック図を図示する。 図１０は、本開示の教示による、相補出力ジェネレータを有する、混合信号集積回路デバイスの概略ブロック図を図示する。 図１１は、典型的スイッチモード電力供給装置（ＳＭＰＳ）用途において使用される電源コンポーネントの概略図を図示する。 図１２は、負荷を駆動させる典型的フルブリッジ用途において使用される、電源コンポーネントの概略図を図示する。
本開示は、種々の修正および代替形態を被り得るが、その具体的例示的実施形態が、図面に図示され、本明細書に詳細に説明される。しかしながら、具体的例示的実施形態の本明細書の説明は、本開示を本明細書に開示される特定の形態に限定することを意図するものではなく、対照的に、本開示は、添付の請求項によって定義される、あらゆる修正および均等物を網羅するものとすることを理解されたい。
（詳細な説明）
相補出力ジェネレータ（ＣＯＧ）モジュールは、本開示の教示によると、立ち上がりおよび立ち下がりイベントソースによって判定された少なくとも２つの相補信号を発生させる。ＣＯＧモジュールの単純構成では、立ち上がりおよび立ち下がりイベントソースは、例えば、限定ではないが、所望の周期およびデューティサイクルを有する、ＰＷＭ信号であり得る、同一の信号である。ＣＯＧモジュールは、本単一入力信号を少なくとも２つの相補出力信号に変換してもよい。少なくとも２つの出力信号の周波数およびデューティサイクルは、実質的に、単一入力信号のものと一致する。他のおよびさらなる構成は、デジタル設計の当業者および本開示の利益を有する者に容易に明白となるであろう。相補出力ジェネレータは、２０１３年７月１６日発行のＳｔｅｅｄｍａｎ， ｅｔ ａｌ．による共同所有の米国特許第８，４８７，６８５Ｂ２号「Ｅｎｈａｎｃｅｄ Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｗａｖｅｆｏｒｍ Ｇｅｎｅｒａｔｏｒ」に開示されており、あらゆる目的のために、参照することによって本明細書に組み込まれる。本開示の種々の実施形態によると、相補出力ジェネレータ（ＣＯＧ）モジュールは、その機能性において向上され得る。例えば、限定ではないが、以下の付加的新しく、新規、かつ非自明の特徴のうちの少なくとも１つが、本開示の具体的例示的実施形態によると、ＣＯＧモジュール内に実装されてもよい。
ＣＯＧモジュールは、出力波形のハーフブリッジ、フルブリッジ、およびステアリングを提供する。ＣＯＧモジュールは、少なくとも６つの動作モードを提供し得る。
（１）ハーフブリッジモード
（２）プッシュプルモード
（３）順方向フルブリッジモード
（４）逆方向フルブリッジモード
（５）ステアリングモード
（６）同期ステアリングモード
ハーフブリッジモード
ハーフブリッジモードでは、非重複（デッドバンド）時間が、２つのＣＯＧモジュール出力間に挿入され、種々の電力供給装置用途におけるパワートランジスタシュートスルー電流を防止する。
プッシュプルモード
プッシュプルモードでは、ＣＯＧモジュール出力の波形発生は、２つの使用される出力間で交替する。本交替は、いくつかの変圧器ベースの電力供給装置設計を駆動させるために要求される、プッシュプル効果を生成する。出力間のデッドバンドは、概して、変圧器負荷を駆動させるとき要求されない。
フルブリッジモード
順方向および逆方向フルブリッジ駆動モードでは、ＣＯＧモジュールの出力は、拡張キャプチャ、コンペア、およびＰＷＭ（ＥＣＣＰ）型フルブリッジ駆動に準拠する。１つの出力は、変調され、他の３つの出力は、静的値に保持され得る。ＥＣＣＰ用途は、ｗｗｗ．ｍｉｃｒｏｃｈｉｐ．ｃｏｍにおいて利用可能なＭｉｃｒｏｃｈｉｐアプリケーションノートＡＮ９０６、ＡＮ１１７８、ＡＮ１１３８、ＡＮ１３０５、ＡＮ８９３、ＡＮ１２４４等により完全に説明されており、これらのアプリケーションノートは全て、あらゆる目的のために、参照することによって本明細書に組み込まれる。
ステアリングモード
ステアリングモードでは、複数の信号が、４つのＣＯＧモジュール出力のいずれかにステアリングされ得る。同期ステアリングモードでは、ステアリング構成への変更は、次の立ち上がりイベント入力においてのみ生じる。非同期モードでは、ステアリングは、次の命令サイクルに実施される。
ＣＯＧモジュールはさらに、以下の特徴を提供し得る。
選択可能クロック制御
パラレルイネーブルを伴う選択可能立ち上がりおよび立ち下がりイベントトリガソース
出力極性制御
出力ステアリング
立ち上がりイベントに同期される、または
瞬時効果
以下を用いたデッドバンド制御
アナログまたはクロックトデッドバンド
独立立ち上がりおよび立ち下がりイベントデッドバンドイネーブル
独立立ち上がりおよび立ち下がりイベントデッドバンドカウンタ
以下を用いたブランキング制御
独立立ち上がりおよび立ち下がりイベントイネーブル
独立立ち上がりおよび立ち下がりイベントブランキングカウンタ
以下を用いた位相制御
独立立ち上がりおよび立ち下がりイベントイネーブル遅延
独立立ち上がりおよび立ち下がりイベント位相カウンタ
以下を用いた自動シャットダウン制御
パラレルイネーブルを伴う選択可能シャットダウンソース
自動リスタートイネーブル
自動シャットダウンオーバーライド制御
ここで図面を参照すると、具体的例示的実施形態の詳細が、図式的に図示される。図面中の同一要素は、同一番号によって表され、類似要素は、異なる小文字の添え字を伴う同一番号によって表されるであろう。
図１から６を参照すると、描写されるは、本開示の具体的例示的実施形態による、ソフトウェア構成可能相補出力ジェネレータ（ＣＯＧ）モジュールの概略ブロック図である。他のおよびさらなるＣＯＧモジュールは、本開示の範囲内で構成されるソフトウェアであってもよく、本明細書で検討される。ＣＯＧモジュールは、概して、番号１００（図１および２−１００ａ、図３および４−１００ｂ、および図５および６−１００ｃ）によって表される。
選択可能クロックソース
クロックソースＣｋが、マルチプレクサ１０２を用いて選択されてもよい。マルチプレクサ１０２は、出力ＣＳ＜ｎ＞を有するクロックソースレジスタ（図示せず）から制御されてもよく、ｎは、２進値であってもよい。選択されたクロックソースＣｋは、以下により完全に説明されるように、ＣＯＧモジュール１００全体を通して使用されてもよい。
また、図７を参照すると、描写されるのは、本開示の具体的例示的実施形態による、立ち上がりおよび立ち下がりイベント入力ブロックと、図１−６に示されるようなブランキングおよび位相遅延のための回路の概略ブロック図である。
選択可能立ち上がりおよび立ち下がりイベントトリガソース
全立ち上がりおよび立ち下がりイベントトリガソース入力のためのパラレルイネーブルは、より動作柔軟性を提供する。少なくとも１つの立ち上がりイベントソースが、立ち上がりイベント入力ブロック１０４を用いて選択されてもよい。立ち上がりイベント入力ブロック１０４の制御は、出力ＲＳ＜ｐ＞を有する、立ち上がりイベントソースレジスタ（図示せず）を用いてもよい。立ち上がりイベントソースレジスタは、所望される少なくとも１つの立ち上がりイベントソースに対応するｐ−ビットパターンを記憶してもよい。少なくとも１つの立ち下がりイベントソースが、立ち下がりイベント入力ブロック１０６を用いて選択されてもよい。立ち下がりイベント入力ブロック１０６の制御は、出力ＦＳ＜ｐ＞を有する、立ち下がりイベントソースレジスタ（図示せず）を用いてもよく、立ち下がりイベントソースレジスタは、所望される少なくとも１つの立ち下がりイベントソースに対応するｐ−ビットパターンを記憶してもよい。立ち上がりおよび立ち下がりイベントは、同一のソース、例えば、信号ソースからの単一出力であってもよい。本信号ソースは、選択されたクロックソースＣｋと同期または非同期であってもよい。立ち上がりイベントが生じるレートは、信号周波数を判定し得る。立ち上がりイベント入力から立ち下がりイベント入力までの時間は、信号デューティサイクルを判定し得る。
独立立ち上がりおよび立ち下がりイベントイネーブル遅延
別個かつ独立の立ち上がりおよび立ち下がりイベントイネーブル遅延、例えば、ブランキング遅延は、より動作柔軟性を提供する。立ち上がりイベントソースは、ＡＮＤゲート７０４ｐがそこに入力されるＲＳ−ｐに関して論理高を有するとき、選択されてもよい。立ち下がりイベントソースは、インバータ７０６ｐを用いて、立ち上がり信号になるように反転され、ＡＮＤゲート７０４ｐがそこに入力されるＦＳ−ｐに関して論理高を有するとき、選択されてもよい。各ＡＮＤゲート７０４出力は、イベント論理レベルのゲートおよびストレージレジスタの両方として作用する、個別のラッチ７０８のＤ−入力に結合される。ラッチ７０８のラッチイネーブル（ＬＥ）が、論理低（「０」）にあるとき、そのＤ−入力における論理レベルは、Ｑ−出力にパスされず、Ｑ−出力は、ラッチイネーブル（ＬＥ）が論理高にあった最後の時間からのＤ−入力の論理レベルを維持するであろう。ラッチイネーブル（ＬＥ）が、論理高にあるとき、Ｑ−出力は、ラッチ７０８のＤ−入力に従うであろう。
ラッチ７０８のラッチイネーブル（ＬＥ）は、立ち下がりイベントと関連付けられたブランキングカウンタ７１８に結合されてもよく、立ち下がりイベントを記憶するために使用されるラッチ７０８のラッチイネーブル（ＬＥ）は、立ち上がりイベントと関連付けられたブランキングカウンタ７１８に結合されてもよい。ブランキング遅延の量は、該当する場合、ブランキングカウンタ７１８によって判定され、そのブランキング時間は、出力ＢＬＫ＜ｑ＞を有するブランキングレジスタ（図示せず）からロードされる。立ち上がりイベントと関連付けられた１つのブランキングカウンタ７１８は、立ち下がりイベントのために使用されるラッチ７０８のＬＥ入力に結合される、その出力ＢＬＫＲ＜ｑ＞を有し、立ち下がりイベントと関連付けられた第２のブランキングカウンタ７１８は、立ち上がりイベントのために使用されるラッチ７０８のＬＥ入力に結合される、その出力ＢＬＫＦ＜ｑ＞を有する。したがって、個別の立ち上がりおよび立ち下がりブランキングカウンタ７１８は、他の立ち上がりまたは立ち下がりイベント信号が、要求されるブランキング時間が先行する立ち上がりまたは立ち下がりイベントの終了後に切れる前に認識されないように「阻止またはロックアウト」してもよい。ゼロ値、例えば、ＢＬＫ＜０００＞に対しては、ブランキング時間は、導入されない。
イベントソースのエッジおよびレベル感知
立ち上がりおよび／または立ち下がりイベントソースは、レベルまたはエッジ検出感知可能として選択されてもよい。ラッチ７０８の各Ｑ−出力は、スイッチ（デマルチプレクサ）７１０を通して、レベル検出器７１２、または直接、ＯＲゲート７１６の入力のいずれかに結合されてもよい。スイッチ７１０が、ラッチ７０８のＱ−出力を直接ＯＲゲート７１６の入力に結合すると、イベントの論理高は、ＯＲゲート７１６の出力を論理高にさせるであろう。ラッチ７０８のＱ−出力が、レベル検出器７１２に結合されると、論理高に対する信号レベル「立ち上がりエッジ」は、ＯＲゲート７１４の出力を論理高にさせるであろう。ＯＲゲート７１４の出力は、位相遅延ブロック９００の入力に結合されてもよく、その出力は、ＯＲゲート７１６の入力に結合されてもよい。位相遅延ブロック９００は、出力ＰＨ＜ｑ＞を有する位相遅延レジスタ（図示せず）からの値に従って、遅延（位相）を選択された立ち上がりおよび／または立ち下がりイベントに導入するために使用されてもよく、ｑは、２進値である。ｑが、ゼロ（０）であるとき、位相遅延は、選択された立ち上がりおよび／または立ち下がりイベントに適用されない。本位相遅延は、図９に示されるように、デジタル的に導出されてもよく、または図８に示されるように、アナログ手段によって導出されてもよい。
図１−６に戻って参照すると、立ち上がりイベント入力ブロック１０４からの出力は、ＲＳラッチ１０８の設定（Ｓ）入力に結合され、立ち上がりイベント入力ブロック１０４出力が、論理高になると、ＲＳラッチ１０８が設定され、そのＱ−出力は、論理高になるであろう。しかしながら、ＯＲゲート１１０からの論理高が、ＲＳラッチ１０８のリセット（Ｒ）入力に結合される場合、そのＱ−出力は、論理低に戻るであろう。ＲＳラッチ１０８は、リセットし、そのＱ−出力は、立ち下がりイベント入力ブロック１０６出力が、論理高をアサートする、例えば、立ち下がりイベントが検出される、インバータ１１２の入力が、論理低にプルされる、またはＲＳラッチ１０８のＱ−出力が、論理高になるとき、論理低になるであろう。ＲＳラッチ１０８は、リセットによって支配され、したがって、ＯＲゲート１１０からの任意の立ち下がりイベント、例えば、立ち下がりイベント入力ブロック１０６からの立ち下がりイベント信号、インバータ１１２からの強制リセット、および／またはＲＳラッチ１１４によって支配される。
エッジ対レベル感知
一般に、周期的ソースから駆動されるイベントは、エッジ検出されるべきであり、標的回路、例えば、スイッチモード電力供給装置（ＳＭＰＳ）における電圧閾値から導出されるイベントは、レベル感知可能であるべきである。以下の２つの実施例を検討する。第１の実施例は、周期が、５０％デューティサイクルクロックによって判定され、ＣＯＧモジュール出力デューティサイクルが、コンパレータを通してフィードバックされる電圧レベルによって判定される、用途である。クロック入力が、レベル感知可能である場合、５０％未満のデューティサイクルは、一貫性のない動作を呈し得る。第２の実施例は、第１の実施例に類似するが、デューティサイクルは、１００％に近い。（例えば、ＳＭＰＳの）フィードバックコンパレータ高／低遷移は、ＣＯＧモジュール駆動をオフにトリップするが、周期ソースは、ほぼ瞬時に、駆動をオンに戻す。オフサイクルが、十分に短い場合、コンパレータ入力は、ヒステリシスバンドの低側に到達せず、出力変化を不可能にし得る。コンパレータ出力は、低に留まり、エッジ感知をトリガするための高／低遷移がない場合、ＣＯＧモジュール出力の駆動は、一定駆動オン状態のままである。
立ち上がりイベント
立ち上がりイベントは、出力信号アクティブデューティサイクル周期を開始させ得る。立ち上がりイベントは、選択された立ち上がりイベントソースの低／高遷移である。立ち上がり位相遅延が、ゼロであるとき、出力は、瞬時に開始し得る。いくつかのモードでは、立ち上がりデッドバンド時間は、随意の位相遅延後に適用されてもよい。立ち上がりイベントソースは、以下のアクションのうちの任意または全部を生じさせ得る。
立ち上がりイベント位相遅延カウンタを開始させる（イネーブルにされる場合）
立ち下がりイベント入力ブランキングを開始させる（イネーブルにされる場合）
ハーフブリッジモードでは、位相遅延後、立ち上がりデッドバンド遅延を開始させる（イネーブルにされる場合）
ハーフブリッジモードでは、立ち上がりデッドバンド遅延後、ＯＵＴ０出力を設定する
ハーフブリッジモードでは、立ち上がり位相遅延後、ＯＵＴ１出力をクリアにする
ステアリングモードでは、同期後、ＯＵＴ０出力を設定する（イネーブルにされる場合）
プッシュプルモードでは、ＯＵＴ１がクリアされた後、ＯＵＴ０を設定する、またはＯＵＴ０がクリアされた後、ＯＵＴ１を設定する
フルブリッジモードでは、ＯＵＴ３を順方向に設定する、またはＯＵＴ１を逆方向に設定する
立ち下がりイベント
立ち下がりイベントは、出力信号アクティブデューティサイクル周期を終止させる。立ち下がりイベントは、選択される立ち下がりイベントソースの低／高遷移である。立ち下がり位相遅延が、ゼロであるとき、出力は、瞬時に終了し得る。いくつかのモードでは、立ち下がりデッドバンド時間は、随意の位相遅延後、適用されてもよい。立ち下がりイベントソースは、以下のアクションのうちの任意または全部を生じさせ得る。
立ち下がりイベント位相遅延カウンタを開始する（イネーブルにされる場合）
立ち上がりイベント入力ブランキングを開始する（イネーブルにされる場合）
ハーフブリッジモードでは、位相遅延後、立ち下がりデッドバンド遅延を開始する（イネーブルにされる場合）
ハーフブリッジモードでは、立ち下がりデッドバンド遅延後、ＯＵＴ１出力を設定する
ハーフブリッジモードでは、立ち下がり位相遅延後、ＯＵＴ０出力をクリアにする
ステアリングモードでは、ＯＵＴ０出力をクリアにする（立ち下がりに対して同期しない）
プッシュプルモードでは、ＯＵＴ０が設定される場合、ＯＵＴ０をクリアにする、またはＯＵＴ１がクリアにされる場合、ＯＵＴ１をクリアにする
フルブリッジモードでは、ＯＵＴ３を順方向にクリアにする、またはＯＵＴ１を逆方向にクリアにする
好ましくは、全モードは、立ち下がりによって支配される。立ち上がりソースは、設定入力をフィードし、立ち下がりソースは、ＳＲラッチ１０８のリセットをフィードする。ＳＲラッチ１０８は、リセットによって支配され、立ち下がりソースは、常時、「優先」であり、それによって、ＳＲラッチ１０８の出力をクリアにするであろう。
ブランキング制御
入力ブランキングは、任意の選択されたアナログ入力のイベント入力、例えば、立ち上がりおよび／または立ち下がりイベントが、短時間周期の間、無視される、例えば、マスキングまたはブランキングされ得る、機能である。これは、電源コンポーネントのオン／オフによって生じる電気的過渡現象（雑音）が、偽イベントを発生させないように防止するためのものである。ＣＯＧモジュールは、立ち上がりイベントブランキングタイマ（カウンタ）および立ち下がりイベントブランキングタイマ（カウンタ）を含有してもよい。立ち上がりおよび立ち下がりイベントブランキングタイマ（カウンタ）は、それらがブランキングし得る、立ち下がりおよび立ち上がりイベントと相互結合されてもよい。例えば、立ち下がりイベントブランキングイベントブランキングタイマ（カウンタ）は、立ち上がり入力イベントをブランキングするために使用されてもよく、立ち上がりイベントブランキングイベントブランキングタイマ（カウンタ）は、立ち下がり入力イベントをブランキングするために使用されてもよい。いったん開始されると、ブランキングは、対応するブランキングレジスタ（図示せず）出力ＢＬＫＦ＜ｑ＞およびＢＬＫＲ＜ｑ＞によって規定された時間の間、延長してもよい。ブランキングは、ゼロから個別のブランキングレジスタ内の値までのクロック周期をカウントすることによって（図９）、またはマルチプレクサによって選択されたアナログ時間遅延によって（図８）、時間調節される。
以下の特徴は、ブランキングのために利用可能であり得る。
独立立ち上がりイベントおよび立ち下がりイベントブランキングモード選択
独立立ち上がりイベントおよび立ち下がりイベントブランキングカウンタ
以下のブランキングモードが、利用可能であり得る。
ブランキングディスエーブル
瞬時ブランキング
ブランキングディスエーブル
ブランキング機能７１８が、ディスエーブルにされると、立ち上がりイベントおよび／または立ち下がりイベント入力は、任意のブランキング介入を伴わずに、瞬時に、ラッチ７０８およびデマルチプレクサ７１０を通してパスされ得る（図７参照）。
瞬時ブランキング
瞬時ブランキングでは、立ち上がりイベントは、瞬時に、立ち下がりイベント入力をブランキングし得る、立ち上がりイベントブランキングカウンタを開始し得る。立ち下がりイベントは、瞬時に、立ち上がりイベント入力をブランキングし得る、立ち下がりイベントブランキングカウンタを開始し得る。瞬時ブランキングは、非ゼロ値ＢＬＫ＜ｑ＞を適切なブランキングカウンタに書き込むことによって、イネーブルにされ得る。ブランキングカウンタは、クロックパルスの立ち上がりエッジでインクリメントされ得る。立ち上がりイベントおよび立ち下がりイベントが、アナログ信号からのものであり、したがって、同期され得ないため、各サイクル毎に実装される実際のブランキングにある程度のジッタが存在し得る。最大ジッタは、１クロック周期に等しくあり得る。
ブランキングイベント重複
ブランキングイベント間に任意の重複が存在する場合、以下のイベントのシーケンスが、生じ得、ＢＫｘは、アクティブブランキング例（立ち上がりまたは立ち下がりイベント）であり、ＢＫｙは、反対の例（立ち下がりまたは立ち上がりイベント）である。
ＢＫｘが、カウントアップしているが、未だ完了していない
ＢＫｙカウンティングが、始動される
ブランキング制御が、ここで、ＢＫｘイネーブルからＢＫｙイネーブルに切り替える
ＢＫｘが、ゼロにリセットする
ＢＫｙが、そのカウントが完了するまで、カウンティングを継続する
ＢＫｙが、ゼロ（通常動作）にリセットする
位相遅延
位相遅延カウンタ９００が、立ち上がりイベントのアサーションを遅延させるために使用されてもよい。位相遅延時間は、立ち上がり位相遅延レジスタ（図示せず）出力ＰＨ＜ｑ＞内に含有される値によって設定され、ｑは、２進数である。イベントの実際のアサーションを切り替える、入力立ち上がりイベント信号からの遅延は、デッドバンドおよびブランキング遅延と同様に実装されてもよい。ＰＨ＜ｑ＞値が、ゼロであるとき、立ち上がりイベント位相遅延は、ディスエーブルにされ、それによって、立ち上がりイベント信号が、一直線に、ＯＲゲート７１６にパスされることを可能にする。独立立ち上がりおよび立ち下がり位相イネーブルならびにブランキングタイマ（カウンタ）は、図８および９に示されるように、提供されてもよい。
デッドバンド制御
デッドバンド制御は、例えば、限定ではないが、信号ジェネレータ１０５６（図１０）によって制御されるハーフブリッジモード外部電源スイッチ（図１１）内のシュートスルー電流を防止するための非重複出力信号を提供し得る。立ち上がりイベントデッドバンドブロック１２２および立ち下がりイベントデッドバンドブロック１２４はそれぞれ、クロックトカウンタ９６２およびコンパレータ９６４から成る、デジタルデッドバンド遅延タイマ（図９）、および／または複数の単位遅延要素８３０およびプログラム可能に選択可能マルチプレクサ８３２から成る、アナログデッドバンド遅延ブロック（図８）を備えてもよい。立ち上がりおよび立ち下がりデッドバンド時間は、それぞれ、出力ＤＢＲ＜ｑ＞またはＤＬＹＲ＜ｑ＞およびＤＢＦ＜ｑ＞またはＤＬＹＦ＜ｑ＞を有する、その個別のデッドバンドカウントまたは時間遅延レジスタ（図示せず）からの値に基づいて、これらのデッドバンドブロック１２２、１２４毎に、個々に、プログラムされてもよい。
立ち上がりイベントデッドバンド
立ち上がりイベントデッドバンド制御が、二次電源デバイスのオフ後、一次電源デバイスのオンを遅延させるために使用されてもよい。
立ち下がりイベントデッドバンド
立ち下がりイベントデッドバンド制御が、一次電源デバイスのオフ後、二次電源デバイスのオンを遅延させるために使用されてもよい。
デッドバンド重複
立ち上がりイベント／立ち下がりイベントおよび立ち下がりイベント／立ち上がりイベントの２つのデッドバンド重複例が存在し、それぞれ、システム要件に応じて、異なって取り扱われる。
立ち上がりイベント／立ち下がりイベント重複
この場合、立ち下がりイベントは、立ち上がりイベントデッドバンドカウンタが、依然として、カウンティングしている間に生じる。以下のイベントのシーケンスが、生じ得る。立ち上がりイベントデッドバンドカウンタが、カウントアップしているが、そのカウントを未だ完了しておらず、立ち下がりイベントデッドバンドカウンタカウンティングが、始動され（有効立ち下がりイベント信号）、出力波形制御が、瞬時に、立ち下がりイベント信号に渡され、立ち上がりイベントデッドバンドカウンタが、次のクロックエッジをリセットし、立ち下がりイベントデッドバンドカウンタが、そのカウントが完了するまで、カウンティングを継続し、次いで、立ち下がりイベントデッドバンドカウンタが、次のクロックエッジ（通常動作）でリセットする。
立ち下がりイベント／立ち上がりイベント重複
この場合、立ち上がりイベントは、立ち下がりイベントデッドバンドカウンタが、依然として、カウンティングしている間、生じる。以下のイベントのシーケンスが、生じ得る。立ち下がりイベントデッドバンドカウンタが、カウントアップしているが、そのカウントを未だ完了しておらず、立ち上がりイベントデッドバンドカウンタカウンティングが、始動され（有効立ち上がりイベント信号）、出力波形制御が、瞬時に、立ち上がりイベント信号に渡され、立ち下がりイベントデッドバンドカウンタが、次のクロックエッジをリセットし、立ち上がりイベントデッドバンドカウンタが、そのカウントが完了するまで、カウンティングを継続し、次いで、立ち上がりイベントデッドバンドカウンタが、次のクロックエッジ（通常動作）でリセットする。
例えば、立ち下がりイベントデッドバンドが、出力ＯＵＴ０がオフにされたときから、出力ＯＵＴ１のオンを遅延させる。立ち下がりイベントデッドバンド時間は、立ち下がりイベント出力が論理高になると、開始する。立ち下がりイベント出力は、ブランキングされていない立ち下がり入力イベントと同時に、高になる。立ち下がりイベントデッドバンド時間は、出力ＤＢＦ＜ｑ＞の値によって設定され、ｑは、立ち下がりイベントデッドバンド時間レジスタ（図示せず）内に含有される２進数である。ＤＢＦ＜ｑ＞の値が、ゼロであるとき、立ち下がりイベントデッドバンド時間遅延は、ディスエーブルにされ得る。
クロックトデッドバンド時間遅延
クロックトデッドバンド時間遅延は、クロック周波数と等数または倍数であり得る、デッドバンド時間を可能にする。独立立ち上がりおよび立ち下がりイベントイネーブルおよび／または独立立ち上がりおよび立ち下がりイベントデッドバンドカウンタが、提供されてもよい。クロックトデッドバンド時間遅延は、プログラムされてもよい。図９を参照すると、描写されるのは、本開示の教示による、使用され得るデジタル時間遅延回路のより詳細な概略ブロック図である。本時間遅延回路は、各クロックパルスをカウントし、そのカウント値をコンパレータ９６４に出力する、カウンタ９６２を備えてもよい。コンパレータ９６４は、カウント値と時間値、例えば、個別のブランキング、位相遅延、および／またはデッドバンド時間レジスタ９６６内に記憶され得る、ブランキング、位相遅延、および／またはデッドバンド時間を比較する。カウント値が、時間値以上であるとき、コンパレータからの出力Ｏｕｔは、論理高となる。個別のレジスタ９６８が、個別のバッファ９６６への後続同期転送のために、ブランキング、位相遅延、および／またはデッドバンド時間のための時間値を非同期に記憶するために使用されてもよい。
アナログデッドバンド時間遅延
アナログデッドバンド時間遅延は、ＣＯＧモジュールのクロックソースから独立し得る、小デッドバンド時間（より高い粒度の時間選択）を可能にする。例えば、選択可能５ナノ秒時間遅延ステップが、適切な数の直列に接続されたＵＤＥ８３０の選択を利用することによって、クロック時間から独立して実装されてもよい。独立立ち上がりおよび立ち下がりアナログデッドバンド時間遅延が、提供されてもよく、プログラム可能に選択されてもよい。これは、高周波数および高効率電力変換デバイス、例えば、ＳＭＰＳにおける用途のために、より優れた、かつより柔軟性な制御を提供する。
図８を参照すると、本開示の教示による、アナログ時間遅延回路のより詳細な概略ブロック図が、図示される。本時間遅延回路は、複数の単位遅延要素（ＵＤＥ）８３０と、マルチプレクサ８３２とを備えてもよい。具体的時間遅延は、適切な数の直列に連結されたＵＤＥ８３０と、遅延レジスタ（図示せず）からの入力選択アドレスＤＬＹ＜ｑ＞から制御され得る、マルチプレクサ８３２の選択によって得られ得る。マルチプレクサ８３２からの出力が、論理高になると、デッドバンドモジュールの適切な出力が、アサートされる。
出力ステアリング
ＣＯＧモジュールは、出力、例えば、ＯＵＴ０、ＯＵＴ１、ＯＵＴ２、および／またはＯＵＴ３の任意の組み合わせが、変調された信号、例えば、ＰＷＭ信号となることを可能にし得る。加えて、同一の信号は、同時に、他の出力のうちの任意の１つ以上でも利用可能であってもよい。ＣＯＧモジュール自動シャットダウン動作もまた、出力ステアリングに適用されてもよく、イネーブルにされ得る、それらの出力にのみ影響を及ぼしてもよい（図５および６参照）。
出力ステアリングイベントが発生するとき、瞬時出力ステアリングイベントが、出力ステアリングイベントを要求する命令サイクルの終了時に発生し得る、または効果的ステアリングイベントアップデートが、次の立ち上がりイベントの開始時に発生し得るようにプログラム可能であってもよい。瞬時出力ステアリングイベントは、不完全波形を生じさせ得るが、ユーザのファームウェアが、出力からの信号を瞬時に除去する必要があるとき、有用である。出力ステアリングイベントが、実質的に、次の立ち上がりイベントと同時に生じるとき、完全波形は、常時、産生されるであろう。
出力極性制御
各出力ＯＵＴｘの極性は、排他的ＯＲゲート１３６を用いて、独立して選択され得る。ＰＯＬｘが、論理低にあるとき、排他的ＯＲゲート１３６への入力論理レベルの出力反転は、存在しない（出力ＯＵＴは、「アクティブ高」にある）。ＰＯＬｘが、論理高にあるとき、排他的ＯＲゲート１３６への入力論理レベルの出力反転が、存在する（出力ＯＵＴは、「アクティブ低」にある）。しかしながら、極性は、オーバーライド値に影響を及ぼさない。出力極性は、極性制御レジスタ（図示せず）からのＰＯＬ０−ＰＯＬ３ビットを用いて選択されてもよい。
自動シャットダウン制御
自動シャットダウンが、瞬時に、現在の出力値を電源回路の安全なシャットダウンを可能にする具体的オーバーライド１３８でオーバーライドするために使用されてもよい。再起動機能もまた、ある条件下で使用されてもよい。選択可能シャットダウンソース１２０、自動再起動イネーブル、および自動シャットダウンオーバーライド制御が、例えば、限定ではないが、ＲＳラッチ１１４、ＯＲゲート１１８、ＡＮＤゲート１２０、Ｄ−ラッチ１４２、および／またはマルチプレクサ１３８および１４０とともに実装されてもよい。
シャットダウン
シャットダウンイベントを発生させるために、ＯＲゲート１１８への入力における手動オーバーライドまたはＡＮＤゲート１２０のうちの１つ以上を通した外部入力ソースの２つの方法がある。
手動オーバーライド
自動シャットダウンレジスタが、要求に応じて、動作機能を手動でオーバーライドするために使用されてもよい。ＡＳＤＥビットを設定することによって、シャットダウンイベントが、発生され得る。ＡＳＤＥビットは、モジュールがディスエーブルにされる場合でも、設定可能であり得る。これは、ＣＯＧモジュールがディスエーブルにされる場合でも、ＡＳＤオーバーライド状態が、マルチプレクサ１３８を用いて選択され、マルチプレクサ１４０を通して、出力ＯＵＴｘに結合されることを可能にするであろう。マルチプレクサ１３８および１４０が、本機能を果たすように示されるが、デジタル回路設計の当業者および本開示の利点を有する者は、他の等しく効果的回路を設計し得、それらの回路は、本明細書で検討される。自動再起動が、ディスエーブルにされる場合、本オーバーライドは、制御ビットが自動シャットダウン制御レジスタ（図示せず）内に設定される限り、持続し得る。自動再起動が、イネーブルにされる場合、ビットは、自動的に、自己クリアし、次の立ち上がりエッジイベントにおいて動作を再開するであろう。
外部入力ソース
イベント発生のために利用可能な所与のソースのいずれかが、システムシャットダウンのために利用可能である。これは、外部回路が、任意のソフトウェアオーバーヘッドを伴わずに、監視し、シャットダウンを強制することものである。自動シャットダウン（ＡＳＤ）ソースに関する重要な考慮点は、それらが、エッジ感知可能ではなく、レベル感知可能であり、ＡＳＤレベルが持続する限り、ＡＳＤイベントが進行中であるということに留意されたい。具体的ＡＳＤソースは、ＡＮＤゲート１２０であり得る。
再起動
自動シャットダウンイベントが生じた後、ＣＯＧモジュールに動作を再開させるための２つの方法がある。
手動再起動
いったん自動シャットダウンソースが、非アクティブになり、次いで、Ｓ−Ｒラッチ１１４からのＡＳＤＥビットが、例えば、ＯＲゲート１１６を介して、ソフトウェア内でクリアにされた後、次の立ち上がりエッジイベントで再起動させる。
自動再起動
いったん自動シャットダウンイベント信号がクリアにされると、次の立ち上がりエッジイベントで自動的に再起動する。ＡＳＤＥビットは、自動シャットダウン条件が、依然として、ＯＲゲート１１８への入力のうちの少なくとも１つに存在する場合、ソフトウェア内でクリアにされないことに留意されたい。
出力駆動
マルチプレクサ１４０は、通常動作を再開すべきことを示す有効立ち上がりイベントが存在し、それによって、Ｄフリップフロップ１４２をクリアにするまで、マルチプレクサ１３８からのオーバーライドを維持し得る。立ち上がりイベントは、構成され得る方法に応じて、エッジまたはレベル依存性を有し得る。マルチプレクサ１３８からの出力は、強制出力制御ＦＯＵＴによって選択されてもよい。これらの強制出力は、例えば、限定ではないが、論理高、論理低、高インピーダンス（Ｈｉ−Ｚ）、または通常イベント駆動論理レベルであってもよい。
バッファアップデート
デッドバンド、位相、およびブランキングのためのバッファは、ＣＯＧモジュール動作の間、異なる時間において、対応するレジスタ値とともにロードされ得る。これらの時間は、ＣＯＧモジュールが、ディスエーブルまたはイネーブルにされるときであり得る。
ＣＯＧモジュールディスエーブル
ＣＯＧモジュールが、ディスエーブルにされると、デッドバンド、位相、およびブランキングレジスタへの書き込みはまた、直接、個別のバッファも同様にロードし得る。
ＣＯＧモジュールイネーブル
ＣＯＧモジュールが、イネーブルにされると、値が変更されるとき、全バッファが、実質的に、同一の時間でアップデートすることを確実にする必要がある。実施例は、デバイスが、ＣＯＧモジュールまで高速周期（例えば、５００ｋＨｚ）を伴って、低クロック速度（例えば、１ＭＨｚ）で起動しているときである。本状況下では、デッドバンド、位相遅延、およびブランキング値を新しい値でアップデートするために、いくつかのクロック周期を要求するであろう。複数の周期にわたる本アップデートは、望ましくなく、したがって、バッファアップデートを同期させるための方法が、使用されるべきである。バッファをロードするためのステップは、以下となり得る。
１．全レジスタ値をアップデートする
２．ロードビットを設定する
３．立ち下がりイベント信号の次の立ち上がりエッジにおいて、立ち下がりイベント信号をラッチする
ａ）立ち下がりイベント信号のためのラッチを閉鎖する
ｂ）立ち上がりイベントデッドバンドバッファをロードする
ｃ）立ち下がりイベントブランキングバッファをロードする
ｄ）位相遅延バッファをロードする
ｅ）立ち下がりイベント信号のためのラッチを閉鎖する
４．立ち上がりイベントの次の立ち上がりエッジにおいて、
ａ）立ち下がりイベント信号のためのラッチを閉鎖する（立ち下がりイベント信号は、立ち上がりイベント信号を発生させ、したがって、ラッチ立ち下がりイベントは、立ち上がりイベントにおける変更を防止するであろう）
ｂ）デッドバンド立ち下がりイベントレジスタをロードする
ｃ）デッドバンド立ち上がりイベントレジスタをロードする
ｄ）ロードビットをクリアにし、ロードの完了を示す
ｅ）立ち下がりイベントラッチを開放する
ロードビットは、ソフトウェア内でクリアにすることができず、ソフトウェア内でのみ設定可能であり、ハードウェア内でのみクリアにされる。これは、ロード手順の間、意図されない動作を防止するためのものである。
ＣＯＧモジュールリセット
ＣＯＧモジュールは、リセット信号が、インバータ１１２への入力においてアサートされる度に、リセットされてもよい。アクティブ低リセットが、インバータ１１２に適用される場合、ＳＲラッチ１０８は、そのリセット状態に保持される。インバータ１１２の出力もまた、そこに結合されたレジスタ、カウンタ等の全てをリセットするものである。リセットがアサートされると、以下のアクションが、生じ得る。レジスタが、そのデフォルト値にリセットされ、ブランキングカウンタが、リセットされ、デッドバンドカウンタが、リセットされ、任意の機械または状態発生回路内のフリップフロップおよびラッチが、そのデフォルト値にリセットされる。
図１０を参照すると、描写されるのは、本開示の教示による、相補出力ジェネレータを有する、混合信号集積回路デバイスの概略ブロック図である。混合信号集積回路デバイス１００２は、スイッチモード電力供給装置（ＳＭＰＳ）（図１１参照）またはハーフまたはフルブリッジ電源デバイス（図１２参照）、例えば、モータ等を制御するために使用され得る。混合信号集積回路デバイス１００２は、ＣＯＧモジュール１００、信号発生モジュール１０５６、メモリを伴うデジタルプロセッサ１０５８（例えば、マイクロコントローラ）、アナログ／デジタルコンバータ（ＡＤＣ）１０６０、複数の増幅器１０６２、デジタル／アナログコンバータ（ＤＡＣ）１０６４、および電圧基準１０６６のうちの１つ以上を備えてもよい。ＡＤＣ１０６０は、アナログマルチプレクサ（図示せず）に結合される入力であってもよく、複数の増幅器１０６２は、複数の差動入力増幅器、例えば、動作増幅器であってもよい。信号発生モジュール１０５６は、パルス幅変調（ＰＷＭ）モジュール、コンパレータ、周波数発生モジュール、および／または構成可能論理セルを備えてもよい。信号発生モジュール１０５６からの出力は、ＣＯＧモジュール１００によって選択可能であってもよい。
図１１を参照すると、描写されるのは、典型的ＳＭＰＳ内で使用される、電源コンポーネントの概略図である。ＳＭＰＳ１１００の電源コンポーネントは、電圧源Ｖｉｎからフィードされ、高トランジスタ１１１６、低トランジスタ１１１８、インダクタ１１１２、フィルタキャパシタ１１１０を備えてもよく、全て、図１１に示される、混合信号集積回路デバイス１００２に結合される。
図１２を参照すると、描写されるのは、負荷を駆動させる典型的フルブリッジ用途において使用される、電源コンポーネントの概略図である。概して、番号１２００によって表される、電源回路は、ドライバ１２０４と、ハーフブリッジまたはフルブリッジ構成（フルブリッジが示される）のいずれかにおいて、負荷に結合され得る、パワートランジスタ１２０２とを備えてもよい。出力ＯＵＴ（０−３）のうちの任意の１つ以上は、立ち上がりおよび立ち下がりイベント入力、例えば、信号ソースから駆動され、および／またはマルチプレクサ１３８を用いて、ある論理レベルに強制され得る。フルブリッジモードでは、全４つの出力ＯＵＴ（０−３）が、使用されてもよい。順方向モードでは、ＯＵＴ０は、アクティブ状態に駆動されてもよく、ＯＵＴ３は、ＯＵＴ１およびＯＵＴ２が、非アクティブ状態に駆動され得る間、変調されてもよい。逆方向モードでは、ＯＵＴ２は、アクティブ状態に駆動されてもよく、ＯＵＴ１は、ＯＵＴ０およびＯＵＴ３が、非アクティブ状態に駆動され得る間、変調されてもよい。
本開示の実施形態が、本開示の例示的実施形態を参照して、描写、説明、および定義されたが、そのような参照は、本開示の限定を含意するものではなく、かつそのような限定が推測されるものでもない。開示される主題は、当業者および本開示の利益を有する者に想起されるであろうように、少なからず、形態および機能における修正、改変、および均等物が可能である。本開示の描写および説明される実施形態は、実施例にすぎず、本開示の範囲の包括ではない。

Claims (22)

  1. マイクロコントローラのための相補出力ジェネレータモジュールであって、前記相補出力ジェネレータは、前記マイクロコントローラの処理コアを通して構成可能であり、前記相補出力ジェネレータは、
    クロックソースに結合されたクロック入力と、
    前記クロック入力からのクロック信号を受信する第１の回路であって、前記第１の回路は、複数の第１の入力信号を受信するように構成され、前記第１の回路は、前記複数の第１の入力信号のうちの少なくとも１つを選択するように構成可能であり、前記第１の回路は、選択された第１の入力信号の立ち上がりエッジを検出し、かつ前記クロックソースと同期する立ち上がりエッジ信号を始動させるようにさらに構成されている、第１の回路と、
    前記第１の回路に結合されたレジスタであって、前記レジスタは、前記複数の第１の入力信号に関連した情報を記憶し、前記第１の回路に制御信号を提供することにより、前記第１の回路が前記複数の第１の入力信号から１つよりも多くの入力信号を選択可能であるようにする、レジスタと、
    前記クロック信号を受信する第２の回路であって、前記第２の回路は、複数の第２の入力信号を受信するように構成され、前記第２の回路は、前記複数の第２の入力信号のうちの少なくとも１つを選択するように構成可能であり、前記第２の回路は、選択された第２の入力信号の立ち下がりエッジを検出し、かつ前記クロックソースと同期する立ち下がりエッジ信号を始動させるようにさらに構成されている、第２の回路と、
    前記立ち上がりエッジ信号および前記立ち下がりエッジ信号を受信する第３の回路であって、前記第３の回路は、
    前記立ち下がりエッジ信号の検出まで、前記立ち上がりエッジ信号の検出に応じて、第１の出力駆動信号をアサートすることと、
    次の立ち上がりエッジ信号の検出まで、前記立ち下がりエッジ信号の検出に応じて、第２の出力駆動信号をアサートすることと
    を行うように構成されている、第３の回路と
    を備える、相補出力ジェネレータモジュール。
  2. 前記クロック入力と複数のクロックソースとの間に結合されたクロックマルチプレクサをさらに備え、前記クロックマルチプレクサは、前記複数のクロックソースのうちの１つを選択するように適合されている、請求項１に記載の相補出力ジェネレータモジュール。
  3. 立ち上がりおよび／または立ち下がりイベントブランキング時間回路をさらに備え、前記立ち上がりおよび／または立ち下がりイベントブランキング時間回路は、前記立ち上がりおよび／または立ち下がりイベントブランキング時間回路がタイムアウトするまで、前記立ち上がりエッジ信号および／または立ち下がりエッジ信号を阻止する、請求項１または２に記載の相補出力ジェネレータモジュール。
  4. 立ち上がりイベントデッドバンド時間回路をさらに備え、前記立ち上がりイベントデッドバンド時間回路は、前記立ち上がりイベントデッドバンド時間回路がタイムアウトするまで、前記第１の出力駆動信号を阻止する、請求項３に記載の相補出力ジェネレータモジュール。
  5. 立ち下がりイベントデッドバンド時間回路をさらに備え、前記立ち下がりイベントデッドバンド時間回路は、前記立ち下がりイベントデッドバンド時間回路がタイムアウトするまで、前記第２の出力駆動信号を阻止する、請求項４に記載の相補出力ジェネレータモジュール。
  6. 前記立ち上がりおよび／または立ち下がりイベントブランキング時間回路、および／または、前記立ち上がりおよび／または立ち下がりイベントデッドバンド時間回路は、
    前記クロックソースに結合されたカウンタと、
    前記カウンタに結合されたコンパレータと、
    前記コンパレータに結合された時間レジスタと
    を備える、請求項５に記載の相補出力ジェネレータモジュール。
  7. 前記立ち上がりおよび／または立ち下がりイベントブランキング時間回路、および／または、前記立ち上がりおよび／または立ち下がりイベントデッドバンド時間回路は、
    複数の直列に接続された単位時間遅延要素と、
    前記複数の直列に接続された単位遅延要素のうちの個別の単位遅延要素に結合された入力を有するマルチプレクサと
    を備える、請求項５に記載の相補出力ジェネレータモジュール。
  8. 各単位時間遅延要素は、固定時間遅延を提供する、請求項７に記載の相補出力ジェネレータモジュール。
  9. 前記固定時間遅延は、約５ナノ秒である、請求項８に記載の相補出力ジェネレータモジュール。
  10. 複数の出力極性逆転回路をさらに備え、前記複数の出力極性逆転回路のそれぞれの１つは、複数の出力のうちの個別の１つに結合され、第１の論理レベルが前記出力極性逆転回路に適用されると、前記複数の出力のうちの個別の出力は、非反転出力駆動信号を提供し、第２の論理レベルが前記出力極性逆転回路に適用されると、前記複数の出力のうちの個別の出力は、反転出力駆動信号を提供する、請求項１〜９のうちの１項に記載の相補出力ジェネレータモジュール。
  11. 複数の出力ステアリングマルチプレクサをさらに備え、前記複数の出力ステアリングマルチプレクサは、複数の出力のうちの個別の出力を個別の信号、論理高、論理低、または高インピーダンスのいずれかに結合させる、請求項１〜１０のうちの１項に記載の相補出力ジェネレータモジュール。
  12. 前記複数の出力ステアリングマルチプレクサは、実質的に瞬時に、前記複数の出力への信号の結合を変更する、請求項１１に記載の相補出力ジェネレータモジュール。
  13. 前記複数の出力ステアリングマルチプレクサは、次の立ち上がりエッジ信号と同期して、前記複数の出力への信号の結合を変更する、請求項１１に記載の相補出力ジェネレータモジュール。
  14. 立ち上がりおよび立ち下がりエッジ入力に結合された出力を有するパルス幅変調（ＰＷＭ）ジェネレータをさらに備える、請求項１〜１３のうちの１項に記載の相補出力ジェネレータモジュール。
  15. 前記相補出力ジェネレータモジュールは、ハーフブリッジモード、プッシュプルモード、順方向フルブリッジモード、逆方向フルブリッジモード、ステアリングモード、および同期ステアリングモードのうちの１つで動作するようにプログラム可能に構成可能である、請求項１〜１４のうちの１項に記載の相補出力ジェネレータモジュール。
  16. 請求項１〜１５のうちの１項に記載の相補出力ジェネレータモジュールを使用して、相補波形を発生させるための方法であって、前記方法は、
    前記第１の回路を用いて、少なくとも１つの立ち上がりエッジ信号ソースを複数の立ち上がりエッジソースから選択するステップと、
    プログラム可能立ち上がりエッジブランキング時間周期内において、後続の少なくとも１つの立ち下がりエッジのブランキングを提供するステップと、
    立ち上がりエッジ信号を発生させるための立ち上がりエッジソースエッジまたは立ち上がりエッジソース電圧レベルの検出を選択するステップと、
    前記第２の回路を用いて、少なくとも１つの立ち下がりエッジソースを複数の立ち下がりエッジソースから選択するステップと、
    プログラム可能立ち下がりエッジブランキング時間周期内において、後続の少なくとも１つの立ち上がりエッジのブランキングを提供するステップと、
    立ち下がりエッジ信号を発生させるための立ち下がりエッジソースエッジまたは立ち下がりエッジソース電圧レベルの検出を選択するステップと、
    前記少なくとも１つの立ち下がりエッジの検出まで、前記少なくとも１つの立ち上がりエッジの検出に応じて、少なくとも１つの第１の出力をアサートするステップと、
    次の少なくとも１つの立ち上がりエッジの検出まで、前記少なくとも１つの立ち下がりエッジの検出に応じて、少なくとも１つの第２の出力をアサートするステップと
    を含む、方法。
  17. 立ち上がりイベント位相遅延を提供するステップをさらに含み、前記立ち上がりイベント位相遅延は、立ち上がりイベント信号を遅延させる、請求項１６に記載の方法。
  18. 立ち下がりイベント位相遅延を提供するステップをさらに含み、前記立ち下がりイベント位相遅延は、立ち下がりイベント信号を遅延させる、請求項１６に記載の方法。
  19. 前記第１の出力をアサートするステップと、前記第２の出力をアサートするステップとの間のデッドバンド時間を提供するステップをさらに含む、請求項１６に記載の方法。
  20. 前記デッドバンド時間を提供するステップは、前記第２の出力をディアサートするステップの後、前記第１の出力のアサーションを遅延させるステップを含む、請求項１９に記載の方法。
  21. 前記デッドバンド時間を提供するステップは、前記第１の出力をディアサートするステップの後、前記第２の出力のアサーションを遅延させるステップを含む、請求項１９に記載の方法。
  22. 自動シャットダウンのアサーションに応じて、出力の全てを所定の論理レベルに強制するステップをさらに含む、請求項１６に記載の方法。
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