JP2016502799A - 相補出力ジェネレータモジュール - Google Patents
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Abstract
Description
本出願は、2012年11月15日に出願された、Sean Stacy Steedman、Zeke Lundstrum、Cristian Nicolae Groza、Sebastian Dan CopacianおよびHartono Darmawaskitaによる「Complementary Output Generator Module」という題名の共同所有された米国仮特許出願第61/726,996号に対して優先権を主張する。上記文献は、全ての目的のために本明細書において参照することによって援用される。
本開示は、相補出力ジェネレータ(COG)モジュールに関し、特に、例えば、限定ではないが、例えば、スイッチモード電力供給装置(SMPS)、バッテリ充電器、モータ速度、エネルギーハーベスティング等の電源管理において使用され得る、パルス幅変調器周辺モジュール等の他のモジュールと組み合わせて、マイクロコントローラと併用するためのCOGモジュールに関する。
相補出力ジェネレータ(COG)モジュールは、種々の信号発生モジュール、例えば、マイクロコントローラおよび他のデジタル制御デバイス内のパルス幅変調器、コンパレータ、周波数ジェネレータ等と組み合わせて使用される。そのような周辺デバイスのプログラム可能性は、多くの異なる用途を可能にし、例えば、ブリッジ構成またはスイッチモード電力供給装置(SMPS)内のパワートランジスタを制御する。多くの構成が、従来の相補出力ジェネレータを用いて利用可能であるが、依然として、そのようなCOGモジュールの改良された機能性の必要性が存在する。
したがって、以下により完全に説明されるような向上した特徴を有する、COGモジュールの必要性が存在する。
相補出力ジェネレータ(COG)モジュールは、本開示の教示によると、立ち上がりおよび立ち下がりイベントソースによって判定された少なくとも2つの相補信号を発生させる。COGモジュールの単純構成では、立ち上がりおよび立ち下がりイベントソースは、例えば、限定ではないが、所望の周期およびデューティサイクルを有する、PWM信号であり得る、同一の信号である。COGモジュールは、本単一入力信号を少なくとも2つの相補出力信号に変換してもよい。少なくとも2つの出力信号の周波数およびデューティサイクルは、実質的に、単一入力信号のものと一致する。他のおよびさらなる構成は、デジタル設計の当業者および本開示の利益を有する者に容易に明白となるであろう。相補出力ジェネレータは、2013年7月16日発行のSteedman, et al.による共同所有の米国特許第8,487,685B2号「Enhanced Complementary Waveform Generator」に開示されており、あらゆる目的のために、参照することによって本明細書に組み込まれる。本開示の種々の実施形態によると、相補出力ジェネレータ(COG)モジュールは、その機能性において向上され得る。例えば、限定ではないが、以下の付加的新しく、新規、かつ非自明の特徴のうちの少なくとも1つが、本開示の具体的例示的実施形態によると、COGモジュール内に実装されてもよい。
(1)ハーフブリッジモード
(2)プッシュプルモード
(3)順方向フルブリッジモード
(4)逆方向フルブリッジモード
(5)ステアリングモード
(6)同期ステアリングモード
ハーフブリッジモードでは、非重複(デッドバンド)時間が、2つのCOGモジュール出力間に挿入され、種々の電力供給装置用途におけるパワートランジスタシュートスルー電流を防止する。
プッシュプルモードでは、COGモジュール出力の波形発生は、2つの使用される出力間で交替する。本交替は、いくつかの変圧器ベースの電力供給装置設計を駆動させるために要求される、プッシュプル効果を生成する。出力間のデッドバンドは、概して、変圧器負荷を駆動させるとき要求されない。
順方向および逆方向フルブリッジ駆動モードでは、COGモジュールの出力は、拡張キャプチャ、コンペア、およびPWM(ECCP)型フルブリッジ駆動に準拠する。1つの出力は、変調され、他の3つの出力は、静的値に保持され得る。ECCP用途は、www.microchip.comにおいて利用可能なMicrochipアプリケーションノートAN906、AN1178、AN1138、AN1305、AN893、AN1244等により完全に説明されており、これらのアプリケーションノートは全て、あらゆる目的のために、参照することによって本明細書に組み込まれる。
ステアリングモードでは、複数の信号が、4つのCOGモジュール出力のいずれかにステアリングされ得る。同期ステアリングモードでは、ステアリング構成への変更は、次の立ち上がりイベント入力においてのみ生じる。非同期モードでは、ステアリングは、次の命令サイクルに実施される。
選択可能クロック制御
パラレルイネーブルを伴う選択可能立ち上がりおよび立ち下がりイベントトリガソース
出力極性制御
出力ステアリング
立ち上がりイベントに同期される、または
瞬時効果
以下を用いたデッドバンド制御
アナログまたはクロックトデッドバンド
独立立ち上がりおよび立ち下がりイベントデッドバンドイネーブル
独立立ち上がりおよび立ち下がりイベントデッドバンドカウンタ
以下を用いたブランキング制御
独立立ち上がりおよび立ち下がりイベントイネーブル
独立立ち上がりおよび立ち下がりイベントブランキングカウンタ
以下を用いた位相制御
独立立ち上がりおよび立ち下がりイベントイネーブル遅延
独立立ち上がりおよび立ち下がりイベント位相カウンタ
以下を用いた自動シャットダウン制御
パラレルイネーブルを伴う選択可能シャットダウンソース
自動リスタートイネーブル
自動シャットダウンオーバーライド制御
クロックソースCkが、マルチプレクサ102を用いて選択されてもよい。マルチプレクサ102は、出力CS<n>を有するクロックソースレジスタ(図示せず)から制御されてもよく、nは、2進値であってもよい。選択されたクロックソースCkは、以下により完全に説明されるように、COGモジュール100全体を通して使用されてもよい。
全立ち上がりおよび立ち下がりイベントトリガソース入力のためのパラレルイネーブルは、より動作柔軟性を提供する。少なくとも1つの立ち上がりイベントソースが、立ち上がりイベント入力ブロック104を用いて選択されてもよい。立ち上がりイベント入力ブロック104の制御は、出力RS<p>を有する、立ち上がりイベントソースレジスタ(図示せず)を用いてもよい。立ち上がりイベントソースレジスタは、所望される少なくとも1つの立ち上がりイベントソースに対応するp−ビットパターンを記憶してもよい。少なくとも1つの立ち下がりイベントソースが、立ち下がりイベント入力ブロック106を用いて選択されてもよい。立ち下がりイベント入力ブロック106の制御は、出力FS<p>を有する、立ち下がりイベントソースレジスタ(図示せず)を用いてもよく、立ち下がりイベントソースレジスタは、所望される少なくとも1つの立ち下がりイベントソースに対応するp−ビットパターンを記憶してもよい。立ち上がりおよび立ち下がりイベントは、同一のソース、例えば、信号ソースからの単一出力であってもよい。本信号ソースは、選択されたクロックソースCkと同期または非同期であってもよい。立ち上がりイベントが生じるレートは、信号周波数を判定し得る。立ち上がりイベント入力から立ち下がりイベント入力までの時間は、信号デューティサイクルを判定し得る。
別個かつ独立の立ち上がりおよび立ち下がりイベントイネーブル遅延、例えば、ブランキング遅延は、より動作柔軟性を提供する。立ち上がりイベントソースは、ANDゲート704pがそこに入力されるRS−pに関して論理高を有するとき、選択されてもよい。立ち下がりイベントソースは、インバータ706pを用いて、立ち上がり信号になるように反転され、ANDゲート704pがそこに入力されるFS−pに関して論理高を有するとき、選択されてもよい。各ANDゲート704出力は、イベント論理レベルのゲートおよびストレージレジスタの両方として作用する、個別のラッチ708のD−入力に結合される。ラッチ708のラッチイネーブル(LE)が、論理低(「0」)にあるとき、そのD−入力における論理レベルは、Q−出力にパスされず、Q−出力は、ラッチイネーブル(LE)が論理高にあった最後の時間からのD−入力の論理レベルを維持するであろう。ラッチイネーブル(LE)が、論理高にあるとき、Q−出力は、ラッチ708のD−入力に従うであろう。
立ち上がりおよび/または立ち下がりイベントソースは、レベルまたはエッジ検出感知可能として選択されてもよい。ラッチ708の各Q−出力は、スイッチ(デマルチプレクサ)710を通して、レベル検出器712、または直接、ORゲート716の入力のいずれかに結合されてもよい。スイッチ710が、ラッチ708のQ−出力を直接ORゲート716の入力に結合すると、イベントの論理高は、ORゲート716の出力を論理高にさせるであろう。ラッチ708のQ−出力が、レベル検出器712に結合されると、論理高に対する信号レベル「立ち上がりエッジ」は、ORゲート714の出力を論理高にさせるであろう。ORゲート714の出力は、位相遅延ブロック900の入力に結合されてもよく、その出力は、ORゲート716の入力に結合されてもよい。位相遅延ブロック900は、出力PH<q>を有する位相遅延レジスタ(図示せず)からの値に従って、遅延(位相)を選択された立ち上がりおよび/または立ち下がりイベントに導入するために使用されてもよく、qは、2進値である。qが、ゼロ(0)であるとき、位相遅延は、選択された立ち上がりおよび/または立ち下がりイベントに適用されない。本位相遅延は、図9に示されるように、デジタル的に導出されてもよく、または図8に示されるように、アナログ手段によって導出されてもよい。
一般に、周期的ソースから駆動されるイベントは、エッジ検出されるべきであり、標的回路、例えば、スイッチモード電力供給装置(SMPS)における電圧閾値から導出されるイベントは、レベル感知可能であるべきである。以下の2つの実施例を検討する。第1の実施例は、周期が、50%デューティサイクルクロックによって判定され、COGモジュール出力デューティサイクルが、コンパレータを通してフィードバックされる電圧レベルによって判定される、用途である。クロック入力が、レベル感知可能である場合、50%未満のデューティサイクルは、一貫性のない動作を呈し得る。第2の実施例は、第1の実施例に類似するが、デューティサイクルは、100%に近い。(例えば、SMPSの)フィードバックコンパレータ高/低遷移は、COGモジュール駆動をオフにトリップするが、周期ソースは、ほぼ瞬時に、駆動をオンに戻す。オフサイクルが、十分に短い場合、コンパレータ入力は、ヒステリシスバンドの低側に到達せず、出力変化を不可能にし得る。コンパレータ出力は、低に留まり、エッジ感知をトリガするための高/低遷移がない場合、COGモジュール出力の駆動は、一定駆動オン状態のままである。
立ち上がりイベントは、出力信号アクティブデューティサイクル周期を開始させ得る。立ち上がりイベントは、選択された立ち上がりイベントソースの低/高遷移である。立ち上がり位相遅延が、ゼロであるとき、出力は、瞬時に開始し得る。いくつかのモードでは、立ち上がりデッドバンド時間は、随意の位相遅延後に適用されてもよい。立ち上がりイベントソースは、以下のアクションのうちの任意または全部を生じさせ得る。
立ち上がりイベント位相遅延カウンタを開始させる(イネーブルにされる場合)
立ち下がりイベント入力ブランキングを開始させる(イネーブルにされる場合)
ハーフブリッジモードでは、位相遅延後、立ち上がりデッドバンド遅延を開始させる(イネーブルにされる場合)
ハーフブリッジモードでは、立ち上がりデッドバンド遅延後、OUT0出力を設定する
ハーフブリッジモードでは、立ち上がり位相遅延後、OUT1出力をクリアにする
ステアリングモードでは、同期後、OUT0出力を設定する(イネーブルにされる場合)
プッシュプルモードでは、OUT1がクリアされた後、OUT0を設定する、またはOUT0がクリアされた後、OUT1を設定する
フルブリッジモードでは、OUT3を順方向に設定する、またはOUT1を逆方向に設定する
立ち下がりイベントは、出力信号アクティブデューティサイクル周期を終止させる。立ち下がりイベントは、選択される立ち下がりイベントソースの低/高遷移である。立ち下がり位相遅延が、ゼロであるとき、出力は、瞬時に終了し得る。いくつかのモードでは、立ち下がりデッドバンド時間は、随意の位相遅延後、適用されてもよい。立ち下がりイベントソースは、以下のアクションのうちの任意または全部を生じさせ得る。
立ち下がりイベント位相遅延カウンタを開始する(イネーブルにされる場合)
立ち上がりイベント入力ブランキングを開始する(イネーブルにされる場合)
ハーフブリッジモードでは、位相遅延後、立ち下がりデッドバンド遅延を開始する(イネーブルにされる場合)
ハーフブリッジモードでは、立ち下がりデッドバンド遅延後、OUT1出力を設定する
ハーフブリッジモードでは、立ち下がり位相遅延後、OUT0出力をクリアにする
ステアリングモードでは、OUT0出力をクリアにする(立ち下がりに対して同期しない)
プッシュプルモードでは、OUT0が設定される場合、OUT0をクリアにする、またはOUT1がクリアにされる場合、OUT1をクリアにする
フルブリッジモードでは、OUT3を順方向にクリアにする、またはOUT1を逆方向にクリアにする
入力ブランキングは、任意の選択されたアナログ入力のイベント入力、例えば、立ち上がりおよび/または立ち下がりイベントが、短時間周期の間、無視される、例えば、マスキングまたはブランキングされ得る、機能である。これは、電源コンポーネントのオン/オフによって生じる電気的過渡現象(雑音)が、偽イベントを発生させないように防止するためのものである。COGモジュールは、立ち上がりイベントブランキングタイマ(カウンタ)および立ち下がりイベントブランキングタイマ(カウンタ)を含有してもよい。立ち上がりおよび立ち下がりイベントブランキングタイマ(カウンタ)は、それらがブランキングし得る、立ち下がりおよび立ち上がりイベントと相互結合されてもよい。例えば、立ち下がりイベントブランキングイベントブランキングタイマ(カウンタ)は、立ち上がり入力イベントをブランキングするために使用されてもよく、立ち上がりイベントブランキングイベントブランキングタイマ(カウンタ)は、立ち下がり入力イベントをブランキングするために使用されてもよい。いったん開始されると、ブランキングは、対応するブランキングレジスタ(図示せず)出力BLKF<q>およびBLKR<q>によって規定された時間の間、延長してもよい。ブランキングは、ゼロから個別のブランキングレジスタ内の値までのクロック周期をカウントすることによって(図9)、またはマルチプレクサによって選択されたアナログ時間遅延によって(図8)、時間調節される。
独立立ち上がりイベントおよび立ち下がりイベントブランキングモード選択
独立立ち上がりイベントおよび立ち下がりイベントブランキングカウンタ
ブランキングディスエーブル
瞬時ブランキング
ブランキングディスエーブル
瞬時ブランキングでは、立ち上がりイベントは、瞬時に、立ち下がりイベント入力をブランキングし得る、立ち上がりイベントブランキングカウンタを開始し得る。立ち下がりイベントは、瞬時に、立ち上がりイベント入力をブランキングし得る、立ち下がりイベントブランキングカウンタを開始し得る。瞬時ブランキングは、非ゼロ値BLK<q>を適切なブランキングカウンタに書き込むことによって、イネーブルにされ得る。ブランキングカウンタは、クロックパルスの立ち上がりエッジでインクリメントされ得る。立ち上がりイベントおよび立ち下がりイベントが、アナログ信号からのものであり、したがって、同期され得ないため、各サイクル毎に実装される実際のブランキングにある程度のジッタが存在し得る。最大ジッタは、1クロック周期に等しくあり得る。
ブランキングイベント間に任意の重複が存在する場合、以下のイベントのシーケンスが、生じ得、BKxは、アクティブブランキング例(立ち上がりまたは立ち下がりイベント)であり、BKyは、反対の例(立ち下がりまたは立ち上がりイベント)である。
BKxが、カウントアップしているが、未だ完了していない
BKyカウンティングが、始動される
ブランキング制御が、ここで、BKxイネーブルからBKyイネーブルに切り替える
BKxが、ゼロにリセットする
BKyが、そのカウントが完了するまで、カウンティングを継続する
BKyが、ゼロ(通常動作)にリセットする
位相遅延カウンタ900が、立ち上がりイベントのアサーションを遅延させるために使用されてもよい。位相遅延時間は、立ち上がり位相遅延レジスタ(図示せず)出力PH<q>内に含有される値によって設定され、qは、2進数である。イベントの実際のアサーションを切り替える、入力立ち上がりイベント信号からの遅延は、デッドバンドおよびブランキング遅延と同様に実装されてもよい。PH<q>値が、ゼロであるとき、立ち上がりイベント位相遅延は、ディスエーブルにされ、それによって、立ち上がりイベント信号が、一直線に、ORゲート716にパスされることを可能にする。独立立ち上がりおよび立ち下がり位相イネーブルならびにブランキングタイマ(カウンタ)は、図8および9に示されるように、提供されてもよい。
デッドバンド制御は、例えば、限定ではないが、信号ジェネレータ1056(図10)によって制御されるハーフブリッジモード外部電源スイッチ(図11)内のシュートスルー電流を防止するための非重複出力信号を提供し得る。立ち上がりイベントデッドバンドブロック122および立ち下がりイベントデッドバンドブロック124はそれぞれ、クロックトカウンタ962およびコンパレータ964から成る、デジタルデッドバンド遅延タイマ(図9)、および/または複数の単位遅延要素830およびプログラム可能に選択可能マルチプレクサ832から成る、アナログデッドバンド遅延ブロック(図8)を備えてもよい。立ち上がりおよび立ち下がりデッドバンド時間は、それぞれ、出力DBR<q>またはDLYR<q>およびDBF<q>またはDLYF<q>を有する、その個別のデッドバンドカウントまたは時間遅延レジスタ(図示せず)からの値に基づいて、これらのデッドバンドブロック122、124毎に、個々に、プログラムされてもよい。
立ち上がりイベントデッドバンド制御が、二次電源デバイスのオフ後、一次電源デバイスのオンを遅延させるために使用されてもよい。
立ち下がりイベントデッドバンド制御が、一次電源デバイスのオフ後、二次電源デバイスのオンを遅延させるために使用されてもよい。
立ち上がりイベント/立ち下がりイベントおよび立ち下がりイベント/立ち上がりイベントの2つのデッドバンド重複例が存在し、それぞれ、システム要件に応じて、異なって取り扱われる。
この場合、立ち下がりイベントは、立ち上がりイベントデッドバンドカウンタが、依然として、カウンティングしている間に生じる。以下のイベントのシーケンスが、生じ得る。立ち上がりイベントデッドバンドカウンタが、カウントアップしているが、そのカウントを未だ完了しておらず、立ち下がりイベントデッドバンドカウンタカウンティングが、始動され(有効立ち下がりイベント信号)、出力波形制御が、瞬時に、立ち下がりイベント信号に渡され、立ち上がりイベントデッドバンドカウンタが、次のクロックエッジをリセットし、立ち下がりイベントデッドバンドカウンタが、そのカウントが完了するまで、カウンティングを継続し、次いで、立ち下がりイベントデッドバンドカウンタが、次のクロックエッジ(通常動作)でリセットする。
この場合、立ち上がりイベントは、立ち下がりイベントデッドバンドカウンタが、依然として、カウンティングしている間、生じる。以下のイベントのシーケンスが、生じ得る。立ち下がりイベントデッドバンドカウンタが、カウントアップしているが、そのカウントを未だ完了しておらず、立ち上がりイベントデッドバンドカウンタカウンティングが、始動され(有効立ち上がりイベント信号)、出力波形制御が、瞬時に、立ち上がりイベント信号に渡され、立ち下がりイベントデッドバンドカウンタが、次のクロックエッジをリセットし、立ち上がりイベントデッドバンドカウンタが、そのカウントが完了するまで、カウンティングを継続し、次いで、立ち上がりイベントデッドバンドカウンタが、次のクロックエッジ(通常動作)でリセットする。
クロックトデッドバンド時間遅延は、クロック周波数と等数または倍数であり得る、デッドバンド時間を可能にする。独立立ち上がりおよび立ち下がりイベントイネーブルおよび/または独立立ち上がりおよび立ち下がりイベントデッドバンドカウンタが、提供されてもよい。クロックトデッドバンド時間遅延は、プログラムされてもよい。図9を参照すると、描写されるのは、本開示の教示による、使用され得るデジタル時間遅延回路のより詳細な概略ブロック図である。本時間遅延回路は、各クロックパルスをカウントし、そのカウント値をコンパレータ964に出力する、カウンタ962を備えてもよい。コンパレータ964は、カウント値と時間値、例えば、個別のブランキング、位相遅延、および/またはデッドバンド時間レジスタ966内に記憶され得る、ブランキング、位相遅延、および/またはデッドバンド時間を比較する。カウント値が、時間値以上であるとき、コンパレータからの出力Outは、論理高となる。個別のレジスタ968が、個別のバッファ966への後続同期転送のために、ブランキング、位相遅延、および/またはデッドバンド時間のための時間値を非同期に記憶するために使用されてもよい。
アナログデッドバンド時間遅延は、COGモジュールのクロックソースから独立し得る、小デッドバンド時間(より高い粒度の時間選択)を可能にする。例えば、選択可能5ナノ秒時間遅延ステップが、適切な数の直列に接続されたUDE830の選択を利用することによって、クロック時間から独立して実装されてもよい。独立立ち上がりおよび立ち下がりアナログデッドバンド時間遅延が、提供されてもよく、プログラム可能に選択されてもよい。これは、高周波数および高効率電力変換デバイス、例えば、SMPSにおける用途のために、より優れた、かつより柔軟性な制御を提供する。
COGモジュールは、出力、例えば、OUT0、OUT1、OUT2、および/またはOUT3の任意の組み合わせが、変調された信号、例えば、PWM信号となることを可能にし得る。加えて、同一の信号は、同時に、他の出力のうちの任意の1つ以上でも利用可能であってもよい。COGモジュール自動シャットダウン動作もまた、出力ステアリングに適用されてもよく、イネーブルにされ得る、それらの出力にのみ影響を及ぼしてもよい(図5および6参照)。
各出力OUTxの極性は、排他的ORゲート136を用いて、独立して選択され得る。POLxが、論理低にあるとき、排他的ORゲート136への入力論理レベルの出力反転は、存在しない(出力OUTは、「アクティブ高」にある)。POLxが、論理高にあるとき、排他的ORゲート136への入力論理レベルの出力反転が、存在する(出力OUTは、「アクティブ低」にある)。しかしながら、極性は、オーバーライド値に影響を及ぼさない。出力極性は、極性制御レジスタ(図示せず)からのPOL0−POL3ビットを用いて選択されてもよい。
自動シャットダウンが、瞬時に、現在の出力値を電源回路の安全なシャットダウンを可能にする具体的オーバーライド138でオーバーライドするために使用されてもよい。再起動機能もまた、ある条件下で使用されてもよい。選択可能シャットダウンソース120、自動再起動イネーブル、および自動シャットダウンオーバーライド制御が、例えば、限定ではないが、RSラッチ114、ORゲート118、ANDゲート120、D−ラッチ142、および/またはマルチプレクサ138および140とともに実装されてもよい。
シャットダウンイベントを発生させるために、ORゲート118への入力における手動オーバーライドまたはANDゲート120のうちの1つ以上を通した外部入力ソースの2つの方法がある。
自動シャットダウンレジスタが、要求に応じて、動作機能を手動でオーバーライドするために使用されてもよい。ASDEビットを設定することによって、シャットダウンイベントが、発生され得る。ASDEビットは、モジュールがディスエーブルにされる場合でも、設定可能であり得る。これは、COGモジュールがディスエーブルにされる場合でも、ASDオーバーライド状態が、マルチプレクサ138を用いて選択され、マルチプレクサ140を通して、出力OUTxに結合されることを可能にするであろう。マルチプレクサ138および140が、本機能を果たすように示されるが、デジタル回路設計の当業者および本開示の利点を有する者は、他の等しく効果的回路を設計し得、それらの回路は、本明細書で検討される。自動再起動が、ディスエーブルにされる場合、本オーバーライドは、制御ビットが自動シャットダウン制御レジスタ(図示せず)内に設定される限り、持続し得る。自動再起動が、イネーブルにされる場合、ビットは、自動的に、自己クリアし、次の立ち上がりエッジイベントにおいて動作を再開するであろう。
イベント発生のために利用可能な所与のソースのいずれかが、システムシャットダウンのために利用可能である。これは、外部回路が、任意のソフトウェアオーバーヘッドを伴わずに、監視し、シャットダウンを強制することものである。自動シャットダウン(ASD)ソースに関する重要な考慮点は、それらが、エッジ感知可能ではなく、レベル感知可能であり、ASDレベルが持続する限り、ASDイベントが進行中であるということに留意されたい。具体的ASDソースは、ANDゲート120であり得る。
自動シャットダウンイベントが生じた後、COGモジュールに動作を再開させるための2つの方法がある。
いったん自動シャットダウンソースが、非アクティブになり、次いで、S−Rラッチ114からのASDEビットが、例えば、ORゲート116を介して、ソフトウェア内でクリアにされた後、次の立ち上がりエッジイベントで再起動させる。
いったん自動シャットダウンイベント信号がクリアにされると、次の立ち上がりエッジイベントで自動的に再起動する。ASDEビットは、自動シャットダウン条件が、依然として、ORゲート118への入力のうちの少なくとも1つに存在する場合、ソフトウェア内でクリアにされないことに留意されたい。
マルチプレクサ140は、通常動作を再開すべきことを示す有効立ち上がりイベントが存在し、それによって、Dフリップフロップ142をクリアにするまで、マルチプレクサ138からのオーバーライドを維持し得る。立ち上がりイベントは、構成され得る方法に応じて、エッジまたはレベル依存性を有し得る。マルチプレクサ138からの出力は、強制出力制御FOUTによって選択されてもよい。これらの強制出力は、例えば、限定ではないが、論理高、論理低、高インピーダンス(Hi−Z)、または通常イベント駆動論理レベルであってもよい。
デッドバンド、位相、およびブランキングのためのバッファは、COGモジュール動作の間、異なる時間において、対応するレジスタ値とともにロードされ得る。これらの時間は、COGモジュールが、ディスエーブルまたはイネーブルにされるときであり得る。
COGモジュールが、ディスエーブルにされると、デッドバンド、位相、およびブランキングレジスタへの書き込みはまた、直接、個別のバッファも同様にロードし得る。
COGモジュールが、イネーブルにされると、値が変更されるとき、全バッファが、実質的に、同一の時間でアップデートすることを確実にする必要がある。実施例は、デバイスが、COGモジュールまで高速周期(例えば、500kHz)を伴って、低クロック速度(例えば、1MHz)で起動しているときである。本状況下では、デッドバンド、位相遅延、およびブランキング値を新しい値でアップデートするために、いくつかのクロック周期を要求するであろう。複数の周期にわたる本アップデートは、望ましくなく、したがって、バッファアップデートを同期させるための方法が、使用されるべきである。バッファをロードするためのステップは、以下となり得る。
1.全レジスタ値をアップデートする
2.ロードビットを設定する
3.立ち下がりイベント信号の次の立ち上がりエッジにおいて、立ち下がりイベント信号をラッチする
a)立ち下がりイベント信号のためのラッチを閉鎖する
b)立ち上がりイベントデッドバンドバッファをロードする
c)立ち下がりイベントブランキングバッファをロードする
d)位相遅延バッファをロードする
e)立ち下がりイベント信号のためのラッチを閉鎖する
4.立ち上がりイベントの次の立ち上がりエッジにおいて、
a)立ち下がりイベント信号のためのラッチを閉鎖する(立ち下がりイベント信号は、立ち上がりイベント信号を発生させ、したがって、ラッチ立ち下がりイベントは、立ち上がりイベントにおける変更を防止するであろう)
b)デッドバンド立ち下がりイベントレジスタをロードする
c)デッドバンド立ち上がりイベントレジスタをロードする
d)ロードビットをクリアにし、ロードの完了を示す
e)立ち下がりイベントラッチを開放する
ロードビットは、ソフトウェア内でクリアにすることができず、ソフトウェア内でのみ設定可能であり、ハードウェア内でのみクリアにされる。これは、ロード手順の間、意図されない動作を防止するためのものである。
COGモジュールは、リセット信号が、インバータ112への入力においてアサートされる度に、リセットされてもよい。アクティブ低リセットが、インバータ112に適用される場合、SRラッチ108は、そのリセット状態に保持される。インバータ112の出力もまた、そこに結合されたレジスタ、カウンタ等の全てをリセットするものである。リセットがアサートされると、以下のアクションが、生じ得る。レジスタが、そのデフォルト値にリセットされ、ブランキングカウンタが、リセットされ、デッドバンドカウンタが、リセットされ、任意の機械または状態発生回路内のフリップフロップおよびラッチが、そのデフォルト値にリセットされる。
Claims (35)
- マイクロコントローラのための相補出力ジェネレータモジュールであって、前記相補出力ジェネレータは、前記マイクロコントローラの処理コアを通して構成可能であり、前記相補出力ジェネレータは、
クロックソースに結合されたクロック入力と、
プログラム可能に選択可能な複数の立ち上がりイベント入力であって、前記選択された立ち上がりイベント入力のうちの少なくとも1つは、少なくとも1つの立ち上がりイベントが、前記立ち上がりイベント入力のうちの個別の選択された1つにおいて生じるとき、前記クロックソースと同期する立ち上がりイベント信号を始動させる、複数の立ち上がりイベント入力と、
プログラム可能に選択可能な複数の立ち下がりイベント入力であって、前記選択された立ち下がりイベント入力のうちの少なくとも1つは、少なくとも1つの立ち下がりイベントが、前記立ち下がりイベント入力のうちの個別の選択された1つにおいて生じるとき、前記クロックソースと同期する立ち下がりイベント信号を始動させる、複数の立ち下がりイベント入力と、
複数の出力であって、
前記複数の出力のうちの第1の出力は、前記立ち下がりイベント信号の検出まで、前記立ち上がりイベント信号の検出に応じて、第1の出力駆動信号をアサートし、
前記複数の出力のうちの第2の出力は、次の立ち上がりイベント信号の検出まで、前記立ち下がりイベント信号の検出に応じて、第2の出力駆動信号をアサートする、
複数の出力と
を備える、相補出力ジェネレータモジュール。 - 前記クロック入力と複数のクロックソースとの間に結合されたクロックマルチプレクサをさらに備え、前記クロックマルチプレクサは、前記複数のクロックソースのうちの1つを選択するように適合されている、請求項1に記載の相補出力ジェネレータモジュール。
- 立ち上がりイベントブランキング時間回路をさらに備え、前記立ち上がりイベントブランキング時間回路は、前記立ち上がりイベントブランキング時間回路がタイムアウトするまで、前記立ち上がりイベントが前記立ち上がりイベント信号を発生させないように阻止する、請求項1に記載の相補出力ジェネレータモジュール。
- 前記立ち上がりイベントブランキング時間回路は、
前記クロックソースに結合されたカウンタと、
前記カウンタに結合されたコンパレータと、
前記コンパレータに結合されたブランキング時間レジスタと
を備える、請求項3に記載の相補出力ジェネレータモジュール。 - 前記立ち上がりイベントブランキング時間回路は、
複数の直列に接続された単位遅延要素と、
前記複数の直列に接続された単位遅延要素の個別の1つに結合された入力を有するマルチプレクサと
を備える、請求項3に記載の相補出力ジェネレータモジュール。 - 立ち下がりイベントブランキング時間回路をさらに備え、前記立ち下がりイベントブランキング時間回路は、前記立ち下がりイベントブランキング時間回路がタイムアウトするまで、前記立ち下がりイベントが前記立ち下がりイベント信号を発生させないように阻止する、請求項1に記載の相補出力ジェネレータモジュール。
- 前記立ち下がりイベントブランキング時間回路は、
前記クロックソースに結合されたカウンタと、
前記カウンタに結合されたコンパレータと、
前記コンパレータに結合されたブランキング時間レジスタと
を備える、請求項6に記載の相補出力ジェネレータモジュール。 - 前記立ち下がりイベントブランキング時間回路は、
複数の直列に接続された単位遅延要素と、
前記複数の直列に接続された単位遅延要素の個別の1つに結合された入力を有するマルチプレクサと
を備える、請求項6に記載の相補出力ジェネレータモジュール。 - 立ち上がりイベントデッドバンド時間回路をさらに備え、前記立ち上がりイベントデッドバンド時間回路は、前記立ち上がりイベントデッドバンド時間回路がタイムアウトするまで、前記第2の出力駆動信号を阻止する、請求項1に記載の相補出力ジェネレータモジュール。
- 前記立ち上がりイベントデッドバンド時間回路は、
前記クロックソースに結合されたカウンタと、
前記カウンタに結合されたコンパレータと、
前記コンパレータに結合されたデッドバンド時間レジスタと
を備える、請求項9に記載の相補出力ジェネレータモジュール。 - 前記立ち上がりイベントデッドバンド時間回路は、
複数の直列に接続された単位時間遅延要素と、
前記複数の直列に接続された単位遅延要素の個別の1つに結合された入力を有するマルチプレクサと
を備える、請求項9に記載の相補出力ジェネレータモジュール。 - 各単位時間遅延要素は、固定時間遅延を提供する、請求項11に記載の相補出力ジェネレータモジュール。
- 前記固定時間遅延は、約5ナノ秒である、請求項12に記載の相補出力ジェネレータモジュール。
- 立ち下がりイベントデッドバンド時間回路をさらに備え、前記立ち下がりイベントデッドバンド時間回路は、前記立ち下がりイベントデッドバンド時間回路がタイムアウトするまで、前記第1の出力駆動信号を阻止する、請求項1に記載の相補出力ジェネレータモジュール。
- 前記立ち下がりイベントデッドバンド時間回路は、
前記クロックソースに結合されたカウンタと、
前記カウンタに結合されたコンパレータと、
前記コンパレータに結合されたデッドバンド時間レジスタと
を備える、請求項14に記載の相補出力ジェネレータモジュール。 - 前記立ち下がりイベントデッドバンド時間回路は、
複数の直列に接続された単位時間遅延要素と、
前記複数の直列に接続された単位遅延要素の個別の1つに結合された入力を有するマルチプレクサと
を備える、請求項14に記載の相補出力ジェネレータモジュール。 - 各単位時間遅延要素は、固定時間遅延を提供する、請求項16に記載の相補出力ジェネレータモジュール。
- 複数の出力極性逆転回路をさらに備え、前記複数の出力極性逆転回路のそれぞれの1つは、前記複数の出力の個別の1つに結合され、第1の論理レベルが前記出力極性逆転回路に適用されると、前記複数の出力の個別の1つは、非反転出力駆動信号を提供し、第2の論理レベルが前記出力極性逆転回路に適用されると、前記複数の出力の個別の1つは、反転出力駆動信号を提供する、請求項1に記載の相補出力ジェネレータモジュール。
- 複数の出力ステアリングマルチプレクサをさらに備え、前記複数の出力ステアリングマルチプレクサは、前記複数の出力の個別の1つを個別の信号を、論理高、論理低、または高インピーダンスのいずれかに結合させる、請求項1に記載の相補出力ジェネレータモジュール。
- 前記複数の出力ステアリングマルチプレクサは、実質的に瞬時に、前記複数の出力への信号の結合を変更する、請求項19に記載の相補出力ジェネレータモジュール。
- 前記複数の出力ステアリングマルチプレクサは、次の立ち上がりイベント信号と同期して、前記複数の出力への信号の結合を変更する、請求項19に記載の相補出力ジェネレータモジュール。
- 前記立ち上がりおよび立ち下がりイベント入力に結合された出力を有するパルス幅変調(PWM)ジェネレータをさらに備える、請求項1に記載の相補出力ジェネレータモジュール。
- 前記相補出力ジェネレータモジュールは、ハーフブリッジモードで構成されている、請求項1に記載の相補出力ジェネレータモジュール。
- 前記相補出力ジェネレータモジュールは、プッシュプルモードで構成されている、請求項1に記載の相補出力ジェネレータモジュール。
- 前記相補出力ジェネレータモジュールは、順方向フルブリッジモードで構成されている、請求項1に記載の相補出力ジェネレータモジュール。
- 前記相補出力ジェネレータモジュールは、逆方向フルブリッジモードで構成されている、請求項1に記載の相補出力ジェネレータモジュール。
- 前記相補出力ジェネレータモジュールは、ステアリングモードで構成されている、請求項1に記載の相補出力ジェネレータモジュール。
- 前記相補出力ジェネレータモジュールは、同期ステアリングモードで構成されている、請求項1に記載の相補出力ジェネレータモジュール。
- 相補波形を発生させるための方法であって、前記方法は、
少なくとも1つの立ち上がりイベントソースを複数の立ち上がりイベントソースから選択するステップと、
プログラム可能立ち上がりイベントブランキング時間周期内において、後続の少なくとも1つの立ち下がりイベントのブランキングを提供するステップと、
立ち上がりイベント信号を発生させるための立ち上がりイベントソースエッジまたは立ち上がりイベントソース電圧レベルの検出を選択するステップと、
少なくとも1つの立ち下がりイベントソースを複数の立ち下がりイベントソースから選択するステップと、
プログラム可能立ち下がりイベントブランキング時間周期内において、後続の少なくとも1つの立ち上がりイベントのブランキングを提供するステップと、
立ち下がりイベント信号を発生させるための立ち下がりイベントソースエッジまたは立ち下がりイベントソース電圧レベルの検出を選択するステップと、
前記少なくとも1つの立ち下がりイベントの検出まで、前記少なくとも1つの立ち上がりイベントの検出に応じて、少なくとも1つの第1の出力をアサートするステップと、
次の少なくとも1つの立ち上がりイベントの検出まで、前記少なくとも1つの立ち下がりイベントの検出に応じて、少なくとも1つの第2の出力をアサートするステップと
を含む、方法。 - 立ち上がりイベント位相遅延を提供するステップをさらに含み、前記立ち上がりイベント位相遅延は、前記立ち上がりイベント信号を遅延させる、請求項29に記載の方法。
- 立ち下がりイベント位相遅延を提供するステップをさらに含み、前記立ち下がりイベント位相遅延は、前記立ち下がりイベント信号を遅延させる、請求項29に記載の方法。
- 前記第1の出力をアサートするステップと、前記第2の出力をアサートするステップとの間のデッドバンド時間を提供するステップをさらに含む、請求項29に記載の方法。
- 前記デッドバンド時間を提供するステップは、前記第2の出力をディアサートするステップの後、前記第1の出力のアサーションを遅延させるステップを含む、請求項32に記載の方法。
- 前記デッドバンド時間を提供するステップは、前記第1の出力をディアサートするステップの後、前記第2の出力のアサーションを遅延させるステップを含む、請求項31に記載の方法。
- 自動シャットダウンのアサーションに応じて、出力の全てを所定の論理レベルに強制するステップをさらに含む、請求項29に記載の方法。
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