TW201724753A - 時脈選擇電路及具備其的電源裝置 - Google Patents

時脈選擇電路及具備其的電源裝置 Download PDF

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Abstract

本發明提供一種時脈選擇電路，可減少從與第1時脈同步的狀態切換為第2時脈時產生的時脈遺漏。本發明的時脈選擇電路包括：時脈檢測電路，檢測第1時脈並輸出檢測信號；開關，在檢測信號為第1位準時輸出第1時脈，在檢測信號為與第1位準不同的第2位準時輸出第2時脈；以及單發電路，響應檢測信號從所述第1位準切換為第2位準的情況而輸出單發脈波，將開關的輸出與單發電路的輸出合併以成為輸出時脈而輸出。

Description

時脈選擇電路及具備其的電源裝置
本發明是有關於一種時脈（clock）選擇電路及具備其的電源裝置。
圖4表示作為習知的時脈選擇電路的一例的、專利文獻1所示的時脈選擇電路400的電路圖。 時脈選擇電路400具備時脈切換電路1、主時脈（main clock）監控電路2及移位暫存器（shift register）3。
時脈切換電路1輸入第1時脈f1及第2時脈f2，基於移位暫存器3的輸出4，輸出第1時脈f1及第2時脈f2中的任一個來作為時脈選擇電路400的輸出時脈ϕ。
移位暫存器3包含二個D正反器（flip-flop）電路41及D正反器電路42。D正反器電路41的輸出Q1被輸入至D正反器電路42的輸入端子D，D正反器電路42的輸出Q2作為移位暫存器3的輸出4而輸出，並輸入至時脈切換電路1。
主時脈監控電路2將基於第1時脈f1而生成的重置（reset）信號R1供給至D正反器電路41及D正反器電路42的各重置端子R。 D正反器電路41及D正反器電路42的各時脈端子C被供給第2時脈f2。
該習知的時脈選擇電路400在輸入第1時脈f1時，將第1時脈f1作為時脈選擇電路400的輸出時脈ϕ而輸出，當第1時脈f1停止時，將第2時脈f2作為輸出時脈ϕ而輸出。 如此，根據習知的時脈選擇電路400，可選擇性地輸出第1時脈f1及第2時脈f2。 現有技術文獻 專利文獻
專利文獻1：日本專利特開平5-165543號公報
[發明所欲解決之問題] 然而，時脈選擇電路400中，如圖5的時序圖（timingchart）所示，從在時間t0處停止第1時脈f1的輸入直至輸出第2時脈f2作為輸出時脈ϕ為止的期間內，會產生時脈遺漏，該時脈遺漏遺失與二次第2時脈f2相當的時脈。
即，D正反器電路41在時間t0處停止第1時脈f1的輸入時，響應隨後的第1次的第2時脈f2的下降邊緣（edge），導入向輸入端子D輸入的高位準（HIGH level），而從輸出端子Q輸出高位準的信號Q1。繼而，D正反器電路42響應第2次的第2時脈f2的下降邊緣，導入向輸入端子D輸入的高位準的信號（Q1），從輸出端子Q輸出高位準的信號Q2以作為移位暫存器3的輸出4。
藉由移位暫存器3的輸出4成為高位準，時脈切換電路1切換為輸出第2時脈f2以作為輸出時脈ϕ的狀態。藉此，緊跟著的第3次的第2時脈f2被作為時脈選擇電路400的輸出時脈ϕ而輸出。
由於以上述方式進行動作，因此習知的時脈選擇電路400存在下述問題：在從第1時脈f1的輸入停止直至輸出第2時脈f2作為輸出時脈ϕ為止的期間會產生時脈遺漏，該時脈遺漏遺失與二次第2時脈f2相當的時脈。此種時脈遺漏例如在供給輸出時脈ϕ的應用（application）為交換調整器（switching regulator）的情況下，有可能造成輸出電壓下降。
本發明是為了解決如上所述的問題而創作，其目的在於提供一種時脈選擇電路，可減少從與第1時脈（例如外部時脈）同步的狀態切換至第2時脈（例如內部時脈）時產生的時脈遺漏。 [解決問題之手段]
本發明的時脈選擇電路的特徵在於包括：時脈檢測電路，檢測第1時脈並輸出檢測信號；開關，在所述檢測信號為第1位準時輸出所述第1時脈，在所述檢測信號為與第1位準不同的第2位準時輸出第2時脈；以及單發（one-shot）電路，響應所述檢測信號從所述第1位準切換為所述第2位準的情況而輸出單發脈波（pulse），將所述單發電路的輸出與所述開關的輸出相加以成為輸出時脈而輸出。 [發明的效果]
根據本發明的時脈選擇電路，響應檢測信號的切換來產生單發脈波，並將所述單發脈波加上開關的輸出而輸出，因此具有下述效果：可減少從與第1時脈（例如外部時脈）同步的狀態切換為第2時脈（例如內部時脈）時產生的時脈遺漏。
圖1是本實施形態的時脈選擇電路100的電路圖。 本實施形態的時脈選擇電路100具備：輸入外部時脈SYNC（以下亦稱作「第1時脈」）的輸入端子110、時脈檢測電路120、輸出內部時脈OSC（以下亦稱作「第2時脈」）的內部振盪電路113、開關114、輸出時脈選擇電路100的輸出時脈CLK的輸出端子115、單發電路116及或（OR）電路117。 時脈檢測電路120包含D正反器電路111及D正反器電路112。
D正反器電路111在輸入端子D1接收0 V，在輸入端子CK1接收內部時脈OSC，且輸出端子Q1連接於D正反器電路112的輸入端子D2。 D正反器電路112在輸入端子CK2接收內部時脈OSC，將輸出端子Q2的信號作為時脈檢測電路120的檢測信號DT而輸出。
檢測信號DT被輸入至單發電路116，並且作為開關114的控制信號發揮功能。 或電路117接收單發電路116的輸出信號與開關114的輸出信號以作為輸入，並將輸出時脈CLK輸出至輸出端子115。
開關114在第1輸入端子114a接收外部時脈SYNC，在第2輸入端子114b接收內部時脈OSC，輸出端子114c的信號被輸入至或電路117。並且，當作為控制信號的檢測信號DT為高位準時，連接第1輸入端子114a與輸出端子114c，作為控制信號的檢測信號DT為低位準（LOW level）時，連接第2輸入端子114b與輸出端子114c。
單發電路116構成為，僅在輸入信號即檢測信號DT的信號產生下降邊緣時輸出單發脈波，在此以外的情況下，輸出低位準的信號。
接下來，參照圖1及圖2來說明本實施形態的時脈選擇電路的動作。 首先，對輸入外部時脈SYNC的外部同步狀態進行說明。 D正反器電路111的輸入端子D1輸入0 V，輸入端子CK1輸入內部時脈OSC，設置端子S輸入外部時脈SYNC，因此從輸出端子Q1輸出高位準的信號。
D正反器電路112的輸入端子D2輸入來自輸出端子Q1的高位準的信號，輸入端子CK2輸入內部時脈OSC，因此從輸出端子Q2輸出高位準的信號。意即，時脈檢測電路120在輸入外部時脈SYNC的狀態下，輸出高位準的信號以作為檢測信號DT。
由於檢測信號DT為高位準，因此開關114連接第1輸入端子114a與輸出端子114c，輸出外部時脈SYNC。而且，單發電路116在檢測信號DT為高位準的外部同步狀態下輸出低位準的信號。
或電路117接收單發電路116的輸出信號即低位準的信號與開關114的輸出信號即外部時脈SYNC以作為輸入，因此輸出時脈CLK與外部時脈SYNC等效。
接下來，對外部時脈SYNC停止的外部同步解除狀態進行說明。 當在時間t1處停止外部時脈SYNC的輸入，隨後產生第1次的內部時脈OSC的下降邊緣時，D正反器電路111的輸入端子D1連接於0 V，設置端子S輸入低位準，因此從輸出端子Q1輸出低位準的信號。
繼而，當產生第2次的內部時脈OSC的下降邊緣時，D正反器電路112的輸入端子D2輸入低位準的信號，因此從輸出端子Q2輸出低位準的信號以作為檢測信號DT。
開關114在作為控制信號的檢測信號DT成為低位準時，連接第2輸入端子114b與輸出端子114c，將內部時脈OSC輸出至或電路117。 而且，單發電路116響應檢測信號DT的下降邊緣而輸出單發脈波。
或電路117將開關114的輸出即內部時脈OSC與單發電路116的輸出相加而輸出，因此，輸出時脈CLK如圖2所示成為如下信號：此信號包含與從外部時脈SYNC停止算起第2次的內部時脈OSC對應的時脈。 如此，根據本實施形態，與習知技術相比，可降低時脈遺漏。
接下來，對將本實施形態的時脈選擇電路用於電源裝置的示例進行說明。 圖3是在作為電源裝置的一例的交換調整器300中使用圖1的時脈選擇電路100時的電路圖。
交換調整器300的構成為一般構成，因此，此處省略詳細說明，而對如何使用時脈選擇電路100的輸出時脈CLK進行說明。
三角波生成電路313接收從時脈選擇電路100供給的時脈CLK，即，接收與外部時脈SYNC或內部時脈OSC對應的時脈CLK，而生成三角波。脈寬調變（Pulse-Width Modulation，PWM）比較器（comparator）310對從誤差放大電路311輸出的誤差電壓Verr與三角波進行比較，並將比較結果供給至輸出控制電路312。
本交換調整器300藉由使用時脈選擇電路100，從而在PWM比較器310所接收的時脈CLK中，從與外部時脈SYNC同步的狀態切換為內部時脈OSC（參照圖1）時產生的時脈遺漏少。因此，可降低因時脈遺漏造成的交換調整器300的輸出電壓Vout的下降。
如此，在對二個時脈（例如外部時脈與內部時脈）進行切換而以一個時脈的形式來使用的電源裝置中，藉由使用本發明的時脈選擇電路，起到可降低因時脈遺漏造成的影響的效果。
以上，對本發明的實施形態進行了說明，但本發明當然並不限定於所述實施形態，可在不脫離本發明的主旨的範圍內進行各種變更。 例如，所述實施形態中，使用了或電路117作為將開關114的輸出與單發電路116的輸出合併成為輸出時脈以輸出的電路，但可根據脈波的方向等來適當變更。
而且，所述實施形態中，表示了使用二個D正反器電路的示例，但D正反器電路的個數並無特別限定，亦可根據需要來使用更多的D正反器電路。 進而，將交換調整器作為電源裝置的一例而進行了說明，但電源裝置並不特別限定於交換調整器。
1‧‧‧時脈切換電路
2‧‧‧主時脈監控電路
3‧‧‧移位暫存器
4‧‧‧輸出
41、42、111、112‧‧‧D正反器電路
100‧‧‧時脈選擇電路
110‧‧‧外部時脈輸入端子
113‧‧‧內部振盪電路
114‧‧‧開關
114a‧‧‧第1輸入端子
114b‧‧‧第2輸入端子
114c、115、Q‧‧‧輸出端子
116‧‧‧單發電路
117‧‧‧或電路
120‧‧‧時脈檢測電路
300‧‧‧交換調整器
310‧‧‧PWM比較器
311‧‧‧誤差放大電路
312‧‧‧輸出控制電路
313‧‧‧三角波生成電路
400‧‧‧時脈選擇電路
C‧‧‧時脈端子
CLK‧‧‧時脈
D、D1、D2、CK1、CK2‧‧‧輸入端子
DT‧‧‧檢測信號
f1‧‧‧第1時脈
f2‧‧‧第2時脈
OSC‧‧‧內部時脈
Q1、Q2‧‧‧信號/輸出/輸出端子
R‧‧‧重置端子
R1‧‧‧重置信號
S‧‧‧設置端子
SYNC‧‧‧外部時脈
t0、t1‧‧‧時間
Verr‧‧‧誤差電壓
Vout‧‧‧輸出電壓
ϕ‧‧‧輸出時脈
圖1是用於說明本實施形態的時脈選擇電路的電路圖。 圖2是表示圖1的時脈選擇電路的動作的時序圖。 圖3是具備圖1的時脈選擇電路的交換調整器的電路圖。 圖4是習知的時脈選擇電路的電路圖。 圖5是表示習知的時脈選擇電路的動作的時序圖。
100‧‧‧時脈選擇電路
110‧‧‧外部時脈輸入端子
111、112‧‧‧D正反器電路
113‧‧‧內部振盪電路
114‧‧‧開關
114a‧‧‧第1輸入端子
114b‧‧‧第2輸入端子
114c、115‧‧‧輸出端子
116‧‧‧單發電路
117‧‧‧或電路
120‧‧‧時脈檢測電路
CLK‧‧‧時脈
D1、D2、CK1、CK2‧‧‧輸入端子
DT‧‧‧檢測信號
Q1、Q2‧‧‧信號/輸出/輸出端子
OSC‧‧‧內部時脈
S‧‧‧設置端子
SYNC‧‧‧外部時脈

Claims (5)

  1. 一種時脈選擇電路，其特徵在於包括： 時脈檢測電路，檢測第1時脈並輸出檢測信號； 開關，在所述檢測信號為第1位準時輸出所述第1時脈，在所述檢測信號為與第1位準不同的第2位準時輸出第2時脈；以及 單發電路，響應所述檢測信號從所述第1位準切換為所述第2位準的情況而輸出單發脈波， 其中所述時脈選擇電路將所述單發電路的輸出與所述開關的輸出相加以成為輸出時脈而輸出。
  2. 如申請專利範圍第1項所述的時脈選擇電路，其中 所述時脈檢測電路包括：第1 D正反器電路，具有輸入所述第1時脈的設置端子；以及第2 D正反器電路，輸入端子輸入所述第1 D正反器電路的輸出， 所述第1 D正反器電路及第2 D正反器電路的各時脈端子輸入所述第2時脈， 所述第2 D正反器電路的輸出為所述檢測信號。
  3. 如申請專利範圍第1項所述的時脈選擇電路，更包括： 內部振盪電路，產生內部時脈， 其中所述第1時脈為從所述時脈選擇電路的外部供給的時脈， 所述第2時脈為所述內部時脈。
  4. 如申請專利範圍第2項所述的時脈選擇電路，更包括： 內部振盪電路，產生內部時脈， 其中所述第1時脈為從所述時脈選擇電路的外部供給的時脈， 所述第2時脈為所述內部時脈。
  5. 一種電源裝置，其特徵在於包括如申請專利範圍第1項至第4項中任一項所述的時脈選擇電路。
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