TWI653830B - 資料還原電路 - Google Patents

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Abstract

本發明提出一種資料還原電路，包含：第一比較電路，用於比較第一與第二類比資料信號，並於正時脈信號處於有效準位時輸出邏輯值相反的第一與第二比較信號，且於正時脈信號處於無效準位時將第一與第二比較信號設為具有相同邏輯值；第二比較電路，用於比較第一與第二類比資料信號，並於負時脈信號處於有效準位時輸出邏輯值相反的第三與第四比較信號，且於負時脈信號處於無效準位時將第三與第四比較信號設為具有相同邏輯值；以及資料信號產生電路，用於依據第一至第四比較信號產生數位資料信號。當第一至第四比較信號的邏輯值組合呈現特定態樣時，資料信號產生電路會將輸出的數位資料信號的邏輯值維持不變。

Description

資料還原電路
本發明有關資料還原電路，尤指一種用於避免輸出的數位資料信號中出現短時脈衝波形干擾(glitch)的資料還原電路。
傳統的資料還原電路通常會利用多工器來交替輸出不同比較器的比較結果。由於元件製程偏差、操作電壓、溫度等許多因素的影響，不同比較器的輸出信號之間經常出現無法預期的延遲量差異。前述的狀況會造成多工器的控制電路難以準確控制多工器的切換時間點，因而導致輸出的資料信號中常會出現短時脈衝波形干擾的問題。
有鑑於此，如何減輕或消除傳統資料還原電路的缺失，實為業界有待解決的問題。
本說明書提供一種資料還原電路的實施例，用於依據由一第一類比資料信號與一第二類比資料信號組成的一差動式資料輸入信號產生一數位資料信號。該資料還原電路包含：一第一比較電路，設置成比較該第一類比資料信號與該第二類比資料信號，並於一正時脈信號處於一有效準位時輸出邏輯值相反的一第一比較信號與一第二比較信號，以反應該第一類比資料信號與該第二類比資料信號的比較結果，且於該正時脈信號處於一無效準位時將該第一比較信號與該第二比較信號設置為具有相同邏輯值；一第二比較電路，設置成比較該第一類比資料信號與該第二類比資料信號，並於一負時脈信號處於該有效準位時輸出邏輯值相反的一第三比較信號與一第四比較信號，以反應該第一類比資料信號與該第二類比資料信號的比較結 果，且於該負時脈信號處於該無效準位時將該第三比較信號與該第四比較信號設置為具有相同邏輯值；以及一資料信號產生電路，耦接於該第一比較電路與該第二比較電路，設置成依據該第一比較信號、該第二比較信號、該第三比較信號、與該第四比較信號來產生該數位資料信號；其中，該資料信號產生電路在前述的第一至第四比較信號的邏輯值組合呈現特定態樣時，便會將輸出的數位資料信號的邏輯值維持不變。
上述實施例的優點之一，是資料信號產生電路在前述的第一至第四比較信號的邏輯值組合呈現特定態樣時，便會將輸出的數位資料信號的邏輯值維持不變，故能有效避免輸出的數位資料信號中出現短時脈衝波形干擾的問題。
本發明的其他優點將搭配以下的說明和圖式進行更詳細的解說。
100‧‧‧資料還原電路
110‧‧‧第一比較電路
120‧‧‧第二比較電路
130‧‧‧資料信號產生電路
301‧‧‧電壓輸入端
303、305、307‧‧‧節點
312、314、322、324、332、334、342、344、352‧‧‧開關
501、503‧‧‧節點
505‧‧‧電壓輸入端
507‧‧‧固定電位端
512、514、516、522、524、526、532、534、536、542、544、546‧‧‧開關
550‧‧‧控制電路
552、554、556、558‧‧‧反相器
圖1為本發明一實施例的資料還原電路簡化後的功能方塊圖。
圖2為圖1中的資料還原電路的信號邏輯關係簡化後的示意圖。
圖3為圖1中的第一比較電路的一實施例簡化後的功能方塊圖。
圖4為圖1中的第二比較電路的一實施例簡化後的功能方塊圖。
圖5為圖1中的資料信號產生電路的一實施例簡化後的功能方塊圖。
以下將配合相關圖式來說明本發明的實施例。在圖式中，相同的標號表示相同或類似的元件或方法流程。
請參考圖1與圖2。圖1為本發明一實施例的資料還原電路100簡化後的功能方塊圖。圖2為資料還原電路100的信號邏輯關係的一實施例簡化後的示意圖。
資料還原電路100用於依據一差動式資料輸入信號DIN產生一數位資料信號DOUT，且該差動式資料輸入信號DIN是由類比資料信號Vip和Vin組成。
如圖1所示，資料還原電路100包含一比較電路110、一比較電路120、以及一資料信號產生電路130。
比較電路110依據一正時脈信號CLK進行運作，比較電路120依據一負時脈信號CLKB進行運作。正時脈信號CLK與負時脈信號CLKB兩者的頻率相同，但極性相反。此外，正時脈信號CLK與負時脈信號CLKB兩者的頻率，都是差動式資料輸入信號DIN的頻率的一半。
為了方便說明，以下假設正時脈信號CLK與負時脈信號CLKB兩者都是高態有效(active high)信號。由於正時脈信號CLK與負時脈信號CLKB兩者的極性相反，所以當正時脈信號CLK處於有效準位(例如邏輯高準位)時，負時脈信號CLKB會處於無效準位(例如邏輯低準位)，而當正時脈信號CLK處於無效準位(例如邏輯低準位)時，負時脈信號CLKB會處於有效準位(例如邏輯高準位)。
前述的正時脈信號CLK與負時脈信號CLKB亦可改用低態有效信號來實現。在此情況下，相關開關的控制邏輯要適應性修改。
比較電路110用以比較類比資料信號Vip和Vin。比較電路110於正時脈信號CLK處於有效準位時，輸出邏輯值相反的比較信號R1和S1，以反應類比資料信號Vip和Vin的比較結果。另外，比較電路110於正時脈信號CLK處於無效準位時，將比較信號R1和S1設置為具有相同邏輯值，使得比較信號R1和S1兩者的邏輯值與類比資料信號Vip和Vin的比較結果無關。
比較電路120用以比較類比資料信號Vip和Vin。比較電路120於負時脈信號CLKB處於有效準位時，輸出邏輯值相反的比較信號R2和S2，以反應類比資料信號Vip和Vin的比較結果。另外，比較電路120於負時脈信號CLKB處於無效準位時，將比較信號R2和S2設置為具有相同邏輯值，使得比較信號R2和S2兩者的邏輯值與類比資料信號Vip和Vin的比較結果無關。
資料信號產生電路130耦接於比較電路110和120，並設置成依據比 較信號R1、S1、R2、和S2來產生數位資料信號DOUT。
比較電路110與比較電路120的邏輯值設計可參閱圖2之實施例，在此不另贅述。
請參考圖3與圖4。圖3為比較電路110的一實施例簡化後的功能方塊圖。圖4為比較電路120的一實施例簡化後的功能方塊圖。
在圖3的實施例中，節點303可提供前述的比較信號S1，而節點305則可提供前述的比較信號R1。
如圖3所示，開關312和314耦接於電壓輸入端301與節點303之間，且形成並聯組態。開關322和324耦接於電壓輸入端301與節點305之間，且形成並聯組態。開關332和334都耦接於節點303與節點307之間，形成串聯組態，且位置可以互換。開關342和344都耦接於節點305與節點307之間，形成串聯組態，且位置可以互換。開關352耦接於節點307與一固定電位端(例如接地端)之間。
開關312、322、和352都受控於正時脈信號CLK。開關314和332都受控於比較信號R1，開關324和342都受控於比較信號S1。開關334受控於類比資料信號Vip，而開關344則受控於類比資料信號Vin。
圖4的元件架構與圖3基本上相同，差別之一在於圖4中的開關312、322、和352都受控於負時脈信號CLKB，而非正時脈信號CLK。另一項差別在於圖4中的節點303可提供前述的比較信號S2，而節點305則可提供前述的比較信號R2。
實作上，圖3與圖4中的每一開關元件都可用一適當的電晶體來實現。例如，開關312、314、322、和324可用P型電晶體來實現，而開關332、334、342、344、和352則可以用N型電晶體來實現。
為了避免數位資料信號DOUT中出現短時脈衝波形干擾(glitch)的問題，資料信號產生電路130會根據比較信號R1、S1、R2、和S2的邏輯值組合態樣，來調整數位資料信號DOUT的設置方式。
具體而言，當比較信號R1和S1具有相反邏輯值、但比較信號R2和 S2具有相同邏輯值時，資料信號產生電路130會將數位資料信號DOUT的邏輯值設置成與比較信號R1的邏輯值相同。
當比較信號R1和S1具有相同邏輯值、但比較信號R2和S2具有相反邏輯值時，資料信號產生電路130會將數位資料信號DOUT的邏輯值設置成與比較信號R2相同。
當比較信號R1、S1、R2、和S2變成具有相同邏輯值時，資料信號產生電路130會將數位資料信號DOUT的邏輯值維持不變，保持與先前一個階段的邏輯值相同。
此外，當比較信號R1和S1具有相反邏輯值、且比較信號R2和S2從具有相同邏輯值變成具有相反邏輯值時，資料信號產生電路130也會將數位資料信號DOUT的邏輯值維持不變，保持與先前一個階段的邏輯值相同。
請注意，當比較信號R1、S1、R2、和S2變成具有相同邏輯值時，代表此時比較信號R1、S1、R2、和S2的邏輯值，都與類比資料信號Vip和Vin的比較結果無關。
另外，當比較信號R1和S1具有相反邏輯值、且比較信號R2和S2從具有相同邏輯值變成具有相反邏輯值時，代表此時比較信號R1和S1正在呈現比較電路110的比較結果，且比較信號R2和S2也正在呈現比較電路120的比較結果。
前述兩種情況在理想環境中是不應該出現的，而這些現況的起因，很可能是因為比較電路110和120兩者的輸出信號的延遲量，受到元件製程偏差、操作電壓、溫度等許多因素影響而出現差異。
如前所述，當比較信號R1、S1、R2、和S2的邏輯值組合呈現前述兩種情況時，資料信號產生電路130都會將輸出的數位資料信號DOUT的邏輯值維持不變，保持在前一個狀態下的邏輯值，以避免誤作動而造成輸出的數位資料信號DOUT中出現短時脈衝波形干擾的問題。
圖5為資料信號產生電路130的一實施例簡化後的功能方塊圖。在圖5中，第一節點501用於提供第一節點電壓Vop，以作為數位資料信號DOUT。第二節點503用於提供與第一節點電壓Vop極性相反的第二節點電壓Von。
如圖5所示，開關512、514、和516都耦接於電壓輸入端505與第二節點503之間，且形成並聯組態。開關522、524、和526都耦接於電壓輸入端505與第一節點501之間，且形成並聯組態。開關532、534、和536都耦接於第二節點503與固定電位端507之間，且形成並聯組態。開關542、544、和546都耦接於第一節點501與固定電位端507之間，且形成並聯組態。開關516和536都受控於第一節點電壓Vop，而開關526和546則都受控於第二節點電壓Von。
控制電路550設置成依據比較信號R1控制開關512和542、依據比較信號S1控制開關522和532、依據比較信號R2控制開關514和544、並依據比較信號S2控制開關524和534。
在資料信號產生電路130中，控制電路550會同步導通開關512和542，也會同步關斷開關512和542。控制電路550會同步導通開關514和544，也會同步關斷開關514和544。控制電路550會同步導通開關522和532，也會同步關斷開關522和532。此外，控制電路550會同步導通開關524和534，也會同步關斷開關524和534。
若開關512和542具有相反的控制邏輯，開關514和544具有相反的控制邏輯，開關522和532具有相反的控制邏輯，且開關524和534具有相反的控制邏輯，則控制電路550可利用四個反相器552、554、556、和558來實現前述的開關控制機制。
圖5中的每一開關元件皆可依據設計上的需求使用適當類型的電晶體來實現。例如，開關512、514、516、522、524、和526可用P型電晶體來實現，而開關532、534、536、542、544、和546則可以用N型電晶體來實現。
另外，圖5中的每一開關元件的電晶體類型可被適當的設計，以省略控制電路550或是控制電路550中的反相器552、554、556和558，簡化電路複雜度。例如，開關512和542可都受控於比較信號R1，開關514和544可都受控於比較信號R2，開關522和532可都受控於比較信號S1，且開關524和534可都受控於比較信號S2，此時便可將控制電路550省略。
由於資料還原電路100並未使用傳統的多工器來產生數位資料信號DOUT，所以無需利用複雜的電路來控制多工器的切換時序，故可有效降低整體電路的控制複雜度。
另外，在前述的比較信號R1、S1、R2、和S2的邏輯值組合呈現特定態樣時，資料信號產生電路130便會將輸出的數位資料信號DOUT的邏輯值維持不變，藉此避免誤作動而導致輸出的數位資料信號DOUT中出現短時脈衝波形干擾的問題。
再者，資料信號產生電路130完全無需考慮比較電路110和120的輸出信號之間的延遲量差異，所以用相當精簡的開關元件組合便能實現，可有效減少所需的電路面積。
以上僅為本發明的較佳實施例，凡依本發明請求項所做的等效變化與修改，皆應屬本發明的涵蓋範圍。

Claims (2)

  1. 一種資料還原電路(100)，用於依據由一第一類比資料信號(Vip)與一第二類比資料信號(Vin)組成的一差動式資料輸入信號(DIN)產生一數位資料信號(DOUT)，該資料還原電路(100)包含：一第一比較電路(110)，設置成比較該第一類比資料信號(Vip)與該第二類比資料信號(Vin)，並於一正時脈信號(CLK)處於一有效準位時輸出邏輯值相反的一第一比較信號(R1)與一第二比較信號(S1)，以反應該第一類比資料信號(Vip)與該第二類比資料信號(Vin)的比較結果，且於該正時脈信號(CLK)處於一無效準位時將該第一比較信號(R1)與該第二比較信號(S1)設置為具有相同邏輯值；一第二比較電路(120)，設置成比較該第一類比資料信號(Vip)與該第二類比資料信號(Vin)，並於一負時脈信號(CLKB)處於該有效準位時輸出邏輯值相反的一第三比較信號(R2)與一第四比較信號(S2)，以反應該第一類比資料信號(Vip)與該第二類比資料信號(Vin)的比較結果，且於該負時脈信號(CLKB)處於該無效準位時將該第三比較信號(R2)與該第四比較信號(S2)設置為具有相同邏輯值；以及一資料信號產生電路(130)，耦接於該第一比較電路(110)與該第二比較電路(120)，設置成依據該第一比較信號(R1)、該第二比較信號(S1)、該第三比較信號(R2)、與該第四比較信號(S2)來產生該數位資料信號(DOUT)；其中，當該第一比較信號(R1)與該第二比較信號(S1)具有相反邏輯值、但該第三比較信號(R2)與該第四比較信號(S2)具有相同邏輯值時，該資料信號產生電路(130)會將該數位資料信號(DOUT)的邏輯值設置成與該第一比較信號(R1)的邏輯值相同； 當該第一比較信號(R1)與該第二比較信號(S1)具有相同邏輯值、但該第三比較信號(R2)與該第四比較信號(S2)具有相反邏輯值時，該資料信號產生電路(130)會將該數位資料信號(DOUT)的邏輯值設置成與該第三比較信號(R2)相同；當該第一比較信號(R1)、該第二比較信號(S1)、該第三比較信號(R2)、與該第四比較信號(S2)變成具有相同邏輯值時，該資料信號產生電路(130)會將該數位資料信號(DOUT)的邏輯值維持不變；且當該第一比較信號(R1)與該第二比較信號(S1)具有相反邏輯值、且該第三比較信號(R2)與該第四比較信號(S2)從具有相同邏輯值變成具有相反邏輯值時，該資料信號產生電路(130)將該數位資料信號(DOUT)的邏輯值維持不變。
  2. 如請求項1所述的資料還原電路(100)，其中，該正時脈信號(CLK)的頻率與該負時脈信號(CLKB)的頻率，都是該差動式資料輸入信號(DIN)的頻率的一半。
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