JP5385449B2 - ゲート電圧制御発振器およびクロックデータ再生回路 - Google Patents
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Description
本発明は、クロックデータ再生回路に関し、特に、ゲート電圧制御発振器に関するものである。
クロックデータ再生（ＣＤＲ）回路は、入力データの位相と同期したクロック信号を抽出し、位相同期の情報に従ってデータ再生を行うために用いられる。
図１ａは、従来技術のＣＤＲ回路１０のブロック図である。ＣＤＲ回路１０は、エッジ検出器１１０、ゲート電圧制御発振器（ＧＶＣＯ）１２０、およびＤフリップフロップ（ＤＦＦ）１３０を含む。エッジ検出器１１０は、ディレイヤー１１２、排他的論理和（ＸＯＲ）ゲート１１４、およびインバータ１１６を含む。エッジ検出器１１０は、入力データＤＩを受信し、入力データＤＩの上昇位相または下降位相と同期したゲート信号ＧＳを発生する。ＧＶＣＯ１２０は、ゲート信号ＧＳに従って、瞬時位相再整列（ｉｎｓｔａｎｔａｎｅｏｕｓ ｐｈａｓｅ ｒｅａｌｉｇｎｍｅｎｔ）を行い、入力データＤＩに対応するクロック信号ＣＬＫを発振する。ＤＦＦ１３０は、ＧＶＣＯ１２０からクロック信号ＣＬＫを受信し、入力データＤＩからのデータを復元し、復元データＤＯを出力する。
図１ｂは、図１ａのＣＤＲ回路１０の波形図の例である。波形１は、入力データＤＩの波形である。波形２は、入力データＤＩがＴ／２だけ遅延した図１ａのディレイヤー１１２の出力波形である。波形３は、ＸＯＲゲート１１４の出力波形である。波形３のパルスは、入力データＤＩの上昇または下降エッジに対応する。ゲート信号ＧＳの波形である波形４は、波形３を反転したものである。波形５は、図１ａのＧＶＣＯ１２０の出力波形である。即ち、波形５は、クロック信号ＣＬＫの波形である。
図１ｃは、図１ａのＧＶＣＯ１２０のブロック図である。一般的に、ＧＶＣＯ１２０は、ＮＡＮＤゲート１２２および複数のインバータ１２４−１〜１２４−ｎを含む。ＮＡＮＤゲート１２２の一方の入力端子は、ゲート信号ＧＳを受信する。他方の入力端子は、最終段のインバータ１２４−１の出力端子に接続される。ＮＡＮＤゲート１２２の出力端子は、直列接続されたインバータ１２４−１〜１２４−ｎの初段のインバータ１２４−ｎの入力端子に接続される。直列接続されたインバータ１２４−１〜１２４−ｎは、遅延ユニットを構成する。図１ｄは、図１ｃのＮＡＮＤゲート１２２の回路図の例である。図１ｄに示されるように、ＮＡＮＤゲート１２２が動作されている時、非対称性がある。
また、出力クロック信号は、ＮＡＮＤゲートがＧＶＣＯを構成するために用いられた時、不必要なジッターを持つ場合がある。不必要なジッターを防止するために、ＮＡＮＤゲートの帯域幅が通常増加される。しかしながら、帯域幅は、通常のＣＭＯＳの製造プロセスで制限されている。また、動作電流は、帯域幅が増加された時、増加されなければならず、したがって、回路領域が大きくなる。
本発明の目的は、上記課題を解決できる、ゲート電圧制御発振器およびクロックデータ再生回路を提供することにある。
これに鑑みて、本発明では、マルチプレクサが従来のゲート電圧制御発振器のＮＡＮＤゲートに取って代わる。
１つの実施形態では、本発明は、ゲート信号を受信し、ゲート信号に対応する周波数を持つ発振信号を出力するゲート電圧制御発振器を提供し、ゲート電圧制御発振器は、第１の端子および第２の端子を持ち、第２の端子で受けた発振信号を遅延させて、遅延した発振信号を第１の端子から出力する遅延ユニットと、第１の入力端子、第２の入力端子、選択端子、および出力端子を持つマルチプレクサであって、第１の入力端子および選択端子には、ゲート信号が供給され、第２の入力端子は、遅延ユニットの第１の端子に接続され、出力端子は、遅延ユニットの第２の端子に接続され、遅延した発振信号を第２の入力端子で受け、ゲート信号に従って第１の入力端子または第２の入力端子の信号を選択して、選択した信号を発振信号として出力端子から出力するマルチプレクサとを含む。
もう１つの実施形態では、本発明は、入力データを受信し、入力データに従った復元データと、入力データの位相と同期したクロック信号とを出力するクロックデータ再生回路を提供し、データ再生回路は、 入力データを受信し、ゲート信号を出力するエッジ検出回路と、
ゲート信号を受信し、クロック信号を出力するゲート電圧制御発振器であって、
第１の端子および第２の端子を持ち、第２の端子で受けたクロック信号を遅延させて、遅延したクロック信号を第１の端子から出力する遅延ユニット、および
第１の入力端子、第２の入力端子、選択端子、および出力端子を持つマルチプレクサであって、第１の入力端子および選択端子には、ゲート信号が供給され、第２の入力端子は、遅延ユニットの第１の端子に接続され、出力端子は、遅延ユニットの第２の端子に接続され、遅延したクロック信号を第２の入力端子で受け、ゲート信号に従って第１の入力端子または第２の入力端子の信号を選択して、選択した信号をクロック信号として出力端子から出力するマルチプレクサ
から構成されたゲート電圧制御発振器と、
入力データおよびクロック信号を受信し、復元データを出力するＤフリップフロップと、を含む。
ゲート信号を受信し、クロック信号を出力するゲート電圧制御発振器であって、
第１の端子および第２の端子を持ち、第２の端子で受けたクロック信号を遅延させて、遅延したクロック信号を第１の端子から出力する遅延ユニット、および
第１の入力端子、第２の入力端子、選択端子、および出力端子を持つマルチプレクサであって、第１の入力端子および選択端子には、ゲート信号が供給され、第２の入力端子は、遅延ユニットの第１の端子に接続され、出力端子は、遅延ユニットの第２の端子に接続され、遅延したクロック信号を第２の入力端子で受け、ゲート信号に従って第１の入力端子または第２の入力端子の信号を選択して、選択した信号をクロック信号として出力端子から出力するマルチプレクサ
から構成されたゲート電圧制御発振器と、
入力データおよびクロック信号を受信し、復元データを出力するＤフリップフロップと、を含む。
以下の説明は、本発明を実施するベストモードが開示されている。この説明は、本発明の一般原理を例示する目的のためのもので本発明を限定するものではない。本発明の範囲は、添付の請求の範囲を参考にして決定される。
図２は、本発明の一実施形態に基づいたゲート電圧制御発振器（ＧＶＣＯ）２０のブロック図である。
ＧＶＣＯ２０は、マルチプレクサ２１０および遅延ユニット２２０を有する。遅延ユニット２２０は、直列接続されたインバータ２２０−１〜２２０−ｎから成る。遅延ユニット２２０はインバータで構成されたものに限定されないことに注意されたい。他の構成要素が遅延ユニットを構成するために用いられてもよい。例えば、遅延ユニットは、バッファでもよい。マルチプレクサ２１０は、２：１マルチプレクサである。マルチプレクサ２１０は、入力端子ＩＮ０およびＩＮ１と、選択端子Ｓと、および出力端子Ｏとを持ち、選択端子Ｓから受信した選択信号に従って入力端子ＩＮ０およびＩＮ１の１つから信号を選択的に出力する。例えば、選択信号が低電圧レベル（ロジック“０”）である時、マルチプレクサ２１０は、入力端子ＩＮ０から信号を出力する。選択信号が高電圧レベル（ロジック“１”）である時、マルチプレクサ２１０は、入力端子ＩＮ１から信号を出力する。
実施の形態では、マルチプレクサ２１０の入力端子ＩＮ０には、ゲート信号ＧＳが供給され、入力端子ＩＮ１は、遅延ユニット２２０の出力端子に接続される。マルチプレクサの選択端子Ｓは、入力端子ＩＮ０に接続される。即ち、選択端子Ｓおよび入力端子ＩＮ０の両方は、ゲート信号ＧＳを受信する。マルチプレクサ２１０は、ゲート信号ＧＳに従って、入力端子ＩＮ０およびＩＮ１の１つから信号を選択的に出力する。よって、マルチプレクサ２１０がゲート信号ＧＳの下降エッジを受信した時、マルチプレクサ２１０は、ゲート信号ＧＳを直接出力する。マルチプレクサ２１０がゲート信号ＧＳの上昇エッジを受信した時、マルチプレクサ２１０は、遅延ユニット２２０の出力信号を出力する。よって、発振信号ＯＳが生成される。
図３は、本発明の一実施形態によるゲート電圧制御発振器（ＧＶＣＯ）のマルチプレクサ２１０の回路図の例である。端子ＩＮＳＰ／ＩＮＳＮは、選択端子Ｓである。端子ＩＮ０Ｐ／ＩＮ０Ｎは、入力端子ＩＮ０である。端子ＩＮ１Ｐ／ＩＮ１Ｎは、入力端子ＩＮ１である。端子ＯＵＴＰ／ＯＵＴＮは、出力端子Ｏである。マルチプレクサ２１０がゲート信号ＧＳの下降エッジを受信した時、端子ＩＮＳＰは、低電圧レベルであり、端子ＩＮＳＮは、高電圧レベルであり、金属酸化膜半導体（ＭＯＳ）素子Ｍ１は、オフし、ＭＯＳ素子Ｍ２はオンする。マルチプレクサ２１０がゲート信号ＧＳの下降エッジを受信した時、端子ＩＮＳＰは、高電圧レベルであり、端子ＩＮＳＮは、低電圧レベルであり、ＭＯＳ素子Ｍ１は、オンし、ＭＯＳ素子Ｍ２はオフする。よって、図３に示されたマルチプレクサ２１０がＧＶＣＯを構成するように用いられた時、マルチプレクサの対称性は、図１ｄのＮＡＮＤゲートの対称性より良い。
本発明の一実施形態によるクロックデータ再生回路４０のブロック図である。クロックデータ再生回路４０は、エッジ検出器４１０、ＧＶＣＯ４２０、およびＤフリップフロップ４３０を有する。エッジ検出器４１０は、入力データＤＩを受信し、入力データＤＩの上昇位相または下降位相と同期したゲート信号ＧＳを発生する。ＧＶＣＯ４２０は、ゲート信号ＧＳに従って、瞬時位相再整列を行い、入力データＤＩに対応するクロック信号ＣＬＫを発振する。Ｄフリップフロップ４３０は、ＧＶＣＯ４２０からクロック信号ＣＬＫを受信し、クロック信号ＣＬＫに従って入力データＤＩからのデータを復元し、復元データＤＯを出力する。
図２のＧＶＣＯ２０と同様のＧＶＣＯ４２０は、マルチプレクサ２１０と遅延ユニット２２０とを有する。マルチプレクサの入力端子ＩＮ０には、ゲート信号ＧＳが供給され、入力端子ＩＮ１は、遅延ユニット２２０の出力端子に接続される。選択端子Ｓは、入力端子ＩＮ０に接続される。即ち、選択端子Ｓには、ゲート信号ＧＳが供給される。マルチプレクサ２１０は、ゲート信号ＧＳに従って入力端子ＩＮ０およびＩＮ１の中の１つから信号を選択的に出力する。よって、マルチプレクサ２１０がゲート信号ＧＳの下降エッジを受けた時、マルチプレクサ２１０は、ゲート信号ＧＳを直接出力する。マルチプレクサ２１０がゲート信号ＧＳの上昇エッジを受けた時、マルチプレクサ２１０は、遅延ユニット２２０によって遅延された信号を出力する。このように、クロック信号ＣＬＫが生成される。本実施の形態において選択端子Ｓは、入力端子ＩＮ０に接続されているが、本発明はこれに限定されるものではない。他の実施例では、選択端子Ｓは、入力端子ＩＮ１に接続され、選択端子Ｓと入力端子ＩＮ１には、ゲート信号ＧＳが供給され、且つ入力端子ＩＮ０は、遅延ユニット２２０の出力端子に接続される。これは、前端のエッジ検出器４１０の設計によって決まる。
上述のように、本発明は、マルチプレクサで構成されたゲート電圧制御発振器およびゲート電圧制御発振器を有するクロックデータ再生回路を提供する。また、本発明のゲート電圧制御発振器は、従来技術のＮＡＮＤゲートによって構成されたゲート電圧制御発振器の対称性より、より良い対称性を有する。
この発明は、実施例の方法及び望ましい実施の形態によって記述されているが、本発明は、これらに限定されるものではないと理解されたい。逆に、種々の変更及び同様の配置をカバーするものである（当業者には明白なように）。よって、添付の請求の範囲は、最も広義な解釈が与えられ、全てのこのような変更及び同様の配置を含むべきである。
１，２，３，４，５ 波形
１０、４０ クロックデータ再生回路
１１０、４１０ エッジ検出器
１１２ ディレイヤー
１１４ 排他的論理和（ＸＯＲ）ゲート
１１６、１２４−１〜１２４−ｎ、２２０−１〜２２０−ｎ インバータ
１２０、２０、４２０ ゲート電圧制御発振器（ＧＶＣＯ）
１２２ ＮＡＮＤゲート
１３０、４３０ Ｄフリップフロップ（ＤＦＦ）
２１０ マルチプレクサ
２２０ 遅延ユニット
２２０−１〜２２０−ｎ インバータ
ＣＬＫ クロック信号
ＣＳ 電流源
Ｄａ、Ｄｎａ、Ｄｂ、Ｄｎｂ、ＩＮ０Ｐ、ＩＮ０Ｎ、ＩＮ１Ｐ、ＩＮ１Ｎ、ＩＮＳＰ、ＩＮＳＮ、Ｖｏｕｔ、ＯＵＴＰ、ＯＵＴＮ 端子
ＤＩ 入力データ
ＤＯ 復元データ
ＧＳ ゲート信号
ＩＮ０、ＩＮ１ 入力端子
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｎ６、Ｔａ、Ｔｎａ、Ｔｂ、Ｔｎｂ 金属酸化膜半導体（ＭＯＳ）素子
Ｏ 出力端子
ＯＳ 発振信号
Ｒ１、Ｒ２、Ｒ３、Ｒ４ 抵抗器
Ｓ 選択端子
１０、４０ クロックデータ再生回路
１１０、４１０ エッジ検出器
１１２ ディレイヤー
１１４ 排他的論理和（ＸＯＲ）ゲート
１１６、１２４−１〜１２４−ｎ、２２０−１〜２２０−ｎ インバータ
１２０、２０、４２０ ゲート電圧制御発振器（ＧＶＣＯ）
１２２ ＮＡＮＤゲート
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Ｏ 出力端子
ＯＳ 発振信号
Ｒ１、Ｒ２、Ｒ３、Ｒ４ 抵抗器
Ｓ 選択端子
Claims (6)
- ゲート信号を受信し、前記ゲート信号に対応する周波数を持つ発振信号を出力するゲート電圧制御発振器であって、
第１の端子および第２の端子を持つ遅延ユニットであって、前記第２の端子で前記発振信号を受け、前記発振信号を遅延させて、遅延した発振信号を前記第１の端子から出力する前記遅延ユニットと、
第１の入力端子、第２の入力端子、選択端子、および出力端子を持つマルチプレクサであって、前記第１の入力端子および前記選択端子には、前記ゲート信号が供給され、前記第２の入力端子は、前記遅延ユニットの前記第１の端子に接続され、前記出力端子は、前記遅延ユニットの前記第２の端子に接続され、前記遅延した発振信号を前記第２の入力端子で受け、前記ゲート信号に従って前記第１の入力端子または前記第２の入力端子の信号を選択して、選択した信号を前記発振信号として前記出力端子から出力する前記マルチプレクサと、
を含むゲート電圧制御発振器。 - 前記遅延ユニットは、更に少なくとも1つのインバータを含み、２つ以上のインバータがある場合には、これらのインバータは直列接続される、請求項１に記載のゲート電圧制御発振器。
- 前記遅延ユニットは、更に少なくとも1つのバッファを含み、前記少なくとも１つのバッファの数が２つ以上の場合には、これらのバッファは直列接続される、請求項１に記載のゲート電圧制御発振器。
- 入力データを受信し、前記入力データに従った復元データと、前記入力データの位相と同期したクロック信号とを出力するクロックデータ再生回路であって、
前記入力データを受信し、ゲート信号を出力するエッジ検出器と、
前記ゲート信号を受信し、前記クロック信号を出力するゲート電圧制御発振器であって、
第１の端子および第２の端子を持つ遅延ユニットであって、前記第２の端子で前記クロック信号を受け、前記クロック信号を遅延させて、遅延したクロック信号を前記第１の端子から出力する遅延ユニット、および
第１の入力端子、第２の入力端子、選択端子、および出力端子を持つマルチプレクサであって、前記第１の入力端子および前記選択端子には、前記ゲート信号が供給され、前記第２の入力端子は、前記遅延ユニットの前記第１の端子に接続され、前記出力端子は、前記遅延ユニットの前記第２の端子に接続され、前記遅延したクロック信号を前記第２の入力端子で受け、前記ゲート信号に従って前記第１の入力端子または前記第２の入力端子の信号を選択して、選択した信号を前記クロック信号として前記出力端子から出力する前記マルチプレクサ
から構成される前記ゲート電圧制御発振器と、
前記入力データおよび前記クロック信号を受信し、前記復元データを出力するＤフリップフロップと、
を含むクロックデータ再生回路。 - 前記遅延ユニットは、更に少なくとも1つのインバータを含み、２つ以上のインバータがある場合には、これらのインバータは直列接続される、請求項４に記載のクロックデータ再生回路。
- 前記遅延ユニットは、更に少なくとも1つのバッファを含み、２つ以上バッファがある場合には、これらのバッファは直列接続される、請求項４に記載のクロックデータ再生回路。
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