JP5494252B2 - 同期発振器、クロック再生装置、クロック分配回路、およびマルチモード注入回路 - Google Patents
同期発振器、クロック再生装置、クロック分配回路、およびマルチモード注入回路 Download PDFInfo
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Description
本発明は、クロック信号を出力する同期発振器、クロック再生装置、クロック分配回路、およびマルチモード注入回路に関するものである。
近年、デジタル伝送の分野において、大容量のデータを高速かつ低消費電力で転送する必要が高まっており、これらのインタフェースにおいて、クロック再生装置が広く使われている。
また、高速インタフェースでは、転送レートの高速化に伴って信号に含まれるジッタ成分が増加してきており、ジッタに対する耐性も求められている。
また、高速インタフェースでは、転送レートの高速化に伴って信号に含まれるジッタ成分が増加してきており、ジッタに対する耐性も求められている。
クロック再生装置の方式として、ＰＬＬを応用した方式、多相クロック信号から受信データ信号に同期した位相のクロックを選択、もしくは生成する方式がある。
しかし、これらの方式において高速化しようとすると、高速に動作する位相比較器が必要になり、高速化を困難にする。
さらに、これらの方式では、受信データ信号に対する同期を負帰還により実現しているために、クロック信号が受信データ信号に同期するために要する時間が長く、短時間に受信データ信号に同期することが求められるバーストデータ転送には適さない。
さらに、これらの方式では、受信データ信号に対する同期を負帰還により実現しているために、クロック信号が受信データ信号に同期するために要する時間が長く、短時間に受信データ信号に同期することが求められるバーストデータ転送には適さない。
一方、ゲート付き電圧制御発振器（以下、ゲーテッドＶＣＯという）を用いたクロック再生方式が提案されている（たとえば、非特許文献１参照）。
この方式では、位相比較器が不要であり、位相比較器により高速化が制限されることはない。さらに、受信データ信号に対して瞬時に同期することが可能である。
この方式では、位相比較器が不要であり、位相比較器により高速化が制限されることはない。さらに、受信データ信号に対して瞬時に同期することが可能である。
図１は、一般的なゲーテッドＶＣＯ方式のクロック再生方式の一例を示す図である（たとえば、特許文献１参照）。
図２（Ａ）〜（Ｃ）は、図１のエッジ検出器の動作タイミングを示す図である。
図２（Ａ）〜（Ｃ）は、図１のエッジ検出器の動作タイミングを示す図である。
図１のクロック再生装置１は、エッジ検出器２および電圧制御発振器３を有する。
エッジ検出器２は、遅延回路２１および排他的論理和(ＥＸＯＲ)２２を有する。
エッジ検出器２は、遅延回路２１および排他的論理和(ＥＸＯＲ)２２を有する。
エッジ検出器２には、受信データ信号ｒｄｔが入力される。
エッジ検出器２においては、遅延回路２１で受信データ信号ｒｄｔが遅延され、その遅延信号Ｓ２１がＥＸＯＲゲート２２に供給される。ＥＸＯＲゲート２２では、入力された受信データ信号ｒｄｔと遅延信号Ｓ２１とのＥＸＯＲが行われ、その結果がゲーティング信号Ｓ２として電圧制御発振器３に出力される。
電圧制御発振器３では、発振周波数制御電圧ｆｃｖにより発振周波数が制御され、ゲーティング信号Ｓ２に応じたタイミングでクロック信号Ｓ３が出力される。
エッジ検出器２においては、遅延回路２１で受信データ信号ｒｄｔが遅延され、その遅延信号Ｓ２１がＥＸＯＲゲート２２に供給される。ＥＸＯＲゲート２２では、入力された受信データ信号ｒｄｔと遅延信号Ｓ２１とのＥＸＯＲが行われ、その結果がゲーティング信号Ｓ２として電圧制御発振器３に出力される。
電圧制御発振器３では、発振周波数制御電圧ｆｃｖにより発振周波数が制御され、ゲーティング信号Ｓ２に応じたタイミングでクロック信号Ｓ３が出力される。
M.Banu and A.E.Dunlop : "Clock Recovery Circuits with Instantaneous Locking", Electronics Letters, Vol.28, No.23, Nov,1992, pp.2127-2130
しかし、上述したゲーテッドＶＣＯを用いた方式では、受信データ信号のジッタ成分により位相が変動するとゲーテッドＶＣＯのゲーティング動作のために、再生クロックの位相も同じように変動する。
この変動は受信データ信号の変動に応じた変動であるため受信データの再生には有効である反面、急激な再生クロックの位相変動は受信データの誤検出を引き起こすこともある。
この変動は受信データ信号の変動に応じた変動であるため受信データの再生には有効である反面、急激な再生クロックの位相変動は受信データの誤検出を引き起こすこともある。
また、上述したゲーテッドＶＣＯを用いた方式では、受信データ信号ｒｄｔの転送レートと同じ周波数のクロック信号Ｓ３を出力するため、フルレートの電圧制御発振器３が必要である。
そのため、上記したゲーテッドＶＣＯを用いた方式で高速化しようとすると、電圧制御発振器３の発振周波数によって高速化が制限されてしまう。
また、高速の発振周波数で発振する電圧制御発振器３を必要とするために、消費電力の増大を招いてしまう。
そのため、上記したゲーテッドＶＣＯを用いた方式で高速化しようとすると、電圧制御発振器３の発振周波数によって高速化が制限されてしまう。
また、高速の発振周波数で発振する電圧制御発振器３を必要とするために、消費電力の増大を招いてしまう。
さらに、転送レートの１周期をＴ０[ｓｅｃ]とすると（たとえば、転送レートが５［Ｇｂｐｓ］の場合、Ｔ０＝２００[ｐｓｅｃ]）、ゲーティング信号Ｓ２は次のように出力される。
すなわち、上記ゲーテッドＶＣＯ方式のクロック再生装置１のエッジ検出器２は、受信データ信号ｒｄｔと遅延回路２１によりＴ０/２だけ遅延された遅延信号Ｓ２１のＥＸＯＲ２２によりゲーティング信号Ｓ２がパルス信号として出力される。
そのため、受信データ信号ｒｄｔがそのジッタ成分によって位相が変動することにより受信データ信号ｒｄｔの隣接するエッジ間がＴ０/２となると、それぞれのエッジに対するパルス信号をゲーティング信号Ｓ２として出力することができなくなる。
すなわち、上記ゲーテッドＶＣＯ方式のクロック再生装置１のエッジ検出器２は、受信データ信号ｒｄｔと遅延回路２１によりＴ０/２だけ遅延された遅延信号Ｓ２１のＥＸＯＲ２２によりゲーティング信号Ｓ２がパルス信号として出力される。
そのため、受信データ信号ｒｄｔがそのジッタ成分によって位相が変動することにより受信データ信号ｒｄｔの隣接するエッジ間がＴ０/２となると、それぞれのエッジに対するパルス信号をゲーティング信号Ｓ２として出力することができなくなる。
図２は、上記したゲーテッドＶＣＯ方式のクロック再生装置で用いられるエッジ検出器の動作例であるが、この図に示すように、受信データ信号ｒｄｔのジッタに対する耐性が制限されてしまう。
ところで、高クロック周波数のクロック信号はインタフェースのクロック再生装置以外に、近年のＬＳＩでも幅広く用いられている。
特に、マイクロプロセッサ、ＤＳＰなどを含むデジタル回路では処理速度の高速化に伴い、低ジッタの高クロック周波数のクロック信号を低消費電力でＬＳＩ内に分配することが求められる。
クロック分配回路は通常図３に示すような反転回路ＩＮＶの縦続接続によって構成されている。
特に、マイクロプロセッサ、ＤＳＰなどを含むデジタル回路では処理速度の高速化に伴い、低ジッタの高クロック周波数のクロック信号を低消費電力でＬＳＩ内に分配することが求められる。
クロック分配回路は通常図３に示すような反転回路ＩＮＶの縦続接続によって構成されている。
ところが、クロックを分配するための配線の寄生容量や接続されている回路の寄生容量を高周波数で駆動する必要がある。
そのため、ＬＳＩの高速化、大規模化に伴いクロック分配回路の消費電力増加が不利益となっている。
クロック分配回路の低消費電力化のため、クロック信号の振幅を小さくして分配する手段がとられることもあるが、この場合にはジッタが増加してしまいデジタル回路の高速化を妨げてしまうという不利益がある。
そのため、ＬＳＩの高速化、大規模化に伴いクロック分配回路の消費電力増加が不利益となっている。
クロック分配回路の低消費電力化のため、クロック信号の振幅を小さくして分配する手段がとられることもあるが、この場合にはジッタが増加してしまいデジタル回路の高速化を妨げてしまうという不利益がある。
本発明は、クロック信号や受信データ信号のエッジ位置変動が生じたとしても的確にエッジ検出を行うことが可能で、転送レートの高速化および低消費電力化を実現することが可能な同期発振器、クロック再生装置、クロック分配回路、およびマルチモード注入回路を提供することにある。
本発明の第１の観点の同期発振器は、注入信号入力端、内部クロック信号入力端、およびクロック出力端を有する少なくとも一つの注入回路と、上記注入回路と縦続接続される少なくとも一つの遅延回路と、を有し、縦続接続される上記注入回路と遅延回路は、最終段の出力が初段の内部クロック信号入力端に接続されてリング発振器を形成し、上記注入回路は、上記クロック信号入力端に入力される内部クロック信号に対して、当該内部クロック信号と上記注入信号入力端に入力される注入信号の積の信号成分を加算させて、クロック信号として上記クロック出力端から出力する機能を有する。
本発明の第２の観点のクロック再生装置は、受信データ信号のエッジを検出し、エッジ検出信号を出力するエッジ検出部と、上記エッジ検出信号を注入信号として入力してクロック信号を出力する同期発振器と、を有し、上記同期発振器は、注入信号入力端、内部クロック信号入力端、およびクロック出力端を有する少なくとも一つの注入回路と、上記注入回路と縦続接続される少なくとも一つの遅延回路と、を有し、縦続接続される上記注入回路と遅延回路は、最終段の出力が初段の内部クロック信号入力端に接続されてリング発振器を形成し、上記注入回路は、上記クロック信号入力端に入力される内部クロック信号に対して、当該内部クロック信号と上記注入信号入力端に入力される注入信号であるエッジ検出信号の積の信号成分を加算させて、クロック信号として上記クロック出力端から出力する機能を有する。
本発明の第３の観点のクロック分配回路は、入力クロック信号に応じたクロック信号を出力する同期発振器を有し、上記同期発振器は、注入信号入力端、内部クロック信号入力端、およびクロック出力端を有する少なくとも一つの注入回路と、上記注入回路と縦続接続される少なくとも一つの遅延回路と、を有し、縦続接続される上記注入回路と遅延回路は、最終段の出力が初段の内部クロック信号入力端に接続されてリング発振器を形成し、
上記注入回路は、上記クロック信号入力端に入力される内部クロック信号に対して、当該内部クロック信号と上記注入信号入力端に入力される注入信号の積の信号成分を加算させて、クロック信号として上記クロック出力端から出力する機能を有する。
上記注入回路は、上記クロック信号入力端に入力される内部クロック信号に対して、当該内部クロック信号と上記注入信号入力端に入力される注入信号の積の信号成分を加算させて、クロック信号として上記クロック出力端から出力する機能を有する。
本発明の第４の観点のマルチモード注入回路は、第１および第２の負荷インピーダンスと、第１から第１０のトランジスタと、電流源または所定電位に接続される第１のノードと、上記第１の負荷インピーダンスに接続された第２のノードと、上記第２の負荷インピーダンスに接続された第３のノードと、を含み、上記第１のトランジスタのソースと上記第２のトランジスタのソースが上記第１のノードに接続され、上記第３のトランジスタと上記第４のトランジスタは、ソース同士およびドレイン同士が接続され、当該ソース同士の接続ノードが上記第１のトランジスタのドレインに接続され、当該ドレイン同士の接続ノードが上記第２のノードに接続され、上記第３のトランジスタのゲートが第１の信号の入力端に接続され、上記第４のトランジスタのゲートが上記注入信号入力端に接続され、上記第５のトランジスタと上記第６のトランジスタは、ソース同士およびドレイン同士が接続され、当該ソース同士の接続ノードが上記第１のトランジスタのドレインに接続され、当該ドレイン同士の接続ノードが上記第３のノードに接続され、上記第５のトランジスタのゲートが上記注入信号の反転信号の入力端に接続され、上記第６のトランジスタのゲートが上記第１の信号の反転信号の入力端に接続され、上記第７のトランジスタと上記第８のトランジスタは、ソース同士およびドレイン同士が接続され、当該ソース同士の接続ノードが上記第２のトランジスタのドレインに接続され、当該ドレイン同士の接続ノードが上記第２のノードに接続され、上記第７のトランジスタのゲートが第２の信号の入力端に接続され、上記第８のトランジスタのゲートが上記注入信号の反転信号の入力端に接続され、上記第９のトランジスタと上記第１０のトランジスタは、ソース同士およびドレイン同士が接続され、当該ソース同士の接続ノードが上記第２のトランジスタのドレインに接続され、当該ドレイン同士の接続ノードが上記第３のノードに接続され、上記第９のトランジスタのゲートが上記注入信号入力端に接続され、上記第１０のトランジスタのゲートが上記第２の信号の反転信号の入力端に接続されている。
本発明によれば、クロック再生装置は受信データ信号のデータレートの半分のクロック周波数である再生クロック信号を出力すればよく、クロック生成装置の低消費電力化、高速化が可能となる。さらに、受信データ信号のエッジ位置変動が生じたとしても的確にエッジ検出を行うことができ、受信データ信号のジッタに対する耐性を向上させることができる。また、クロック分配回路は高周波数のクロック信号を分配する必要がなく、クロック分配回路の低消費電力化が可能となる。
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（同期発振器の構成例）
２．第２の実施形態（クロック再生装置の第１の構成例）
３．第３の実施形態（クロック再生装置の第２の構成例）
４．第４の実施形態（クロック再生装置の第３の構成例）
５．第５の実施形態（クロック再生装置の第４の構成例）
６．第６の実施形態（クロック分配装置の第１の構成例）
７．第７の実施形態（クロック分配装置の第２の構成例）
８．第８の実施形態（クロック分配装置の第３の構成例）
なお、説明は以下の順序で行う。
１．第１の実施形態（同期発振器の構成例）
２．第２の実施形態（クロック再生装置の第１の構成例）
３．第３の実施形態（クロック再生装置の第２の構成例）
４．第４の実施形態（クロック再生装置の第３の構成例）
５．第５の実施形態（クロック再生装置の第４の構成例）
６．第６の実施形態（クロック分配装置の第１の構成例）
７．第７の実施形態（クロック分配装置の第２の構成例）
８．第８の実施形態（クロック分配装置の第３の構成例）
＜１．第１の実施形態＞
［同期発振器の構成］
図４は、本発明の第１の実施形態に係る同期発振器の構成例を示すブロック図である。
［同期発振器の構成］
図４は、本発明の第１の実施形態に係る同期発振器の構成例を示すブロック図である。
第１の実施形態に係る同期発振器１００は、図１に示すように、少なくとも一つの注入回路１１０を含むリング発振器１２０により構成される。
また、同期発振器１００は、発振周波数制御信号ＦＣＶにより発振周波数が制御される電圧制御発振器（ＶＣＯ）として機能する。
また、同期発振器１００は、発振周波数制御信号ＦＣＶにより発振周波数が制御される電圧制御発振器（ＶＣＯ）として機能する。
図４のリング発振器１２０は、初段に注入回路１１０が配置され、２入力の注入回路１１０の出力に対して遅延回路１２１−１〜１２１−ｎが縦続接続され、最終段の遅延回路１２１−ｎの出力が初段の注入回路１１０の一入力に接続されている。
リング発振器１２０は、基本的に、リングを形成する遅延回路１２１−１〜１２１−ｎが奇数段のインバータの機能を有するように形成される。
インバータは、たとえばＣＭＯＳインバータにより形成されてもよい。
また、図４はシングルエンドで示しているが、差動により構成されてもよい。
リング発振器１２０は、基本的に、リングを形成する遅延回路１２１−１〜１２１−ｎが奇数段のインバータの機能を有するように形成される。
インバータは、たとえばＣＭＯＳインバータにより形成されてもよい。
また、図４はシングルエンドで示しているが、差動により構成されてもよい。
本実施形態の注入回路１１０は、注入信号入力端Ｍ、内部クロック信号入力端（単にクロック信号入力端という場合もある）Ｃ、およびクロック出力端Ｙを有する。
そして、注入回路１１０はクロック信号入力端Ｃに入力されるクロック信号ＶＣに対して、この内部クロック信号ＶＣと注入信号入力端Ｍに入力される注入信号ＶＭの積の信号成分を加算させて、クロック信号ＶＹとしてクロック出力端Ｙから出力する機能を有する。
そして、注入回路１１０はクロック信号入力端Ｃに入力されるクロック信号ＶＣに対して、この内部クロック信号ＶＣと注入信号入力端Ｍに入力される注入信号ＶＭの積の信号成分を加算させて、クロック信号ＶＹとしてクロック出力端Ｙから出力する機能を有する。
図５は、本実施形態に係る注入回路の基本的な機能構成例を示す図である。
図５の注入回路１１０は、上記機能を実現するために、乗算器１１１、係数付加器１１２、および加算器１１３を有する。
乗算器１１１は、クロック信号入力端Ｃに入力されるクロック信号ＶＣと注入信号入力端Ｍに入力される注入信号ＶＭとを乗算し、その結果を係数付加器１１２に出力する。
係数付加器１１２は、乗算器１１１の出力信号に係数Ｋを付加して加算器１１３に出力する。ここで、係数Ｋは、同期発振器１１０への注入量を示すパラメータとして与えられる。
加算器１１３は、クロック信号入力端Ｃに入力される内部クロック信号ＶＣに対して、係数Ｋが付加されたクロック信号ＶＣと注入信号ＶＭの積の信号成分を加算し、クロック出力端子Ｙに出力する。
係数付加器１１２は、乗算器１１１の出力信号に係数Ｋを付加して加算器１１３に出力する。ここで、係数Ｋは、同期発振器１１０への注入量を示すパラメータとして与えられる。
加算器１１３は、クロック信号入力端Ｃに入力される内部クロック信号ＶＣに対して、係数Ｋが付加されたクロック信号ＶＣと注入信号ＶＭの積の信号成分を加算し、クロック出力端子Ｙに出力する。
以下に、このような機能を有する注入回路のより具体的な回路構成および機能について説明する。
ここでは、注入回路の機能に加えて、遅延回路、および論理回路、たとえばＡＮＤ回路の機能を併せ持つマルチモード注入回路の構成例について説明する。
ここでは、注入回路の機能に加えて、遅延回路、および論理回路、たとえばＡＮＤ回路の機能を併せ持つマルチモード注入回路の構成例について説明する。
[マルチモード注入回路の実施態様]
注入回路１１０は、上述したように、入力クロック信号ＶＣに対して、クロック信号ＶＣと注入信号ＶＭの積の信号成分を加算させて出力する機能を有する。
なお、後述のように、以下に示す回路は注入回路以外としても用いることができるため、特にマルチモード注入回路と呼ぶこととする。
注入回路１１０は、上述したように、入力クロック信号ＶＣに対して、クロック信号ＶＣと注入信号ＶＭの積の信号成分を加算させて出力する機能を有する。
なお、後述のように、以下に示す回路は注入回路以外としても用いることができるため、特にマルチモード注入回路と呼ぶこととする。
［マルチモード注入回路の第１の構成例］
図６は、本実施形態に係るマルチモード注入回路の第１の構成例を示す回路図である。
図６は、本実施形態に係るマルチモード注入回路の第１の構成例を示す回路図である。
本マルチモード注入回路１１０Ａは、第１〜第１０のトランジスタとしてのｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＭ０〜ＮＭ９、負荷インピーダンスＺＰ，ＺＮ、電流源ＩＳ、およびノードＮＤ１０１〜ＮＤ１１１を有する。
ＮＭＯＳトランジスタＮＭ０により第１の電界効果トランジスタが形成され、ＮＭＯＳトランジスタＭＮ１により第２の電界効果トランジスタが形成される。
ＮＭＯＳトランジスタＮＭ２により第３の電界効果トランジスタが形成され、ＮＭＯＳトランジスタＭＮ３により第４の電界効果トランジスタが形成される。
ＮＭＯＳトランジスタＮＭ４により第５の電界効果トランジスタが形成され、ＮＭＯＳトランジスタＭＮ５により第６の電界効果トランジスタが形成される。
ＮＭＯＳトランジスタＮＭ６により第７の電界効果トランジスタが形成され、ＮＭＯＳトランジスタＭＮ７により第８の電界効果トランジスタが形成される。
ＮＭＯＳトランジスタＮＭ８により第９の電界効果トランジスタが形成され、ＮＭＯＳトランジスタＭＮ９により第１０の電界効果トランジスタが形成される。
負荷インピーダンスＺＮにより第１の負荷インピーダンスが形成され、負荷インピーダンスＺＰにより第２の負荷インピーダンスが形成される。
ノードＮＤ１０１により第１のノードが形成され、ノードＮＤ１１０により第２のノードが形成され、ノードＮＤ１１１により第３のノードが形成される。
ＮＭＯＳトランジスタＮＭ２により第３の電界効果トランジスタが形成され、ＮＭＯＳトランジスタＭＮ３により第４の電界効果トランジスタが形成される。
ＮＭＯＳトランジスタＮＭ４により第５の電界効果トランジスタが形成され、ＮＭＯＳトランジスタＭＮ５により第６の電界効果トランジスタが形成される。
ＮＭＯＳトランジスタＮＭ６により第７の電界効果トランジスタが形成され、ＮＭＯＳトランジスタＭＮ７により第８の電界効果トランジスタが形成される。
ＮＭＯＳトランジスタＮＭ８により第９の電界効果トランジスタが形成され、ＮＭＯＳトランジスタＭＮ９により第１０の電界効果トランジスタが形成される。
負荷インピーダンスＺＮにより第１の負荷インピーダンスが形成され、負荷インピーダンスＺＰにより第２の負荷インピーダンスが形成される。
ノードＮＤ１０１により第１のノードが形成され、ノードＮＤ１１０により第２のノードが形成され、ノードＮＤ１１１により第３のノードが形成される。
ＮＭＯＳトランジスタＮＭ０のソースおよびＮＭＯＳトランジスタＮＭ１のソースが接続され、その接続点によりノードＮＤ１０１が形成されている。ノードＮＤ１０１と基準電位ＶＳＳ（たとえばグランドＧＮＤ）との間に電流源ＩＳが接続されている。
ＮＭＯＳトランジスタＮＭ２のソースとＮＭＯＳトランジスタＮＭ３のソースが接続され、その接続点によりノードＮＤ１０２が形成されている。
ＮＭＯＳトランジスタＮＭ４のソースとＮＭＯＳトランジスタＮＭ５のソースが接続され、その接続点によりノードＮＤ１０３が形成されている。
そして、ノードＮＤ１０２およびノードＮＤ１０３がＮＭＯＳトランジスタＮＭ０のドレインに接続されている。
ＮＭＯＳトランジスタＮＭ２のドレインとＮＭＯＳトランジスタＮＭ３のドレインが接続され、その接続点によりノードＮＤ１０６が形成されている。ノードＮＤ１０６はノードＮＤ１１０に接続されている。
ＮＭＯＳトランジスタＮＭ４のドレインとＮＭＯＳトランジスタＮＭ５のドレインが接続され、その接続点によりノードＮＤ１０７が形成されている。ノードＮＤ１０７はノードＮＤ１１１に接続されている。
ＮＭＯＳトランジスタＮＭ２のソースとＮＭＯＳトランジスタＮＭ３のソースが接続され、その接続点によりノードＮＤ１０２が形成されている。
ＮＭＯＳトランジスタＮＭ４のソースとＮＭＯＳトランジスタＮＭ５のソースが接続され、その接続点によりノードＮＤ１０３が形成されている。
そして、ノードＮＤ１０２およびノードＮＤ１０３がＮＭＯＳトランジスタＮＭ０のドレインに接続されている。
ＮＭＯＳトランジスタＮＭ２のドレインとＮＭＯＳトランジスタＮＭ３のドレインが接続され、その接続点によりノードＮＤ１０６が形成されている。ノードＮＤ１０６はノードＮＤ１１０に接続されている。
ＮＭＯＳトランジスタＮＭ４のドレインとＮＭＯＳトランジスタＮＭ５のドレインが接続され、その接続点によりノードＮＤ１０７が形成されている。ノードＮＤ１０７はノードＮＤ１１１に接続されている。
ＮＭＯＳトランジスタＮＭ６のソースとＮＭＯＳトランジスタＮＭ７のソースが接続され、その接続点によりノードＮＤ１０４が形成されている。
ＮＭＯＳトランジスタＮＭ８のソースとＮＭＯＳトランジスタＮＭ９のソースが接続され、その接続点によりノードＮＤ１０５が形成されている。
そして、ノードＮＤ１０４およびノードＮＤ１０５がＮＭＯＳトランジスタＮＭ１のドレインに接続されている。
ＮＭＯＳトランジスタＮＭ６のドレインとＮＭＯＳトランジスタＮＭ７のドレインが接続され、その接続点によりノードＮＤ１０８が形成されている。ノードＮＤ１０８はノードＮＤ１１０に接続されている。
ＮＭＯＳトランジスタＮＭ８のドレインとＮＭＯＳトランジスタＮＭ９のドレインが接続され、その接続点によりノードＮＤ１０９が形成されている。ノードＮＤ１０９はノードＮＤ１１１に接続されている。
ＮＭＯＳトランジスタＮＭ８のソースとＮＭＯＳトランジスタＮＭ９のソースが接続され、その接続点によりノードＮＤ１０５が形成されている。
そして、ノードＮＤ１０４およびノードＮＤ１０５がＮＭＯＳトランジスタＮＭ１のドレインに接続されている。
ＮＭＯＳトランジスタＮＭ６のドレインとＮＭＯＳトランジスタＮＭ７のドレインが接続され、その接続点によりノードＮＤ１０８が形成されている。ノードＮＤ１０８はノードＮＤ１１０に接続されている。
ＮＭＯＳトランジスタＮＭ８のドレインとＮＭＯＳトランジスタＮＭ９のドレインが接続され、その接続点によりノードＮＤ１０９が形成されている。ノードＮＤ１０９はノードＮＤ１１１に接続されている。
ノードＮＤ１１０は、負荷インピーダンスＺＮの一端およびクロック信号ＶＹの反転信号ＶＹＸの出力端子ＹＸ（Ｘは反転を示す）に接続されている。
ノードＮＤ１１１は、負荷インピーダンスＺＰの一端およびクロック信号ＶＹの出力端子Ｙに接続されている。
そして、負荷インピーダンスＺＮ，ＺＰの他端側が電源電圧ＶＤＤの供給ラインに接続されている。
ノードＮＤ１１１は、負荷インピーダンスＺＰの一端およびクロック信号ＶＹの出力端子Ｙに接続されている。
そして、負荷インピーダンスＺＮ，ＺＰの他端側が電源電圧ＶＤＤの供給ラインに接続されている。
ＮＭＯＳトランジスタＮＭ０のゲートがクロック信号ＶＣの入力端子Ｃに接続され、ＮＭＯＳトランジスタＮＭ１のゲートがクロック信号ＶＣの反転信号ＶＸＣの入力端子ＣＸに接続されている。
ＮＭＯＳトランジスタＮＭ２のゲートが第１の信号ＶＡの入力端子Ａに接続され、ＮＭＯＳトランジスタＮＭ３のゲートが注入信号ＶＭの入力端子Ｍに接続されている。
ＮＭＯＳトランジスタＮＭ４のゲートが注入信号ＶＭの反転信号ＶＭＸの入力端子ＭＸに接続され、ＮＭＯＳトランジスタＮＭ５のゲートが第１の信号ＶＡの反転信号ＶＡＸの入力端子ＡＸに接続されている。
ＮＭＯＳトランジスタＮＭ６のゲートが第２の信号ＶＢの入力端子Ｂに接続され、ＮＭＯＳトランジスタＮＭ７のゲートが注入信号ＶＭの反転信号ＶＭＸの入力端子ＭＸに接続されている。
ＮＭＯＳトランジスタＮＭ８のゲートが注入信号ＶＭの入力端子Ｍに接続され、ＮＭＯＳトランジスタＮＭ９のゲートが第２の信号ＶＢの反転信号ＶＢＸの入力端子ＢＸに接続されている。
ＮＭＯＳトランジスタＮＭ２のゲートが第１の信号ＶＡの入力端子Ａに接続され、ＮＭＯＳトランジスタＮＭ３のゲートが注入信号ＶＭの入力端子Ｍに接続されている。
ＮＭＯＳトランジスタＮＭ４のゲートが注入信号ＶＭの反転信号ＶＭＸの入力端子ＭＸに接続され、ＮＭＯＳトランジスタＮＭ５のゲートが第１の信号ＶＡの反転信号ＶＡＸの入力端子ＡＸに接続されている。
ＮＭＯＳトランジスタＮＭ６のゲートが第２の信号ＶＢの入力端子Ｂに接続され、ＮＭＯＳトランジスタＮＭ７のゲートが注入信号ＶＭの反転信号ＶＭＸの入力端子ＭＸに接続されている。
ＮＭＯＳトランジスタＮＭ８のゲートが注入信号ＶＭの入力端子Ｍに接続され、ＮＭＯＳトランジスタＮＭ９のゲートが第２の信号ＶＢの反転信号ＶＢＸの入力端子ＢＸに接続されている。
ＮＭＯＳトランジスタＮＭ０〜ＮＭ９のうち、少なくともＮＭＯＳトランジスタＮＭ０，ＮＭ１，ＮＭ３，ＮＭ４，ＮＭ７，ＮＭ８はトランスコンダクタンス回路として機能する。
ここで、上記構成による注入回路の動作を説明する。
図７は、図６のマルチモード注入回路の注入回路としての動作を模式的に示す図である。
図７は、図６のマルチモード注入回路の注入回路としての動作を模式的に示す図である。
マルチモード注入回路１１０Ａが、注入回路ＩＮＪとして機能する場合、第１の信号ＶＡがハイレベル（ＶＡ＝Ｈ）、その反転信号ＶＡＸがローレベル（ＶＡＸ＝Ｌ）に設定される。第２の信号ＶＢがローレベル（ＶＢ＝Ｌ）、その反転信号ＶＢＸがハイレベル（ＶＢＸ＝Ｈ）に設定される。
その結果、ＮＭＯＳトランジスタＮＭ２、ＮＭ９がオンし、ＮＭＯＳトランジスタＮＭ５，ＮＭ６がオフする。
そして、注入回路ＩＮＪに注入信号ＶＭ、ＶＭＸ、およびクロック信号ＶＣ、ＶＣＸが供給される。
この場合、図７に示すように、ＮＭＯＳトランジスタＮＭ０、ＮＭ２により負荷インピーダンスＺＮに入力端Ｃに対する電流成分Ｉ１が流れる。
そして、ＮＭＯＳトランジスタＮＭ０とＮＭ３、ＮＭ４により、負荷インピーダンスＺＮに入力端Ｃと入力端Ｍの積の電流成分Ｉ２が流れる。
このようにして、注入回路ＩＮＪは、入力クロック信号ＶＣに対して、入力クロック信号ＶＣと入力注入信号ＶＭの積の信号成分を加算させて出力端子ＹＸに出力する。
同様に、ＮＭＯＳトランジスタＮＭ１、ＮＭ９により負荷インピーダンスＺＰに入力端Ｃに対する電流成分Ｉ３が流れる。
そして、ＮＭＯＳトランジスタＮＭ１とＮＭ８、ＮＭ７により、負荷インピーダンスＺＰに入力端Ｃと入力端Ｍの積の電流成分Ｉ４が流れる。
このようにして、注入回路ＩＮＪは、入力クロック信号ＶＣに対して、入力クロック信号ＶＣと入力注入信号ＶＭの積の信号成分を加算させて出力端子Ｙに出力する。
その結果、ＮＭＯＳトランジスタＮＭ２、ＮＭ９がオンし、ＮＭＯＳトランジスタＮＭ５，ＮＭ６がオフする。
そして、注入回路ＩＮＪに注入信号ＶＭ、ＶＭＸ、およびクロック信号ＶＣ、ＶＣＸが供給される。
この場合、図７に示すように、ＮＭＯＳトランジスタＮＭ０、ＮＭ２により負荷インピーダンスＺＮに入力端Ｃに対する電流成分Ｉ１が流れる。
そして、ＮＭＯＳトランジスタＮＭ０とＮＭ３、ＮＭ４により、負荷インピーダンスＺＮに入力端Ｃと入力端Ｍの積の電流成分Ｉ２が流れる。
このようにして、注入回路ＩＮＪは、入力クロック信号ＶＣに対して、入力クロック信号ＶＣと入力注入信号ＶＭの積の信号成分を加算させて出力端子ＹＸに出力する。
同様に、ＮＭＯＳトランジスタＮＭ１、ＮＭ９により負荷インピーダンスＺＰに入力端Ｃに対する電流成分Ｉ３が流れる。
そして、ＮＭＯＳトランジスタＮＭ１とＮＭ８、ＮＭ７により、負荷インピーダンスＺＰに入力端Ｃと入力端Ｍの積の電流成分Ｉ４が流れる。
このようにして、注入回路ＩＮＪは、入力クロック信号ＶＣに対して、入力クロック信号ＶＣと入力注入信号ＶＭの積の信号成分を加算させて出力端子Ｙに出力する。
このように、注入回路ＩＮＪは、ＶＣ＊ＶＭの信号成分を入力クロック信号ＶＣに対して加算するが、クロック信号ＶＣが逆相のときは、注入信号ＶＭの成分を反転させる。
なお、注入信号ＶＭとしては、後述するように、エッジ検出器で受信データ信号ＲＤＴやクロック信号ＣＫＩのエッジ検出信号ＳＥＤが供給される。
上記構成において、ＮＭＯＳトランジスタＮＭ２とＮＭ３、ＮＭ４のサイズ比を変えることで注入信号ＶＭ、たとえばエッジ検出信号ＳＥＤの注入量を調整することが可能である。
このことにより、ＮＭＯＳトランジスタＮＭ３、ＮＭ４のサイズを大きくすることで、出力端子ＹＸへの注入信号ＶＭの注入量を大きくすることができる。
注入信号ＶＭの注入量が大きいときには同期発振器（ＶＣＯ）の位相は受信データ信号ＲＤＴや入力クロック信号ＣＫＩにより強く同期する。
一方、ＮＭＯＳトランジスタＮＭ３、ＮＭ４のサイズを小さくすることで、出力端子ＹＸへの注入信号ＶＭの注入量を小さくすることができる。
注入信号ＶＭの注入量が小さいときには受信データ信号ＲＤＴや入力クロック信号ＣＫＩに対する同期が弱くなる。
このことにより、ＮＭＯＳトランジスタＮＭ３、ＮＭ４のサイズを大きくすることで、出力端子ＹＸへの注入信号ＶＭの注入量を大きくすることができる。
注入信号ＶＭの注入量が大きいときには同期発振器（ＶＣＯ）の位相は受信データ信号ＲＤＴや入力クロック信号ＣＫＩにより強く同期する。
一方、ＮＭＯＳトランジスタＮＭ３、ＮＭ４のサイズを小さくすることで、出力端子ＹＸへの注入信号ＶＭの注入量を小さくすることができる。
注入信号ＶＭの注入量が小さいときには受信データ信号ＲＤＴや入力クロック信号ＣＫＩに対する同期が弱くなる。
注入量が大きいときは、同期発振器（ＶＣＯ）１００の位相は、受信データ信号ＲＤＴの位相が受信データ信号やクロック信号の位相により追従するようになるため、ＶＣＯの位相は受信データ信号ＲＤＴやクロック信号ＣＫＩの位相により追従するようになる。
このため、ＶＣＯ自身が発生するジッタは抑制されるようになるが、受信データ信号ＲＤＴやクロック信号ＣＫＩのジッタの影響を受けやすくなる。
一方、注入量が小さいときは、受信データ信号ＲＤＴやクロック信号ＣＫＩのジッタの影響を受けにくくなるが、ＶＣＯ自身のジッタを抑制する効果は小さくなる。
そのため、再生クロック信号ＶＹのジッタを小さくするためには、受信データ信号ＲＤＴやクロック信号ＣＫＩのジッタよりもＶＣＯが発生するジッタが大きいときは注入信号ＶＭ（ＳＥＤ）注入量を大きくする。ＶＣＯが発生するジッタよりも受信データ信号ＲＤＴやクロック信号ＣＫＩのジッタが大きいときは注入信号ＶＭ（ＳＥＤ）の注入量を小さくすればよい。
この場合、受信データ信号ＲＤＴのデータレートの半分のクロック周波数である再生クロック信号を出力するため、同期発振器１００はデータレートの半分の周波数で発振すればよく、低消費電力化、高速化が可能となる。
このため、ＶＣＯ自身が発生するジッタは抑制されるようになるが、受信データ信号ＲＤＴやクロック信号ＣＫＩのジッタの影響を受けやすくなる。
一方、注入量が小さいときは、受信データ信号ＲＤＴやクロック信号ＣＫＩのジッタの影響を受けにくくなるが、ＶＣＯ自身のジッタを抑制する効果は小さくなる。
そのため、再生クロック信号ＶＹのジッタを小さくするためには、受信データ信号ＲＤＴやクロック信号ＣＫＩのジッタよりもＶＣＯが発生するジッタが大きいときは注入信号ＶＭ（ＳＥＤ）注入量を大きくする。ＶＣＯが発生するジッタよりも受信データ信号ＲＤＴやクロック信号ＣＫＩのジッタが大きいときは注入信号ＶＭ（ＳＥＤ）の注入量を小さくすればよい。
この場合、受信データ信号ＲＤＴのデータレートの半分のクロック周波数である再生クロック信号を出力するため、同期発振器１００はデータレートの半分の周波数で発振すればよく、低消費電力化、高速化が可能となる。
図８（Ａ）および（Ｂ）は、本実施形態に係るマルチモード注入回路、およびマルチモード注入回路を、注入回路、遅延回路、ＡＮＤ回路として機能させる場合の信号設定レベル、および入出力関係を示す図である。
図９（Ａ）〜（Ｃ）は、図６のマルチモード注入回路を、注入回路、遅延回路、ＡＮＤ回路として機能させた場合の等価回路を示す図である。
図９（Ａ）〜（Ｃ）は、図６のマルチモード注入回路を、注入回路、遅延回路、ＡＮＤ回路として機能させた場合の等価回路を示す図である。
なお、図８および図９の回路図においては、一例として、負荷インピーダンスＺＮ，ＺＰをｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＬＰ０，ＬＰ１で形成し、電流源ＩＳをＮＭＯＳトランジスタＩＮ０で形成した例を示している。
ＰＭＯＳトランジスタＬＰ０，ＬＰ１のゲートはバイアス電圧Ｖｂｉａｓｐの供給ラインに接続され、ＮＭＯＳトランジスタＩＮ０のゲートがバイアス電圧Ｖｂｉａｓｎの供給ラインに接続されている。
ＰＭＯＳトランジスタＬＰ０，ＬＰ１のゲートはバイアス電圧Ｖｂｉａｓｐの供給ラインに接続され、ＮＭＯＳトランジスタＩＮ０のゲートがバイアス電圧Ｖｂｉａｓｎの供給ラインに接続されている。
マルチモード注入回路１１０Ａが、注入回路ＩＮＪとして機能する場合、第１の信号ＶＡがハイレベル（ＶＡ＝Ｈ）、その反転信号ＶＡＸがローレベル（ＶＡＸ＝Ｌ）に設定される。第２の信号ＶＢがローレベル（ＶＢ＝Ｌ）、その反転信号ＶＢＸがハイレベル（ＶＢＸ＝Ｈ）に設定される。
その結果、ＮＭＯＳトランジスタＮＭ２、ＮＭ９がオンし、ＮＭＯＳトランジスタＮＭ５，ＮＭ６がオフする。
そして、注入回路ＩＮＪに注入信号ＶＭ、ＶＭＸ、およびクロック信号ＶＣ、ＶＣＸが供給される。
その結果、ＮＭＯＳトランジスタＮＭ２、ＮＭ９がオンし、ＮＭＯＳトランジスタＮＭ５，ＮＭ６がオフする。
そして、注入回路ＩＮＪに注入信号ＶＭ、ＶＭＸ、およびクロック信号ＶＣ、ＶＣＸが供給される。
遅延回路ＤＬＹとして機能する場合、第１の信号ＶＡがハイレベル（ＶＡ＝Ｈ）、その反転信号ＶＡＸがローレベル（ＶＡＸ＝Ｌ）、第２の信号ＶＢがローレベル（ＶＢ＝Ｌ）、その反転信号ＶＢＸがハイレベル（ＶＢＸ＝Ｈ）に設定される。
さらに、注入信号ＶＭがハイレベル（ＶＭ＝Ｈ）、およびその反転信号ＶＭＸがローレベル（ＶＭＸ＝Ｌ）に設定される。
その結果、ＮＭＯＳトランジスタＮＭ２，ＮＭ３，ＮＭ８，ＮＭ９がオンし、ＮＭＯＳトランジスタＮＭ４，ＮＭ５，ＮＭ６，ＮＭ７がオフする。
これにより、入力クロック信号ＶＣが遅延されて出力端子ＹＸからクロック信号ＶＹＸとして出力され、入力クロック信号ＶＣＸが遅延されて出力端子Ｙからクロック信号ＶＹとして出力される（ＶＹ＝ＶＣ）。
さらに、注入信号ＶＭがハイレベル（ＶＭ＝Ｈ）、およびその反転信号ＶＭＸがローレベル（ＶＭＸ＝Ｌ）に設定される。
その結果、ＮＭＯＳトランジスタＮＭ２，ＮＭ３，ＮＭ８，ＮＭ９がオンし、ＮＭＯＳトランジスタＮＭ４，ＮＭ５，ＮＭ６，ＮＭ７がオフする。
これにより、入力クロック信号ＶＣが遅延されて出力端子ＹＸからクロック信号ＶＹＸとして出力され、入力クロック信号ＶＣＸが遅延されて出力端子Ｙからクロック信号ＶＹとして出力される（ＶＹ＝ＶＣ）。
ＡＮＤ回路ＡＤＣとして機能する場合、第２の信号ＶＢがローレベル（ＶＢ＝Ｌ）、その反転信号ＶＢＸがハイレベル（ＶＢＸ＝Ｈ）、注入信号ＶＭがハイレベル（ＶＭ＝Ｈ）、およびその反転信号ＶＭＸがローレベル（ＶＭＸ＝Ｌ）に設定される。
その結果、ＮＭＯＳトランジスタＮＭ２，ＮＭ３，ＮＭ５，ＮＭ８，ＭＮ９がオンし、ＮＭＯＳトランジスタＮＭ４，ＮＭ６，ＮＭ７がオフする。
これにより、入力クロック信号ＶＣと第１の信号ＶＡの論理積（ＡＮＤ）がとられ、出力端子Ｙから信号Ｙ（＝Ａ・Ｃ）として出力される。
その結果、ＮＭＯＳトランジスタＮＭ２，ＮＭ３，ＮＭ５，ＮＭ８，ＭＮ９がオンし、ＮＭＯＳトランジスタＮＭ４，ＮＭ６，ＮＭ７がオフする。
これにより、入力クロック信号ＶＣと第１の信号ＶＡの論理積（ＡＮＤ）がとられ、出力端子Ｙから信号Ｙ（＝Ａ・Ｃ）として出力される。
本第１の実施形態に係る同期発振器１００は、上述したように、リング発振器１２０の初段に注入回路１１０が配置され、２入力の注入回路１１０の出力に対して遅延回路１２１−１〜１２１−ｎが縦続接続されている。
したがって、図１０に示すように、これら遅延回路１２１−１〜１２１−ｎに、入力端Ｍをハイレベルに固定した（電源電圧ＶＤＤの供給ラインに接続した）注入回路を用いることで同期発振器１００を形成することができる。
図１０の同期発振器１００は、同一構成を有するマルチモード注入回路１００Ａが（ｎ＋１）段縦続接続され、入力端Ｍに注入信号ＶＭが供給される注入回路ＩＮＪとして用いられるのは一つのマルチモード注入回路１１０Ａ−０のみである。
その他のマルチモード注入回路１１０Ａ−１〜１１０Ａ−ｎは、入力端Ｍが電源電圧ＶＤＤの供給ラインに接続されて、遅延回路ＤＬＹとして用いられる。
そして、最終段のマルチモード注入回路遅延回路１１０Ａ−ｎの出力が初段の注入回路ＩＮＪの入力端Ｃに接続されている。
リング発振器１２０は、基本的に、リングを形成する遅延回路として機能するマルチモード注入回路１１０Ａ−１〜１１０Ａ−ｎのうちの奇数段がインバータの機能を有するように形成される。
したがって、図１０に示すように、これら遅延回路１２１−１〜１２１−ｎに、入力端Ｍをハイレベルに固定した（電源電圧ＶＤＤの供給ラインに接続した）注入回路を用いることで同期発振器１００を形成することができる。
図１０の同期発振器１００は、同一構成を有するマルチモード注入回路１００Ａが（ｎ＋１）段縦続接続され、入力端Ｍに注入信号ＶＭが供給される注入回路ＩＮＪとして用いられるのは一つのマルチモード注入回路１１０Ａ−０のみである。
その他のマルチモード注入回路１１０Ａ−１〜１１０Ａ−ｎは、入力端Ｍが電源電圧ＶＤＤの供給ラインに接続されて、遅延回路ＤＬＹとして用いられる。
そして、最終段のマルチモード注入回路遅延回路１１０Ａ−ｎの出力が初段の注入回路ＩＮＪの入力端Ｃに接続されている。
リング発振器１２０は、基本的に、リングを形成する遅延回路として機能するマルチモード注入回路１１０Ａ−１〜１１０Ａ−ｎのうちの奇数段がインバータの機能を有するように形成される。
そして、後述のようにマルチモード注入回路は、注入回路として以外に、クロック再生装置、クロック分配回路を構成する遅延回路、ＡＮＤ回路に用いることができる。
［マルチモード注入回路の第２の構成例］
図１１は、本実施形態に係るマルチモード注入回路の第２の構成例を示す回路図である。
図１１は、本実施形態に係るマルチモード注入回路の第２の構成例を示す回路図である。
図１１のマルチモード注入回路１１０Ｂが、図６のマルチモード注入回路１１０Ａと異なる点は、ノードＮＤ１０１を電流源に接続せずに基準電位ＶＳＳに直接的に接続したことにある。
その他の構成は図６と同様である。
その他の構成は図６と同様である。
図１１のマルチモード注入回路１１０Ｂによれば、上述した図６のマルチモード注入回路１１０Ａと同様の機能を発現することができる。
［マルチモード注入回路の第３の構成例］
図１２は、本実施形態に係るマルチモード注入回路の第３の構成例を示す回路図である。
図１２は、本実施形態に係るマルチモード注入回路の第３の構成例を示す回路図である。
図１２のマルチモード注入回路１１０Ｃが、図６のマルチモード注入回路１１０Ａと異なる点は、ＮＭＯＳトランジスタＮＭ０〜ＮＭ９の代わりに、ＰＭＯＳトランジスタＰＮ０〜ＰＮ９を用いたことにある。
接続関係は電源電位側と基準電位側に対する接続形態および信号レベルが基本的に逆になる以外、図１２のマルチモード注入回路１１０Ｃによれば、上述した図６のマルチモード注入回路１１０Ａと同様の機能を発現することができる。
ここでの、詳細な接続関係の説明は省略する。
なお、図１２においては、理解を容易にするために各ノードを示す符号ＮＤ１０１〜ＮＤ１１１は、図６の場合と同様の関係にある位置に対応して付してある。
接続関係は電源電位側と基準電位側に対する接続形態および信号レベルが基本的に逆になる以外、図１２のマルチモード注入回路１１０Ｃによれば、上述した図６のマルチモード注入回路１１０Ａと同様の機能を発現することができる。
ここでの、詳細な接続関係の説明は省略する。
なお、図１２においては、理解を容易にするために各ノードを示す符号ＮＤ１０１〜ＮＤ１１１は、図６の場合と同様の関係にある位置に対応して付してある。
［マルチモード注入回路の第４の構成例］
図１３は、本実施形態に係るマルチモード注入回路の第４の構成例を示す回路図である。
図１３は、本実施形態に係るマルチモード注入回路の第４の構成例を示す回路図である。
図１３のマルチモード注入回路１１０Ｄが、図１２のマルチモード注入回路１１０Ｃと異なる点は、ノードＮＤ１０１を電流源に接続せずに電源電圧ＶＤＤの供給ラインに直接的に接続したことにある。
その他の構成は図６と同様である。
その他の構成は図６と同様である。
図１３のマルチモード注入回路１１０Ｄによれば、上述した図６、図１２のマルチモード注入回路１１０Ａ，１１０Ｃと同様の機能を発現することができる。
［同期発振器における基本的な動作］
上記構成を有する同期発振器１００において、注入回路１１０は入力クロック信号ＶＣに対して、注入信号ＶＭと入力クロック信号ＶＣの積の信号成分を加算させて注入回路出力信号ＶＹを出力する。
これにより、同期発振器１００の位相は注入信号ＶＭに同期する。
上記構成を有する同期発振器１００において、注入回路１１０は入力クロック信号ＶＣに対して、注入信号ＶＭと入力クロック信号ＶＣの積の信号成分を加算させて注入回路出力信号ＶＹを出力する。
これにより、同期発振器１００の位相は注入信号ＶＭに同期する。
このように、注入回路１１０は入力クロック信号ＶＣに対して、注入信号ＶＭと入力クロック信号ＶＣの積の信号成分を加算させて注入回路出力信号ＶＹを出力する。したがって、ＶＣ・ＶＭの成分により、出力信号ＶＹの位相は注入信号ＶＭの位相に応じてクロック信号ＶＣの位相が調整される。
さらに、ＶＣ・ＶＭの成分はＶＣのエッジの方向に応じて反転／非反転される。このため、クロック信号ＶＣの立ち上り／立ち下りエッジともに同期させることが可能であり、注入信号ＶＭのセンタにクロック信号入力ＶＣのエッジが同期する。
このようにして、同期発振器１００は、注入信号ＶＭに同期したクロック信号ＶＹを出力する。
これにより、たとえば注入信号ＶＭに関連する受信データ信号のデータレートの半分のクロック周波数であるクロック信号を出力することができる。
このため、同期発振器はデータレートの半分の周波数で発振すればよく、低消費電力化が可能となる。
さらに、ＶＣ・ＶＭの成分はＶＣのエッジの方向に応じて反転／非反転される。このため、クロック信号ＶＣの立ち上り／立ち下りエッジともに同期させることが可能であり、注入信号ＶＭのセンタにクロック信号入力ＶＣのエッジが同期する。
このようにして、同期発振器１００は、注入信号ＶＭに同期したクロック信号ＶＹを出力する。
これにより、たとえば注入信号ＶＭに関連する受信データ信号のデータレートの半分のクロック周波数であるクロック信号を出力することができる。
このため、同期発振器はデータレートの半分の周波数で発振すればよく、低消費電力化が可能となる。
＜２．第２の実施形態＞
［クロック再生装置の第１の構成例］
図１４は、本発明の第２の実施形態に係るクロック再生装置の構成例を示すブロック図である。
［クロック再生装置の第１の構成例］
図１４は、本発明の第２の実施形態に係るクロック再生装置の構成例を示すブロック図である。
本第２の実施形態に係るクロック再生装置２００は、エッジ検出器２１０および同期発振器２２０を有する。
同期発振器２２０は、上述した第１の実施形態に係る同期発振器１００が適用される。
したがって、ここではその詳細な構成および機能の説明は省略する。
同期発振器２２０は、上述した第１の実施形態に係る同期発振器１００が適用される。
したがって、ここではその詳細な構成および機能の説明は省略する。
エッジ検出器２１０は、受信データ信号ＲＤＴのエッジを検出し、検出結果であるエッジ検出信号ＳＥＤを注入信号（ＶＭ）として同期発振器２２０に出力する。
図１５は、本第２の実施形態に係るエッジ検出器の構成例を示す回路図である。
図１５のエッジ検出器２１０は、遅延回路２１１および排他的論理和（ＥＸＯＲ）ゲート２１２を有する。
ＥＸＯＲゲート２１２の第１入力が受信データ信号ＲＤＴの入力ラインに接続され、第２入力が遅延回路２１１の出力に接続されている。
エッジ検出器２１０は、図１５に示すように、立上りエッジと立下りエッジを一つのＥＸＯＲゲート２１２で検出し、検出結果をエッジ検出信号ＳＥＤとして同期発振器２２０に出力する。
エッジ検出器２１０は、図１５に示すように、立上りエッジと立下りエッジを一つのＥＸＯＲゲート２１２で検出し、検出結果をエッジ検出信号ＳＥＤとして同期発振器２２０に出力する。
図１６（Ａ）および（Ｂ）は、本第２の実施形態に係るクロック再生装置の動作例を示すタイミングチャートである。
図１６（Ａ）はハーフレート動作の場合のタイミングを示し、図１６（Ｂ）はフルレート動作の場合のタイミングを示している。
図１６（Ａ）はハーフレート動作の場合のタイミングを示し、図１６（Ｂ）はフルレート動作の場合のタイミングを示している。
同期発振器２２０は、発振周波数制御信号ＦＣＶにより発振周波数が制御され、エッジ検出信号ＳＥＤを入力とし、少なくとも１つの注入回路をもつリング発振器により形成される。
注入回路２２１は、入力クロック信号ＶＣに対して、注入信号（ＶＭ）であるエッジ検出信号ＳＥＤとクロック信号ＶＣの積の信号成分を加算させて出力する。
これにより、図１６に示すようにエッジ検出信号ＳＥＤのセンタに入力クロック信号ＶＣのエッジが同期する。
このようにして、図１６に示すタイミング図のように、クロック再生装置２００は、受信データ信号ＲＤＴに同期した再生クロック信号ＣＬＫを出力する。
注入回路２２１は、入力クロック信号ＶＣに対して、注入信号（ＶＭ）であるエッジ検出信号ＳＥＤとクロック信号ＶＣの積の信号成分を加算させて出力する。
これにより、図１６に示すようにエッジ検出信号ＳＥＤのセンタに入力クロック信号ＶＣのエッジが同期する。
このようにして、図１６に示すタイミング図のように、クロック再生装置２００は、受信データ信号ＲＤＴに同期した再生クロック信号ＣＬＫを出力する。
なお、クロック再生装置２００は、図１６のタイミング図に示すようにデータレートと同じ周波数の再生クロック信号を出力することも可能である。
この場合には同期発振器２２０の発振周波数もデータレートと同じになるため低消費電力化の効果を得ることは難しくなるおそれがある。
ただし、再生クロック信号ＣＬＫの立ち上り、立ち下りのいずれか一方のエッジのみを使って再生データを得ることになるため再生クロック信号ＣＬＫのデューティー比の影響を考慮する必要がなくなる。
この場合には同期発振器２２０の発振周波数もデータレートと同じになるため低消費電力化の効果を得ることは難しくなるおそれがある。
ただし、再生クロック信号ＣＬＫの立ち上り、立ち下りのいずれか一方のエッジのみを使って再生データを得ることになるため再生クロック信号ＣＬＫのデューティー比の影響を考慮する必要がなくなる。
本第２の実施形態に係る同期発振器２２０は、リング発振器２２３の初段に注入回路２２１が配置され、注入回路２２１の出力に対して遅延回路２２２−１〜２２２−ｎが縦続接続されている。
したがって、図１０の場合と同様、図１７に示すように、これら遅延回路２２２Ａ−１〜２２２Ａ−ｎに、入力端ＭをハイレベルＨに固定した（電源電圧ＶＤＤの供給ラインに接続した）注入回路を用いることで同期発振器２２０を形成することができる。
図１７の同期発振器２２０は、同一構成を有するマルチモード注入回路が段縦続接続され、入力端Ｍに注入信号ＶＭが供給される注入回路ＩＮＪとして用いられるのは初段のマルチモード注入回路２２１のみである。
その他のマルチモード注入回路２２１−１〜２２１−ｎは、入力端Ｍが電源電圧ＶＤＤの供給ラインに接続されて、遅延回路ＤＬＹとして用いられる。
そして、最終段のマルチモード注入回路遅延回路２２１−ｎの出力が初段の注入回路ＩＮＪの入力端Ｃに接続されている。
リング発振器２２３は、基本的に、リングを形成する遅延回路として機能するマルチモード注入回路２２１−１〜２２１−ｎのうちの奇数段がインバータの機能を有するように形成される。
したがって、図１０の場合と同様、図１７に示すように、これら遅延回路２２２Ａ−１〜２２２Ａ−ｎに、入力端ＭをハイレベルＨに固定した（電源電圧ＶＤＤの供給ラインに接続した）注入回路を用いることで同期発振器２２０を形成することができる。
図１７の同期発振器２２０は、同一構成を有するマルチモード注入回路が段縦続接続され、入力端Ｍに注入信号ＶＭが供給される注入回路ＩＮＪとして用いられるのは初段のマルチモード注入回路２２１のみである。
その他のマルチモード注入回路２２１−１〜２２１−ｎは、入力端Ｍが電源電圧ＶＤＤの供給ラインに接続されて、遅延回路ＤＬＹとして用いられる。
そして、最終段のマルチモード注入回路遅延回路２２１−ｎの出力が初段の注入回路ＩＮＪの入力端Ｃに接続されている。
リング発振器２２３は、基本的に、リングを形成する遅延回路として機能するマルチモード注入回路２２１−１〜２２１−ｎのうちの奇数段がインバータの機能を有するように形成される。
また、本第２の実施形態に係るエッジ検出器２１０において、遅延回路２１１およびまたはＮＡＮＤゲートをマルチモード注入回路により形成することが可能である。
＜３．第３の実施形態＞
［クロック再生装置の第２の構成例］
図１８は、本発明の第３の実施形態に係るクロック再生装置の構成例を示すブロック図である。
［クロック再生装置の第２の構成例］
図１８は、本発明の第３の実施形態に係るクロック再生装置の構成例を示すブロック図である。
第３の実施形態に係るクロック再生装置２００Ａは、図１８に示すように、エッジ検出器２１０Ａ、および同期発振器２２０Ａを有する。
エッジ検出器２１０Ａは、受信データ信号ＲＤＴの立上りエッジを検出して立上りエッジの有無を示す立上りエッジ検出信号ＳＥＤＲと、立下りエッジを検出して立下りエッジの有無を示す立下りエッジ検出信号ＳＥＤＦを生成する。
エッジ検出器２１０Ａは、生成した立上りエッジ検出信号ＳＥＤＲおよび立下りエッジ検出信号ＳＥＤＦを同期発振器２２０Ａに出力する。
エッジ検出器２１０Ａは、生成した立上りエッジ検出信号ＳＥＤＲおよび立下りエッジ検出信号ＳＥＤＦを同期発振器２２０Ａに出力する。
［エッジ検出器の構成例］
図１９（Ａ）〜（Ｄ）は、本第３の実施形態に係るエッジ検出器の構成例を示す回路図である。
図２０（Ａ）〜（Ｄ）は、図１９のエッジ検出器の動作タイミングを示す図である。
図２０（Ａ）は受信データ信号ＲＤＴを、図２０（Ｂ）は遅延信号Ｓ２１１を、図２０（Ｃ）は立上りエッジ検出信号ＳＥＤＲを、図２０（Ｄ）は立下りエッジ検出信号ＳＥＤＦを、それぞれ示している。
図１９（Ａ）〜（Ｄ）は、本第３の実施形態に係るエッジ検出器の構成例を示す回路図である。
図２０（Ａ）〜（Ｄ）は、図１９のエッジ検出器の動作タイミングを示す図である。
図２０（Ａ）は受信データ信号ＲＤＴを、図２０（Ｂ）は遅延信号Ｓ２１１を、図２０（Ｃ）は立上りエッジ検出信号ＳＥＤＲを、図２０（Ｄ）は立下りエッジ検出信号ＳＥＤＦを、それぞれ示している。
図１９（Ａ）および（Ｂ）のエッジ検出器２１０Ａ，２１０Ｂは、遅延回路２１１−１，２１１−２、および２入力ＮＡＮＤゲート２１３，２１４を有する。
図１９（Ｃ）および（Ｄ）のエッジ検出器２１０Ｃ，２１０Ｄは、遅延回路２１１−１，２１１−２，２１１−３、および２入力ＮＡＮＤゲート２１３，２１４を有する。
図１９（Ｃ）および（Ｄ）のエッジ検出器２１０Ｃ，２１０Ｄは、遅延回路２１１−１，２１１−２，２１１−３、および２入力ＮＡＮＤゲート２１３，２１４を有する。
遅延回路２１１−１，２１１−２は、受信データ信号ＲＤＴを時間Ｔｄ２だけ遅延させ、この遅延させた受信データ信号を遅延信号Ｓ２１１としてＮＡＮＤゲート２１３，２１４に出力する。
遅延回路２１１−１，２１１−２の遅延時間Ｔｄ２は、受信データ信号ＲＤＴの周期Ｔ０より短い値に設定されている（Ｔｄ２＜Ｔ０）。
遅延回路２１１−１，２１１−２の遅延時間Ｔｄ２は、受信データ信号ＲＤＴの周期Ｔ０より短い値に設定されている（Ｔｄ２＜Ｔ０）。
たとえば図１９（Ａ），（Ｂ）において、ＮＡＮＤゲート２１３は、第１入力に受信データ信号ＲＤＴが供給され、負入力である第２入力に遅延信号Ｓ２１１が供給される。
ＮＡＮＤゲート２１４は、第１入力に遅延信号Ｓ２１１が供給され、負入力である第２入力に受信データ信号ＲＤＴが供給される。
図１９（Ａ）のエッジ検出器２１０Ａでは、ＮＡＮＤゲート２１３の出力が遅延回路２１１−３で時間Ｔｄ１だけ遅延されて立上りエッジ検出信号ＳＥＤＲが出力される。
また、ＮＡＮＤゲート２１４から立ち下りエッジ検出信号ＳＥＤＦが出力される。
また、ＮＡＮＤゲート２１４から立ち下りエッジ検出信号ＳＥＤＦが出力される。
図１９（Ｂ）のエッジ検出器２１０Ｂでは、ＮＡＮＤゲート２１３の出力が遅延回路２１１−３で時間Ｔｄ１だけ遅延されて立下りエッジ検出信号ＳＥＤＦが出力される。
また、ＮＡＮＤゲート２１４から立上りエッジ検出信号ＳＥＤＲが出力される。
また、ＮＡＮＤゲート２１４から立上りエッジ検出信号ＳＥＤＲが出力される。
図１９（Ｃ）において、ＮＡＮＤゲート２１３は、第１入力に遅延回路２１１−３を介して受信データ信号ＲＤＴが供給され、負入力である第２入力に遅延回路２１１−３，２１１−１を介して遅延信号Ｓ２１１−１が供給される。
ＮＡＮＤゲート２１４は、第１入力に遅延信号Ｓ２１１−２が供給され、負入力である第２入力に受信データ信号ＲＤＴが供給される。
ＮＡＮＤゲート２１４は、第１入力に遅延信号Ｓ２１１−２が供給され、負入力である第２入力に受信データ信号ＲＤＴが供給される。
図１９（Ｄ）において、ＮＡＮＤゲート２１３は、第１入力に遅延回路２１１−３，２１１−１を介して遅延信号Ｓ２１１−１が供給され、負入力である第２の入力に遅延回路２１１−３を介して受信データ信号ＲＤＴが供給される。
ＮＡＮＤゲート２１４は、第１入力に受信データ信号ＲＤＴが供給され、負入力である第２の入力に遅延信号Ｓ２１１−２が供給される。
ＮＡＮＤゲート２１４は、第１入力に受信データ信号ＲＤＴが供給され、負入力である第２の入力に遅延信号Ｓ２１１−２が供給される。
図１９（Ｃ）のエッジ検出器２１０Ｃでは、ＮＡＮＤゲート２１３から立上りエッジ検出信号ＳＥＤＲが出力される。
また、ＮＡＮＤゲート２１４から立ち下りエッジ検出信号ＳＥＤＦが出力される。
また、ＮＡＮＤゲート２１４から立ち下りエッジ検出信号ＳＥＤＦが出力される。
図１９（Ｄ）のエッジ検出器２１０Ｄでは、ＮＡＮＤゲート２１３から立下りエッジ検出信号ＳＥＤＦが出力される。
また、ＮＡＮＤゲート２１４から立上りエッジ検出信号ＳＥＤＲが出力される。
また、ＮＡＮＤゲート２１４から立上りエッジ検出信号ＳＥＤＲが出力される。
図１９（Ａ）〜（Ｄ）に示すエッジ検出器２１０Ａ〜２１０Ｄは、受信データ信号ＲＤＴのジッタが少なく隣接するエッジの間隔ＴｗがＴｄ２以上である場合、次のように動作する。
すなわち、エッジ検出器２１０Ａ〜２１０Ｄは、図２０に示すようにエッジごとにＴｄ２の期間だけローレベルＬとなるパルス信号を、立ち上りエッジ検出信号ＳＥＤＲ、もしくは立ち下りエッジ検出信号ＳＥＤＦとして出力する。
一方、エッジ検出器２１０Ａ〜２１０Ｄは、ジッタにより隣接するエッジの間隔ＴｗがＴｄ２未満である場合、次のように動作する。
すなわち、エッジ検出器２１０Ａ〜２１０Ｄは、図２０に示すようにエッジごとにＴｗの期間だけＬとなるパルス信号を、立ち上りエッジ検出信号ＳＥＤＲ、もしくは立ち下りエッジ検出信号ＳＥＤＦとして出力する。
このように、図１９（Ａ）〜（Ｄ）に示すエッジ検出器２１０Ａ〜２１０Ｄは、立ち上りエッジと立ち下りエッジを検出する回路が分離されており、かつ、受信データ信号のエッジは立ち上りと立ち下りが交互に発生し、一方のエッジが連続して発生することはない。
したがって、ジッタにより隣接するエッジが接近した場合でもエッジを検出することが可能となる。
すなわち、エッジ検出器２１０Ａ〜２１０Ｄは、図２０に示すようにエッジごとにＴｄ２の期間だけローレベルＬとなるパルス信号を、立ち上りエッジ検出信号ＳＥＤＲ、もしくは立ち下りエッジ検出信号ＳＥＤＦとして出力する。
一方、エッジ検出器２１０Ａ〜２１０Ｄは、ジッタにより隣接するエッジの間隔ＴｗがＴｄ２未満である場合、次のように動作する。
すなわち、エッジ検出器２１０Ａ〜２１０Ｄは、図２０に示すようにエッジごとにＴｗの期間だけＬとなるパルス信号を、立ち上りエッジ検出信号ＳＥＤＲ、もしくは立ち下りエッジ検出信号ＳＥＤＦとして出力する。
このように、図１９（Ａ）〜（Ｄ）に示すエッジ検出器２１０Ａ〜２１０Ｄは、立ち上りエッジと立ち下りエッジを検出する回路が分離されており、かつ、受信データ信号のエッジは立ち上りと立ち下りが交互に発生し、一方のエッジが連続して発生することはない。
したがって、ジッタにより隣接するエッジが接近した場合でもエッジを検出することが可能となる。
本第３の実施形態に係る同期発振器２２０Ａは、リング発振器２２３の初段および中段に注入回路２２１Ａ，２２１Ｂが配置され、２入力の注入回路２２１Ａ，２２１Ｂの出力に対して遅延回路２２２Ａ−１〜２２２Ａ−ｎが縦続接続されている。
したがって、図１０，図１７の場合と同様、図２１に示すように、これら遅延回路２２２Ａ−１〜２２２Ａ−ｎに、入力端ＭをハイレベルＨに固定した（電源電圧ＶＤＤの供給ラインに接続した）注入回路を用いることで同期発振器２２０Ａを形成することができる。
図２１の同期発振器２２０Ａは、同一構成を有するマルチモード注入回路２２１Ａ，２２１Ｂが段縦続接続され、入力端Ｍに注入信号ＶＭが供給される注入回路ＩＮＪとして用いられるのは２つのマルチモード注入回路２２１Ａ−０、２２１Ｂのみである。
その他のマルチモード注入回路２２１Ａ−１〜２２１Ａ−ｎは、入力端Ｍが電源電圧ＶＤＤの供給ラインに接続されて、遅延回路ＤＬＹとして用いられる。
そして、最終段のマルチモード注入回路遅延回路２２１Ａ−ｎの出力が初段の注入回路（ＩＮＪ）２２１Ａの入力端Ｃに接続されている。
リング発振器２２３は、基本的に、リングを形成する遅延回路として機能するマルチモード注入回路２２１Ａ−１〜２２１Ａ−ｎのうちの奇数段がインバータの機能を有するように形成される。
同期発振器２２０Ａは、発振周波数制御信号ＦＣＶにより発振周波数が制御される。
同期発振器２２０Ａは、立ち上りエッジ検出信号ＳＥＤＲと立ち下りエッジ検出信号ＳＥＤＦを入力とし、クロック発振ループの遅延時間がＴｄ２の少なくとも２つの注入回路２２１Ａ、２２１Ｂを有するリング発振器により形成されている。
初段の注入回路２２１Ａのクロック出力Ｙと後段の注入回路２２１Ｂのクロック入力Ｃには、一または複数の遅延回路ＤＬＹが縦続接続される。
そして、注入回路２２１Ｂは注入回路２２１Ａ−０に対して時間Ｔｄ２だけ遅延しているものとする。
図１８において、初段の注入回路２２１Ａ−０の注入信号入力Ｍには立下りエッジ検出信号ＳＥＤＦが入力され、後段の注入回路２２１Ｂの注入信号入力Ｍには立上りエッジ検出信号ＳＥＤＲが入力される。
したがって、図１０，図１７の場合と同様、図２１に示すように、これら遅延回路２２２Ａ−１〜２２２Ａ−ｎに、入力端ＭをハイレベルＨに固定した（電源電圧ＶＤＤの供給ラインに接続した）注入回路を用いることで同期発振器２２０Ａを形成することができる。
図２１の同期発振器２２０Ａは、同一構成を有するマルチモード注入回路２２１Ａ，２２１Ｂが段縦続接続され、入力端Ｍに注入信号ＶＭが供給される注入回路ＩＮＪとして用いられるのは２つのマルチモード注入回路２２１Ａ−０、２２１Ｂのみである。
その他のマルチモード注入回路２２１Ａ−１〜２２１Ａ−ｎは、入力端Ｍが電源電圧ＶＤＤの供給ラインに接続されて、遅延回路ＤＬＹとして用いられる。
そして、最終段のマルチモード注入回路遅延回路２２１Ａ−ｎの出力が初段の注入回路（ＩＮＪ）２２１Ａの入力端Ｃに接続されている。
リング発振器２２３は、基本的に、リングを形成する遅延回路として機能するマルチモード注入回路２２１Ａ−１〜２２１Ａ−ｎのうちの奇数段がインバータの機能を有するように形成される。
同期発振器２２０Ａは、発振周波数制御信号ＦＣＶにより発振周波数が制御される。
同期発振器２２０Ａは、立ち上りエッジ検出信号ＳＥＤＲと立ち下りエッジ検出信号ＳＥＤＦを入力とし、クロック発振ループの遅延時間がＴｄ２の少なくとも２つの注入回路２２１Ａ、２２１Ｂを有するリング発振器により形成されている。
初段の注入回路２２１Ａのクロック出力Ｙと後段の注入回路２２１Ｂのクロック入力Ｃには、一または複数の遅延回路ＤＬＹが縦続接続される。
そして、注入回路２２１Ｂは注入回路２２１Ａ−０に対して時間Ｔｄ２だけ遅延しているものとする。
図１８において、初段の注入回路２２１Ａ−０の注入信号入力Ｍには立下りエッジ検出信号ＳＥＤＦが入力され、後段の注入回路２２１Ｂの注入信号入力Ｍには立上りエッジ検出信号ＳＥＤＲが入力される。
図２２（Ａ）および（Ｂ）は、本第３の実施形態に係るクロック再生装置の動作例を示すタイミングチャートである。
図２２（Ａ）はハーフレート動作の場合のタイミングを示し、図２２（Ｂ）はフルレート動作の場合のタイミングを示している。
図２２（Ａ）はハーフレート動作の場合のタイミングを示し、図２２（Ｂ）はフルレート動作の場合のタイミングを示している。
図２３（Ａ）および（Ｂ）は、本第３の実施形態に係る同期発振器の動作例を示すタイミングチャートである。
図２３（Ａ）はクロック信号の立上りエッジが同期する場合のタイミングを示し、図２３（Ｂ）はクロック信号の立下りエッジが同期する場合のタイミングを示している。
図２３（Ａ）はクロック信号の立上りエッジが同期する場合のタイミングを示し、図２３（Ｂ）はクロック信号の立下りエッジが同期する場合のタイミングを示している。
たとえば、図２２に示すように、注入回路２２１Ａのクロック信号入力である内部クロック信号ＶＣ１は、時間Ｔｄ２だけ遅延して注入回路２２１Ｂのクロック信号入力である内部クロック信号ＶＣ２となる。
２つのエッジ検出信号ＳＥＤＲ，ＳＥＤＦのうち時間Ｔｄ２だけ遅延して入力される立上りエッジ検出信号ＳＥＤＲは注入回路２２１Ｂの入力端Ｍに供給され、他方の立下りエッジ検出信号ＳＥＤＦは注入回路２２１Ａ−０の入力端Ｍに供給される。
２つのエッジ検出信号ＳＥＤＲ，ＳＥＤＦのうち時間Ｔｄ２だけ遅延して入力される立上りエッジ検出信号ＳＥＤＲは注入回路２２１Ｂの入力端Ｍに供給され、他方の立下りエッジ検出信号ＳＥＤＦは注入回路２２１Ａ−０の入力端Ｍに供給される。
注入回路２２１Ａ−０，２２１Ｂは、入力クロック信号ＶＣに対して、注入信号ＶＭと入力クロック信号ＶＣの積の信号成分を加算させて注入回路出力ＶＹを出力する。
これにより、同期発振器２２０Ａの位相はエッジ検出信号に同期するが、その動作について図２３のタイミング図により説明する。
注入回路２２１Ａ−０，２２１Ｂは、入力クロック信号ＶＣに対して、注入信号ＶＭと入力クロック信号ＶＣの積の信号成分を加算させて注入回路出力ＶＹを出力する。したがって、ＶＣ・ＶＭの成分により図２３に示すようにＶＹの位相は注入信号（エッジ検出信号）ＶＭの位相に応じてクロック信号ＶＣの位相が調整される。
さらに、ＶＣ・ＶＭの成分は入力クロック信号ＶＣのエッジの方向に応じて反転／非反転されるため、ＶＣの立ち上り／立ち下りエッジともに同期させることが可能であり、エッジ注入信号（ＶＭ）のセンタに入力クロック信号ＶＣのエッジが同期する。
これにより、同期発振器２２０Ａの位相はエッジ検出信号に同期するが、その動作について図２３のタイミング図により説明する。
注入回路２２１Ａ−０，２２１Ｂは、入力クロック信号ＶＣに対して、注入信号ＶＭと入力クロック信号ＶＣの積の信号成分を加算させて注入回路出力ＶＹを出力する。したがって、ＶＣ・ＶＭの成分により図２３に示すようにＶＹの位相は注入信号（エッジ検出信号）ＶＭの位相に応じてクロック信号ＶＣの位相が調整される。
さらに、ＶＣ・ＶＭの成分は入力クロック信号ＶＣのエッジの方向に応じて反転／非反転されるため、ＶＣの立ち上り／立ち下りエッジともに同期させることが可能であり、エッジ注入信号（ＶＭ）のセンタに入力クロック信号ＶＣのエッジが同期する。
このようにして、図２２に示すタイミング図のようにクロック再生装置２００Ａは、受信データ信号ＲＤＴに同期した再生クロック信号を出力する。
これにより、本第３の実施形態に係るクロック再生装置２００Ａは，受信データ信号ＲＤＴのデータレートの半分のクロック周波数である再生クロック信号ＣＬＫを出力する。このため、同期発振器２２０Ａはデータレートの半分の周波数で発振すればよく、低消費電力化が可能となる。
なお、図２２のタイミング図に示すようにデータレートと同じ周波数の再生クロック信号ＣＬＫを出力することも可能である。
この場合には同期発振器の発振周波数もデータレートと同じになるため低消費電力化の効果を得ることは難しくなるおそれがある。
ただし、再生クロック信号ＣＬＫの立ち上り、立ち下りのいずれか一方のエッジのみを使って再生データを得ることになるため再生クロック信号のデューティー比の影響を考慮する必要がなくなる。
これにより、本第３の実施形態に係るクロック再生装置２００Ａは，受信データ信号ＲＤＴのデータレートの半分のクロック周波数である再生クロック信号ＣＬＫを出力する。このため、同期発振器２２０Ａはデータレートの半分の周波数で発振すればよく、低消費電力化が可能となる。
なお、図２２のタイミング図に示すようにデータレートと同じ周波数の再生クロック信号ＣＬＫを出力することも可能である。
この場合には同期発振器の発振周波数もデータレートと同じになるため低消費電力化の効果を得ることは難しくなるおそれがある。
ただし、再生クロック信号ＣＬＫの立ち上り、立ち下りのいずれか一方のエッジのみを使って再生データを得ることになるため再生クロック信号のデューティー比の影響を考慮する必要がなくなる。
図２４は、第３の実施形態において複数のマルチモード注入回路により形成されるエッジ検出器および同期発振器の構成例を示す図である。
クロック再生装置および後述するクロック分配回路は、その構成する同期発振器内の注入回路が図６等のマルチモード注入回路で構成されている場合には、注入回路だけでなく、エッジ検出器、同期発振器もすべてマルチモード注入回路で構成することも可能である。
エッジ検出器は、図１９（Ａ）〜（Ｄ）に示すように、ＮＡＮＤ回路および遅延回路から構成され、同期発振器は注入回路および遅延回路から構成される。
ところが、本実施形態に係るマルチモード注入回路は前述のように、注入回路、ＡＮＤ回路、および遅延回路として用いることができる。
このため、たとえば図２４のようにマルチモード注入回路のみから構成することができ、この場合には遅延時間が同一となりタイミングの予測が容易になる、あるいは回路を配置する際にマルチモード注入回路のアレイ配置となり小面積化が容易になる。
図２４のエッジ検出器２１０Ｂは図１９（Ｃ）の構成に相当している。
そして、エッジ検出器２１０Ｂの遅延回路２１２Ｂは、入力Ｍが電源に接続されて２段のマルチモード注入回路により形成されている。
この２段のマルチモード注入回路は、同期発振器２２０Ｂの立下りエッジ検出信号ＳＥＤＦおよび立上りエッジ検出信号ＳＥＤＲに対する２段のマルチモード注入回路２２１Ｃ−０，２２１Ｃ−１、および２２１Ｃ−２，２２１Ｃ−３と同じにしてある。
エッジ検出器は、図１９（Ａ）〜（Ｄ）に示すように、ＮＡＮＤ回路および遅延回路から構成され、同期発振器は注入回路および遅延回路から構成される。
ところが、本実施形態に係るマルチモード注入回路は前述のように、注入回路、ＡＮＤ回路、および遅延回路として用いることができる。
このため、たとえば図２４のようにマルチモード注入回路のみから構成することができ、この場合には遅延時間が同一となりタイミングの予測が容易になる、あるいは回路を配置する際にマルチモード注入回路のアレイ配置となり小面積化が容易になる。
図２４のエッジ検出器２１０Ｂは図１９（Ｃ）の構成に相当している。
そして、エッジ検出器２１０Ｂの遅延回路２１２Ｂは、入力Ｍが電源に接続されて２段のマルチモード注入回路により形成されている。
この２段のマルチモード注入回路は、同期発振器２２０Ｂの立下りエッジ検出信号ＳＥＤＦおよび立上りエッジ検出信号ＳＥＤＲに対する２段のマルチモード注入回路２２１Ｃ−０，２２１Ｃ−１、および２２１Ｃ−２，２２１Ｃ−３と同じにしてある。
＜４．第４の実施形態＞
［クロック再生装置の第３の構成例］
図２５は、本発明の第４の実施形態に係るクロック再生装置の構成例を示すブロック図である。
［クロック再生装置の第３の構成例］
図２５は、本発明の第４の実施形態に係るクロック再生装置の構成例を示すブロック図である。
第４の実施形態に係るクロック再生装置２００Ｄは、図２５に示すように、注入信号生成器２３０、および同期発振器２２０Ｄを有する。
注入信号生成器２３０は、受信データ信号ＲＤＴの最初のエッジに対してのみエッジ検出信号を発生してゲーティング信号ＧＴを生成する。
注入信号生成器２３０は、受信データ信号ＲＤＴのエッジに対してエッジ検出信号を発生して注入信号ＶＭ０，ＶＭ１を生成する。
注入信号発生器２３０は、生成したゲーティング信号ＧＴ、注入信号ＶＭ０，ＶＭ１を同期発振器２２０Ｄに出力する。
注入信号生成器２３０は、受信データ信号ＲＤＴのエッジに対してエッジ検出信号を発生して注入信号ＶＭ０，ＶＭ１を生成する。
注入信号発生器２３０は、生成したゲーティング信号ＧＴ、注入信号ＶＭ０，ＶＭ１を同期発振器２２０Ｄに出力する。
［注入信号生成器の構成例］
図２６は、本第４の実施形態に係る注入信号生成器の構成例を示すブロック図である。
図２７は、本第４の実施形態に係る注入信号生成器の構成例を示す回路図である。
図２８（Ａ）および（Ｂ）は、本第４の実施形態に係る注入信号生成器のタイミングチャートである。図２８（Ａ）は受信データ信号列の最初のビットがローレベルＬの場合、図２８（Ｂ）は受信データ信号列の最初のビットがハイレベルＨの場合のタイミングチャートである。
図２６は、本第４の実施形態に係る注入信号生成器の構成例を示すブロック図である。
図２７は、本第４の実施形態に係る注入信号生成器の構成例を示す回路図である。
図２８（Ａ）および（Ｂ）は、本第４の実施形態に係る注入信号生成器のタイミングチャートである。図２８（Ａ）は受信データ信号列の最初のビットがローレベルＬの場合、図２８（Ｂ）は受信データ信号列の最初のビットがハイレベルＨの場合のタイミングチャートである。
図２６に示すように、注入信号生成器２３０は、入力制御器２３１およびエッジ検出器２３２，２３３より構成される。
入力制御器２３１は、受信データ信号列の最初のエッジのみを通過させる。
エッジ検出器２３３は、入力制御器２３１の出力信号ＤＴ０のエッジを検出して、ゲーティング信号ＧＴを生成して出力する。
エッジ検出器２３２は、受信データ信号ＲＤＴの立上りエッジと立下りエッジのそれぞれを検出し、注入信号ＶＭ０および注入信号ＶＭ１を生成して出力する。
入力制御器２３１は、受信データ信号列の最初のエッジのみを通過させる。
エッジ検出器２３３は、入力制御器２３１の出力信号ＤＴ０のエッジを検出して、ゲーティング信号ＧＴを生成して出力する。
エッジ検出器２３２は、受信データ信号ＲＤＴの立上りエッジと立下りエッジのそれぞれを検出し、注入信号ＶＭ０および注入信号ＶＭ１を生成して出力する。
入力制御器２３１は、図２７に示すように、２つのフリップフロップ（ＦＦ）２３１１，２３１２と１つのマルチプレクサ（ＭＵＸ）２３１３により構成される。
２つのＦＦ２３１１，２３１２は動作開始時にはリセットされ、その出力ＣＡ，ＣＢはＣＡ＝Ｌ、ＣＢ＝Ｈの状態にあるとする。
受信データ信号ＲＤＴに最初のエッジが入力されると、図２８に示すように、出力信号ＤＴ０が受信データ信号ＲＤＴに応じて変化する。
同時に、受信データ信号ＲＤＴの最初のエッジが立上りエッジの場合にはＣＡ＝Ｈに変化し、立下りエッジの場合にはＣＢ＝Ｌに変化して、ＣＡ＝ＣＢとなる。
そのため、受信データ信号ＲＤＴに２番目以降のエッジが入力されても、図２８に示すように、出力信号ＤＴ０は変化しなくなり、入力制御器２３１は受信データ信号列の最初のエッジのみを通過する。
２つのＦＦ２３１１，２３１２は動作開始時にはリセットされ、その出力ＣＡ，ＣＢはＣＡ＝Ｌ、ＣＢ＝Ｈの状態にあるとする。
受信データ信号ＲＤＴに最初のエッジが入力されると、図２８に示すように、出力信号ＤＴ０が受信データ信号ＲＤＴに応じて変化する。
同時に、受信データ信号ＲＤＴの最初のエッジが立上りエッジの場合にはＣＡ＝Ｈに変化し、立下りエッジの場合にはＣＢ＝Ｌに変化して、ＣＡ＝ＣＢとなる。
そのため、受信データ信号ＲＤＴに２番目以降のエッジが入力されても、図２８に示すように、出力信号ＤＴ０は変化しなくなり、入力制御器２３１は受信データ信号列の最初のエッジのみを通過する。
エッジ検出器２３２は、図１５のエッジ検出器２１０と同様に、遅延回路２３２１および排他的論理和（ＥＸＯＲ）ゲート２３２２を有する。
ＥＸＯＲゲート２３２２の第１入力が入力制御器２３１の出力信号ＤＴ０の入力ラインに接続され、第２入力が遅延回路２３２１の出力に接続されている。
エッジ検出器２３２は、出力信号ＤＴ０のエッジを検出してゲーティング信号ＧＴを出力する。したがって、ゲーティング信号ＧＴは受信データ信号列の最初のエッジのみを検出してパルス信号として出力される。
エッジ検出器２３２は、出力信号ＤＴ０のエッジを検出してゲーティング信号ＧＴを出力する。したがって、ゲーティング信号ＧＴは受信データ信号列の最初のエッジのみを検出してパルス信号として出力される。
エッジ検出器２３３は、図１９（Ｃ）のエッジ検出器２１０Ｃと同様に、遅延回路２３３１−１，２３３１−２，２３３２、および２入力ＮＡＮＤゲート２３３３，２３３４を有する。
遅延回路２３３１−１，２３３１−２は信号を時間Ｔｄ２だけ遅延させ、遅延回路２３３２は受信データ信号ＲＤＴを時間Ｔｄ１だけ遅延させる。
ＮＡＮＤゲート２３３３は、第１入力に遅延回路２３３２を介して受信データ信号ＲＤＴが供給され、負入力である第２入力に遅延回路２３３２，２３３１−１を介して遅延信号Ｓ２３３１−１が供給される。
ＮＡＮＤゲート２３３４は、第１入力に遅延信号Ｓ２３３１−２が供給され、負入力である第２入力に受信データ信号ＲＤＴが供給される。
エッジ検出器２３３は、受信データ信号ＲＤＴの立上りエッジと立下りエッジを検出し、それぞれ注入信号ＶＭ０および注入信号ＶＭ１を出力する。
遅延回路２３３１−１，２３３１−２は信号を時間Ｔｄ２だけ遅延させ、遅延回路２３３２は受信データ信号ＲＤＴを時間Ｔｄ１だけ遅延させる。
ＮＡＮＤゲート２３３３は、第１入力に遅延回路２３３２を介して受信データ信号ＲＤＴが供給され、負入力である第２入力に遅延回路２３３２，２３３１−１を介して遅延信号Ｓ２３３１−１が供給される。
ＮＡＮＤゲート２３３４は、第１入力に遅延信号Ｓ２３３１−２が供給され、負入力である第２入力に受信データ信号ＲＤＴが供給される。
エッジ検出器２３３は、受信データ信号ＲＤＴの立上りエッジと立下りエッジを検出し、それぞれ注入信号ＶＭ０および注入信号ＶＭ１を出力する。
同期発振器２２０Ｄは、前述したように、少なくとも１つのマルチモード注入回路をもつリング発振器２２３である。
同期発振器２２０Ｄは、一例として図２４の場合と同様に、注入信号ＶＭ０，ＶＭ１に対する２段構成となっており、マルチモード注入回路２２１Ｄ−０，２２１Ｄ−１、および２２１Ｄ−２，２２１Ｄ−３により形成されている。マルチモード注入回路２２１Ｄ−０，２２１Ｄ−１、および２２１Ｄ−２，２２１Ｄ−３は、入力ＣおよびＭに加えて入力Ａを有する。
同期発振器２２０Ｄは、注入信号ＶＭ０のパルス波形のセンタに再生クロック信号のエッジが同期し、注入信号ＶＭ１のパルス波形のセンタに内部クロック信号ＶＣ１のエッジが同期する。注入信号ＶＭ０、ＶＭ１の接続は第２および第３の実施形態の立下りエッジ検出信号ＳＥＤＦおよび立上りエッジ検出信号ＳＥＤＲと同様である。
すなわち、図２５において、初段のマルチモード注入回路２２１Ｄ−０の注入信号入力Ｍには注入信号ＶＭ０が入力され、後段のマルチモード注入回路２２１Ｄ−２の注入信号入力Ｍには注入信号ＶＭ１が入力される。
後段のマルチモード注入回路２２１Ｄ−２には入力Ａにゲーティング信号ＧＴが入力される。２２１Ｄ−２は、ゲーティング信号ＧＴが入力Ａに入力されているため、前述したようにＡＮＤ回路（Ｙ＝Ａ・Ｃ）となる。
初段のマルチモード注入回路２２１Ｄ−０の入力Ａは電源電圧ＶＤＤの供給ラインに接続され、ハイレベルＨに固定されている。
２段目および４段目のマルチモード注入回路２２１Ｄ−０，２２１Ｄ−３の入力ＡおよびＭは電源電圧ＶＤＤの供給ラインに接続され、ハイレベルＨに固定されている。したがって、２段目および４段目のマルチモード注入回路２２１Ｄ−０，２２１Ｄ−３は、前述したように遅延回路ＤＬＹとして機能する。
同期発振器２２０Ｄは、一例として図２４の場合と同様に、注入信号ＶＭ０，ＶＭ１に対する２段構成となっており、マルチモード注入回路２２１Ｄ−０，２２１Ｄ−１、および２２１Ｄ−２，２２１Ｄ−３により形成されている。マルチモード注入回路２２１Ｄ−０，２２１Ｄ−１、および２２１Ｄ−２，２２１Ｄ−３は、入力ＣおよびＭに加えて入力Ａを有する。
同期発振器２２０Ｄは、注入信号ＶＭ０のパルス波形のセンタに再生クロック信号のエッジが同期し、注入信号ＶＭ１のパルス波形のセンタに内部クロック信号ＶＣ１のエッジが同期する。注入信号ＶＭ０、ＶＭ１の接続は第２および第３の実施形態の立下りエッジ検出信号ＳＥＤＦおよび立上りエッジ検出信号ＳＥＤＲと同様である。
すなわち、図２５において、初段のマルチモード注入回路２２１Ｄ−０の注入信号入力Ｍには注入信号ＶＭ０が入力され、後段のマルチモード注入回路２２１Ｄ−２の注入信号入力Ｍには注入信号ＶＭ１が入力される。
後段のマルチモード注入回路２２１Ｄ−２には入力Ａにゲーティング信号ＧＴが入力される。２２１Ｄ−２は、ゲーティング信号ＧＴが入力Ａに入力されているため、前述したようにＡＮＤ回路（Ｙ＝Ａ・Ｃ）となる。
初段のマルチモード注入回路２２１Ｄ−０の入力Ａは電源電圧ＶＤＤの供給ラインに接続され、ハイレベルＨに固定されている。
２段目および４段目のマルチモード注入回路２２１Ｄ−０，２２１Ｄ−３の入力ＡおよびＭは電源電圧ＶＤＤの供給ラインに接続され、ハイレベルＨに固定されている。したがって、２段目および４段目のマルチモード注入回路２２１Ｄ−０，２２１Ｄ−３は、前述したように遅延回路ＤＬＹとして機能する。
次に、本第４の実施形態に係るクロック再生装置の動作を説明する。
図２９は、本第４の実施形態に係るクロック再生装置の動作例を示すタイミングチャートである。
図２９は、本第４の実施形態に係るクロック再生装置の動作例を示すタイミングチャートである。
クロック再生装置２００Ｄは、注入信号生成器２３０と同期発振器２２０Ｄにより構成される。
注入信号生成器２３０は、ゲーティング信号ＧＴと注入信号ＶＭ０、ＶＭ１を同期発振器２２０Ｄに出力する。ゲーティング信号ＧＴは受信データ信号列の最初のエッジに対するエッジ検出信号である。注入信号ＶＭ０、ＶＭ１は受信データ信号列のエッジに対する注入信号である。
同期発振器２２０Ｄは少なくとも１つのマルチモード注入回路をもつリング発振器であり、注入信号ＶＭ０のパルス波形のセンタに再生クロック信号ＣＬＫのエッジが同期し、注入信号ＶＭ１のパルス波形のセンタに内部クロック信号ＶＣ１のエッジが同期する。
ゲーティング信号ＧＴは、同期発振器２２０Ｄのマルチモード注入回路２２１Ｄ−２の入力Ａに接続されているため、マルチモード注入回路２２０Ｄ−２はＡＮＤ回路（Ｙ＝Ａ・Ｃ）となる。
そのため、内部クロック信号ＶＣ２はゲーティング信号ＧＴのパルス入力により図２９に示すようになる。
注入信号生成器２３０は、ゲーティング信号ＧＴと注入信号ＶＭ０、ＶＭ１を同期発振器２２０Ｄに出力する。ゲーティング信号ＧＴは受信データ信号列の最初のエッジに対するエッジ検出信号である。注入信号ＶＭ０、ＶＭ１は受信データ信号列のエッジに対する注入信号である。
同期発振器２２０Ｄは少なくとも１つのマルチモード注入回路をもつリング発振器であり、注入信号ＶＭ０のパルス波形のセンタに再生クロック信号ＣＬＫのエッジが同期し、注入信号ＶＭ１のパルス波形のセンタに内部クロック信号ＶＣ１のエッジが同期する。
ゲーティング信号ＧＴは、同期発振器２２０Ｄのマルチモード注入回路２２１Ｄ−２の入力Ａに接続されているため、マルチモード注入回路２２０Ｄ−２はＡＮＤ回路（Ｙ＝Ａ・Ｃ）となる。
そのため、内部クロック信号ＶＣ２はゲーティング信号ＧＴのパルス入力により図２９に示すようになる。
このように、１回のゲーティング信号ＧＴのパルス入力により同期発振器２２０Ｄの位相は受信データ信号ＲＤＴに同期することが可能になり、第２および第３のクロック再生装置と比較してロック時間が短くなる。したがって、本クロック再生装置２００Ｄは、従来のゲーテッドＶＣＯ方式のクロック再生装置と同等のロック時間を実現することが可能となる。
ゲーティング信号ＧＴは受信データ信号列の最初のエッジに対するエッジ検出信号である。このため、同期発振器２２０Ｄは、受信データ信号ＲＤＴの最初のエッジ以降に対しては、注入信号ＶＭ０、ＶＭ１によって同期発振器２２０Ｄの位相が調整され、受信データ信号ＲＤＴに同期する。
これにより、本クロック再生装置２００Ｄは、１ビットでのロックが可能となる。
さらに、本注入信号生成器２３０によりロック時間の短縮が実現されるため、マルチモード注入回路のクロック出力Ｙへの注入信号ＶＭの注入量を設計する際にロック時間を考慮する必要がなくなる。
そのため、ジッタ耐性、消費電力などを考慮して注入量を設計することが可能となることから、第２および第３のクロック再生装置に対して、ジッタ耐性、消費電力の改善が可能となる。
ゲーティング信号ＧＴは受信データ信号列の最初のエッジに対するエッジ検出信号である。このため、同期発振器２２０Ｄは、受信データ信号ＲＤＴの最初のエッジ以降に対しては、注入信号ＶＭ０、ＶＭ１によって同期発振器２２０Ｄの位相が調整され、受信データ信号ＲＤＴに同期する。
これにより、本クロック再生装置２００Ｄは、１ビットでのロックが可能となる。
さらに、本注入信号生成器２３０によりロック時間の短縮が実現されるため、マルチモード注入回路のクロック出力Ｙへの注入信号ＶＭの注入量を設計する際にロック時間を考慮する必要がなくなる。
そのため、ジッタ耐性、消費電力などを考慮して注入量を設計することが可能となることから、第２および第３のクロック再生装置に対して、ジッタ耐性、消費電力の改善が可能となる。
＜５．第５の実施形態＞
［クロック再生装置の第４の構成例］
図３０は、本発明の第５の実施形態に係るクロック再生装置の構成例を示すブロック図である。
［クロック再生装置の第４の構成例］
図３０は、本発明の第５の実施形態に係るクロック再生装置の構成例を示すブロック図である。
第５の実施形態に係るクロック再生装置２００Ｅは、図３０に示すように、注入信号生成器２３０Ｅ、および同期発振器２２０Ｅを有する。
注入信号生成器２３０Ｅは、受信データ信号ＲＤＴの最初のエッジに対してのみエッジ検出信号を発生してゲーティング信号ＧＴを生成する。
注入信号生成器２３０Ｅは、受信データ信号ＲＤＴのエッジに対してエッジ検出信号を発生して注入信号ＶＭ０を生成する。
注入信号発生器２３０Ｅは、生成したゲーティング信号ＧＴ、注入信号ＶＭを同期発振器２２０Ｅに出力する。
注入信号生成器２３０Ｅは、受信データ信号ＲＤＴのエッジに対してエッジ検出信号を発生して注入信号ＶＭ０を生成する。
注入信号発生器２３０Ｅは、生成したゲーティング信号ＧＴ、注入信号ＶＭを同期発振器２２０Ｅに出力する。
［注入信号生成器の構成例］
図３１は、本第５の実施形態に係る注入信号生成器の構成例を示すブロック図である。
図３２は、本第５の実施形態に係る注入信号生成器の構成例を示す回路図である。
図３３（Ａ）および（Ｂ）は、本第５の実施形態に係る注入信号生成器のタイミングチャートである。図３３（Ａ）は受信データ信号列の最初のビットがローレベルＬの場合、図３３（Ｂ）は受信データ信号列の最初のビットがハイレベルＨの場合のタイミングチャートである。
図３１は、本第５の実施形態に係る注入信号生成器の構成例を示すブロック図である。
図３２は、本第５の実施形態に係る注入信号生成器の構成例を示す回路図である。
図３３（Ａ）および（Ｂ）は、本第５の実施形態に係る注入信号生成器のタイミングチャートである。図３３（Ａ）は受信データ信号列の最初のビットがローレベルＬの場合、図３３（Ｂ）は受信データ信号列の最初のビットがハイレベルＨの場合のタイミングチャートである。
図３１に示すように、注入信号生成器２３０Ｅは、入力制御器２３１Ｅおよびエッジ検出器２３２Ｅ，２３３Ｅより構成される。
入力制御器２３１Ｅは、受信データ信号列の最初のエッジのみを通過させる。
エッジ検出器２３２Ｅは、入力制御器２３１の出力信号ＤＴ０のエッジを検出して、ゲーティング信号ＧＴを生成して出力する。
エッジ検出器２３３Ｅは、受信データ信号ＲＤＴのエッジを検出し、注入信号ＶＭを生成して出力する。
入力制御器２３１Ｅは、受信データ信号列の最初のエッジのみを通過させる。
エッジ検出器２３２Ｅは、入力制御器２３１の出力信号ＤＴ０のエッジを検出して、ゲーティング信号ＧＴを生成して出力する。
エッジ検出器２３３Ｅは、受信データ信号ＲＤＴのエッジを検出し、注入信号ＶＭを生成して出力する。
入力制御器２３１Ｅは、図２７に入力制御器２３１と同様に、２つのフリップフロップ（ＦＦ）２３１１，２３１２と１つのマルチプレクサ（ＭＵＸ）２３１３により構成される。
入力制御器２３１Ｅは、図２７の入力制御器２３１と構成および機能は同様であることから、ここではその説明は省略する。
入力制御器２３１Ｅは、図２７の入力制御器２３１と構成および機能は同様であることから、ここではその説明は省略する。
エッジ検出器２３２は、図２７のエッジ検出器２３２と同様に、遅延回路２３２１およびＥＸＯＲゲート２３２２を有する。
ＥＸＯＲゲート２３２２の第１入力が入力制御器２３１の出力信号ＤＴ０の入力ラインに接続され、第２入力が遅延回路２３２１の出力に接続されている。
エッジ検出器２３２は、出力信号ＤＴ０のエッジを検出してゲーティング信号ＧＴを出力する。したがって、ゲーティング信号ＧＴは受信データ信号列の最初のエッジのみを検出してパルス信号として出力される。
エッジ検出器２３２は、出力信号ＤＴ０のエッジを検出してゲーティング信号ＧＴを出力する。したがって、ゲーティング信号ＧＴは受信データ信号列の最初のエッジのみを検出してパルス信号として出力される。
エッジ検出器２３３Ｅは、エッジ検出器２３２Ｅと同様に、遅延回路２３３１および排ＥＸＯＲゲート２３３２を有する。
ＥＸＯＲゲート２３３１の第１入力が受信データ信号ＲＤＴの入力ラインに接続され、第２入力が遅延回路２３３１の出力に接続されている。
エッジ検出器２３３Ｅは、受信データ信号ＲＤＴのエッジを検出し、注入信号ＶＭを出力する。
エッジ検出器２３３Ｅは、受信データ信号ＲＤＴのエッジを検出し、注入信号ＶＭを出力する。
同期発振器２２０Ｅは、前述したように、少なくとも１つのマルチモード注入回路をもつリング発振器２２３である。
同期発振器２２０Ｄは、一例として図２５の場合と同様に、ゲーティング信号および注入信号ＶＭに対する２段構成となっており、マルチモード注入回路２２１Ｅ−０，２２１Ｅ−１、および２２１Ｅ−２，２２１Ｅ−３により形成されている。マルチモード注入回路２２１Ｅ−０，２２１Ｅ−１、および２２１Ｅ−２，２２１Ｅ−３は、入力ＣおよびＭに加えて入力Ａを有する。
注入信号ＶＭは、マルチモード注入回路のいずれか１つのＭ入力に供給される。
同期発振器２２０Ｅは、注入信号ＶＭのパルス波形のセンタに内部クロック信号ＶＣ１のエッジが同期する。注入信号ＶＭは後段のマルチモード注入回路２２１Ｅ−２の注入信号入力Ｍに入力される。
初段のマルチモード注入回路２２１Ｅ−０の入力Ａにゲーティング信号ＧＴが入力される。２２１Ｅ−０は、ゲーティング信号ＧＴが入力Ａに入力されているため、前述したようにＡＮＤ回路（Ｙ＝Ａ・Ｃ）となる。
初段のマルチモード注入回路２２１Ｄ−０の入力Ｍは電源電圧ＶＤＤの供給ラインに接続され、ハイレベルＨに固定されている。
２段目および４段目のマルチモード注入回路２２１Ｅ−０，２２１Ｅ−３の入力ＡおよびＭは電源電圧ＶＤＤの供給ラインに接続され、ハイレベルＨに固定されている。したがって、２段目および４段目のマルチモード注入回路２２１Ｅ−０，２２１Ｅ−３は、前述したように遅延回路ＤＬＹとして機能する。
同期発振器２２０Ｄは、一例として図２５の場合と同様に、ゲーティング信号および注入信号ＶＭに対する２段構成となっており、マルチモード注入回路２２１Ｅ−０，２２１Ｅ−１、および２２１Ｅ−２，２２１Ｅ−３により形成されている。マルチモード注入回路２２１Ｅ−０，２２１Ｅ−１、および２２１Ｅ−２，２２１Ｅ−３は、入力ＣおよびＭに加えて入力Ａを有する。
注入信号ＶＭは、マルチモード注入回路のいずれか１つのＭ入力に供給される。
同期発振器２２０Ｅは、注入信号ＶＭのパルス波形のセンタに内部クロック信号ＶＣ１のエッジが同期する。注入信号ＶＭは後段のマルチモード注入回路２２１Ｅ−２の注入信号入力Ｍに入力される。
初段のマルチモード注入回路２２１Ｅ−０の入力Ａにゲーティング信号ＧＴが入力される。２２１Ｅ−０は、ゲーティング信号ＧＴが入力Ａに入力されているため、前述したようにＡＮＤ回路（Ｙ＝Ａ・Ｃ）となる。
初段のマルチモード注入回路２２１Ｄ−０の入力Ｍは電源電圧ＶＤＤの供給ラインに接続され、ハイレベルＨに固定されている。
２段目および４段目のマルチモード注入回路２２１Ｅ−０，２２１Ｅ−３の入力ＡおよびＭは電源電圧ＶＤＤの供給ラインに接続され、ハイレベルＨに固定されている。したがって、２段目および４段目のマルチモード注入回路２２１Ｅ−０，２２１Ｅ−３は、前述したように遅延回路ＤＬＹとして機能する。
次に、本第５の実施形態に係るクロック再生装置の動作を説明する。
図３４は、本第５の実施形態に係るクロック再生装置の動作例を示すタイミングチャートである。
図３４は、本第５の実施形態に係るクロック再生装置の動作例を示すタイミングチャートである。
クロック再生装置２００Ｅは、注入信号生成器２３０Ｅと同期発振器２２０Ｅにより構成される。
注入信号生成器２３０Ｅは、ゲーティング信号ＧＴと注入信号ＶＭを同期発振器２２０Ｅに出力する。ゲーティング信号ＧＴは受信データ信号列の最初のエッジに対するエッジ検出信号である。注入信号ＶＭは受信データ信号列のエッジに対する注入信号である。
同期発振器２２０Ｅは少なくとも１つのマルチモード注入回路をもつリング発振器であり、注入信号ＶＭのパルス波形のセンタに内部クロックＶＣ１のエッジが同期する。
ゲーティング信号ＧＴは、同期発振器２２０Ｅのマルチモード注入回路２２１Ｅ−０の入力Ａに接続されているため、マルチモード注入回路２２０Ｅ−０はＡＮＤ回路（Ｙ＝Ａ・Ｃ）となる。
そのため、内部クロック信号ＶＣ０はゲーティング信号ＧＴのパルス入力により図３４に示すようになる。
注入信号生成器２３０Ｅは、ゲーティング信号ＧＴと注入信号ＶＭを同期発振器２２０Ｅに出力する。ゲーティング信号ＧＴは受信データ信号列の最初のエッジに対するエッジ検出信号である。注入信号ＶＭは受信データ信号列のエッジに対する注入信号である。
同期発振器２２０Ｅは少なくとも１つのマルチモード注入回路をもつリング発振器であり、注入信号ＶＭのパルス波形のセンタに内部クロックＶＣ１のエッジが同期する。
ゲーティング信号ＧＴは、同期発振器２２０Ｅのマルチモード注入回路２２１Ｅ−０の入力Ａに接続されているため、マルチモード注入回路２２０Ｅ−０はＡＮＤ回路（Ｙ＝Ａ・Ｃ）となる。
そのため、内部クロック信号ＶＣ０はゲーティング信号ＧＴのパルス入力により図３４に示すようになる。
このように、１回のゲーティング信号ＧＴのパルス入力により同期発振器２２０Ｅの位相は受信データ信号ＲＤＴに同期することが可能になり、第２および第３のクロック再生装置と比較してロック時間が短くなる。したがって、本クロック再生装置２００Ｅは、従来のゲーテッドＶＣＯ方式のクロック再生装置と同等のロック時間を実現することが可能となる。
ゲーティング信号ＧＴは受信データ信号列の最初のエッジに対するエッジ検出信号である。このため、同期発振器２２０Ｅは、受信データ信号ＲＤＴの最初のエッジ以降に対しては、注入信号ＶＭ０によって同期発振器２２０Ｅの位相が調整され、受信データ信号ＲＤＴに同期する。
これにより、本クロック再生装置２００Ｅは、１ビットでのロックが可能となる。
さらに、本注入信号生成器２３０Ｅによりロック時間の短縮が実現されるため、マルチモード注入回路のクロック出力Ｙへの注入信号ＶＭの注入量を設計する際にロック時間を考慮する必要がなくなる。
そのため、ジッタ耐性、消費電力などを考慮して注入量を設計することが可能となることから、第２および第３のクロック再生装置に対して、ジッタ耐性、消費電力の改善が可能となる。
ゲーティング信号ＧＴは受信データ信号列の最初のエッジに対するエッジ検出信号である。このため、同期発振器２２０Ｅは、受信データ信号ＲＤＴの最初のエッジ以降に対しては、注入信号ＶＭ０によって同期発振器２２０Ｅの位相が調整され、受信データ信号ＲＤＴに同期する。
これにより、本クロック再生装置２００Ｅは、１ビットでのロックが可能となる。
さらに、本注入信号生成器２３０Ｅによりロック時間の短縮が実現されるため、マルチモード注入回路のクロック出力Ｙへの注入信号ＶＭの注入量を設計する際にロック時間を考慮する必要がなくなる。
そのため、ジッタ耐性、消費電力などを考慮して注入量を設計することが可能となることから、第２および第３のクロック再生装置に対して、ジッタ耐性、消費電力の改善が可能となる。
［クロック再生装置の第１の接続例］
図３５は、本発明の実施形態に係るクロック再生装置の第１の接続例を示すブロック図である。
図３５は、本発明の実施形態に係るクロック再生装置の第１の接続例を示すブロック図である。
この接続例は、複数のクロック再生装置２００−１〜２００−ｍが並列に配置され、これらのクロック再生装置２００−１〜２００−ｍに位相同期回路（ＰＬＬ）３００により生成した発振周波数制御電圧ＦＣＶを供給するようにした例である。
図３５においては、クロック再生装置２００−１〜２００−ｍには上記した第２および第３の実施形態で説明したクロック再生装置が適用される。
図３５においては、図面の簡単化のため、クロック再生装置２００−１〜２００−ｍには発振周波数制御電圧（信号）ＦＣＶが供給される同期発振器２２０−１〜２２０−ｍのみを示している。
図３５においては、図面の簡単化のため、クロック再生装置２００−１〜２００−ｍには発振周波数制御電圧（信号）ＦＣＶが供給される同期発振器２２０−１〜２２０−ｍのみを示している。
ＰＬＬ３００は、同期発振器３０１、位相比較器（ＰＤ）３０２、ループフィルタ３０３を有する。あるいは、電圧制御発振器２０１の出力側に分周器３０４が配置される。
ＰＬＬ３００のループフィルタ３０３の出力が発振周波数制御電圧ＦＣＶとして出力される。
ＰＬＬ３００の同期発振器３０１は、クロック再生装置２００−１〜２００−ｍの同期発振器２２０−１〜２２０−ｍと同一構成のものが適用される。
これにより、高い精度で発振周波数を制御可能である。
そして、各クロック再生装置２００−１〜２００−ｍから受信データ信号ＲＤＴに同期したクロックＣＬＫ−１〜ＣＬＫ−ｍが出力される。
ＰＬＬ３００のループフィルタ３０３の出力が発振周波数制御電圧ＦＣＶとして出力される。
ＰＬＬ３００の同期発振器３０１は、クロック再生装置２００−１〜２００−ｍの同期発振器２２０−１〜２２０−ｍと同一構成のものが適用される。
これにより、高い精度で発振周波数を制御可能である。
そして、各クロック再生装置２００−１〜２００−ｍから受信データ信号ＲＤＴに同期したクロックＣＬＫ−１〜ＣＬＫ−ｍが出力される。
［クロック再生装置の第２の接続例］
図３６は、本発明の実施形態に係るクロック再生装置の第２の接続例を示すブロック図である。
図３６は、本発明の実施形態に係るクロック再生装置の第２の接続例を示すブロック図である。
この第２の接続例が上述した第１の接続例と異なる点は、ＰＬＬ３００Ａにより発振周波数制御電圧ＦＣＶを供給する代わりに、発振周波数制御電流ＦＣＩを供給するようにしたことにある。
これに対応して、ＰＬＬ３００Ａのループフィルタ３０３の出力側に電圧電流変換器（ＶＩ変換器）３０５が配置され、電圧電流変換器３０５の出力が発振周波数制御電流ＦＣＩとして供給される。
そして、ＰＬＬ３００Ａでは、同期発振器３０１の入力側に電流電圧変換器（ＩＶ変換器）３０６が配置されている。
さらに、各クロック再生装置２００−１〜２００−ｍの同期発振器２２０−１〜２２０−ｍの入力側にも電流電圧変換器（ＩＶ変換器）２３０−１〜２３０−ｍが配置されている。
そして、ＰＬＬ３００Ａでは、同期発振器３０１の入力側に電流電圧変換器（ＩＶ変換器）３０６が配置されている。
さらに、各クロック再生装置２００−１〜２００−ｍの同期発振器２２０−１〜２２０−ｍの入力側にも電流電圧変換器（ＩＶ変換器）２３０−１〜２３０−ｍが配置されている。
この場合、制御電圧ではなく制御電流を供給することから、電圧変動の影響等を受けることなく的確に制御信号として供給することが可能となり、より精度の高い発振制御が可能となる。
＜６．第６の実施形態＞
［クロック分配回路の第１の構成例］
図３７は、本発明の第６の実施形態に係るクロック分配回路の構成例を示す図である。
［クロック分配回路の第１の構成例］
図３７は、本発明の第６の実施形態に係るクロック分配回路の構成例を示す図である。
本第６の実施形態に係るクロック分配回路４００は、第１の実施形態の同期発振器１００と同様の構成を有する同期発振器４１０により構成される。
第６の実施形態に係る同期発振器４１０は、図３７に示すように、少なくとも一つの注入回路４１１を含むリング発振器４１３により構成される。
同期発振器４１０は、発振周波数制御信号ＦＣＶにより発振周波数が制御される。
第６の実施形態に係る同期発振器４１０は、図３７に示すように、少なくとも一つの注入回路４１１を含むリング発振器４１３により構成される。
同期発振器４１０は、発振周波数制御信号ＦＣＶにより発振周波数が制御される。
図３７のリング発振器４１３は、初段に注入回路４１１が配置され、２入力の注入回路４１１の出力に対して遅延回路４１２−１〜４１２−ｎが縦続接続され、最終段の遅延回路４１２−ｎの出力が初段の注入回路４１１の一入力（Ｃ）に接続されている。
リング発振器４１３は、基本的に、リングを形成する遅延回路４１２−１〜４１２−ｎのうちの奇数段がインバータの機能を有するように形成される。
リング発振器４１３は、基本的に、リングを形成する遅延回路４１２−１〜４１２−ｎのうちの奇数段がインバータの機能を有するように形成される。
本実施形態の注入回路４１１は、注入信号入力端Ｍ、クロック信号入力端Ｃ、およびクロック出力端Ｙを有する。
そして、注入回路４１１は、クロック信号入力端Ｃに入力されるクロック信号ＶＣに対して、このクロック信号ＶＣと注入信号入力端Ｍに入力される注入信号としての入力クロック信号ＣＫＩ（ＶＭ）の積の信号成分を加算させる。
そして、注入回路４１１は、その加算結果を、クロック信号ＶＹとしてクロック出力端Ｙから出力する機能を有する。
そして、注入回路４１１は、クロック信号入力端Ｃに入力されるクロック信号ＶＣに対して、このクロック信号ＶＣと注入信号入力端Ｍに入力される注入信号としての入力クロック信号ＣＫＩ（ＶＭ）の積の信号成分を加算させる。
そして、注入回路４１１は、その加算結果を、クロック信号ＶＹとしてクロック出力端Ｙから出力する機能を有する。
図３８（Ａ）〜（Ｃ）は、本第６の実施形態に係るクロック分配回路の動作例を示すタイミングチャートである。
図３８（Ａ）は分配比Ｎが１（Ｎ＝１）の場合のタイミングを示し、図３８（Ｂ）はＮ＝２の場合のタイミングを示し、図３８（Ｃ）はＮ＝３の場合のタイミングを示している。
図３８（Ａ）は分配比Ｎが１（Ｎ＝１）の場合のタイミングを示し、図３８（Ｂ）はＮ＝２の場合のタイミングを示し、図３８（Ｃ）はＮ＝３の場合のタイミングを示している。
同期発振器４１０は、発振周波数制御信号ＦＣＶにより発振周波数が制御され、入力クロック信号ＣＫＩを入力とし、少なくとも１つの注入回路４１１をもつリング発振器４１３により形成される。
注入回路４１１は入力クロック信号ＶＣに対して、注入信号であるクロック信号ＣＫＩとクロック信号ＶＣの積の信号成分を加算させて出力する。
これにより、図３８（Ａ）〜（Ｃ）に示すように、エッジ注入信号であるクロック信号ＣＫＩのセンタに出力クロック信号ＣＫＯのエッジが同期する。
このようにして、図３８（Ａ）〜（Ｃ）に示すタイミング図のようにクロック分配回路４００は、入力クロック信号ＣＫＩに同期した出力クロック信号ＣＫＯを出力する。
注入回路４１１は入力クロック信号ＶＣに対して、注入信号であるクロック信号ＣＫＩとクロック信号ＶＣの積の信号成分を加算させて出力する。
これにより、図３８（Ａ）〜（Ｃ）に示すように、エッジ注入信号であるクロック信号ＣＫＩのセンタに出力クロック信号ＣＫＯのエッジが同期する。
このようにして、図３８（Ａ）〜（Ｃ）に示すタイミング図のようにクロック分配回路４００は、入力クロック信号ＣＫＩに同期した出力クロック信号ＣＫＯを出力する。
なお、同期発振器４１０は、注入回路４１１の注入信号である入力クロック信号ＣＫＩの「Ｈ→Ｌ→Ｈ」のパルスのセンタに出力クロック信号ＣＫＯのエッジが同期する。したがって、クロック周波数が同じである必要はなく、入力クロック信号ＣＫＩのクロック周波数は出力クロック信号ＣＫＯの１／Ｎ（Ｎは自然数）であればよい。
そのため、本実施形態に係るクロック分配回路４００は高周波数のクロック信号を分配する必要はなく、低消費電力化することが可能となる。
そのため、本実施形態に係るクロック分配回路４００は高周波数のクロック信号を分配する必要はなく、低消費電力化することが可能となる。
＜７．第７の実施形態＞
［クロック分配回路の第２の構成例］
図３９は、本発明の第７の実施形態に係るクロック分配回路の構成例を示す図である。
［クロック分配回路の第２の構成例］
図３９は、本発明の第７の実施形態に係るクロック分配回路の構成例を示す図である。
本第７の実施形態に係るクロック分配回路４００Ａは、第６の実施形態の同期発振器４１０の入力側に、入力クロック信号ＣＫＩから注入信号としてのエッジ検出信号ＳＥＤを生成して供給するエッジ検出器４２０が配置されている。
このクロック分配回路４００Ａは、受信データ信号、再生クロック信号がそれぞれ入力クロック信号ＣＫＩ、出力クロック信号ＣＫＯとなっている点を除いて、第２の実施形態に係る図１４のクロック再生装置２００と同じである。
このクロック分配回路４００Ａは、受信データ信号、再生クロック信号がそれぞれ入力クロック信号ＣＫＩ、出力クロック信号ＣＫＯとなっている点を除いて、第２の実施形態に係る図１４のクロック再生装置２００と同じである。
図４０（Ａ）〜（Ｃ）は、本第７の実施形態に係るクロック分配回路の動作例を示すタイミングチャートである。
図４０（Ａ）は分配比Ｎが１（Ｎ＝１）の場合のタイミングを示し、図４０（Ｂ）はＮ＝２の場合のタイミングを示し、図４０（Ｃ）はＮ＝３の場合のタイミングを示している。
図４０（Ａ）は分配比Ｎが１（Ｎ＝１）の場合のタイミングを示し、図４０（Ｂ）はＮ＝２の場合のタイミングを示し、図４０（Ｃ）はＮ＝３の場合のタイミングを示している。
クロック分配回路４００Ａにおいては、図４０（Ａ）〜（Ｃ）に示すように、エッジ注入信号であるエッジ検出信号ＳＥＤのセンタにクロック信号ＶＣのエッジが同期する。
このようにして、図４０（Ａ）〜（Ｃ）に示すタイミング図のように、クロック分配回路４００Ａは、入力クロック信号ＣＫＩに同期した出力クロック信号ＣＫＯを出力する。
このようにして、図４０（Ａ）〜（Ｃ）に示すタイミング図のように、クロック分配回路４００Ａは、入力クロック信号ＣＫＩに同期した出力クロック信号ＣＫＯを出力する。
なお、同期発振器４１０は、エッジ検出信号ＳＥＤのパルスのセンタに出力クロック信号ＣＫＯのエッジが同期する。したがって、クロック周波数が同じである必要はなく、入力クロック信号ＣＫＩのクロック周波数は出力クロック信号ＣＫＯの１／Ｎ（Ｎは自然数）であればよい。
そのため、本第７の実施形態に係るクロック分配回路４００Ａは高周波数のクロック信号を分配する必要はなく、低消費電力化することが可能となる。
そのため、本第７の実施形態に係るクロック分配回路４００Ａは高周波数のクロック信号を分配する必要はなく、低消費電力化することが可能となる。
＜８．第８の実施形態＞
［クロック分配回路の第２の構成例］
図４１は、本発明の第８の実施形態に係るクロック分配回路の構成例を示す図である。
［クロック分配回路の第２の構成例］
図４１は、本発明の第８の実施形態に係るクロック分配回路の構成例を示す図である。
本第８の実施形態に係るクロック分配回路４００Ｂは、エッジ検出４２０Ｂで立上りエッジおよび立下りエッジを検出し、同期発振器４１０Ｂには初段と中段に注入回路４１１Ａ，４１１Ｂが配置されている。
このクロック分配回路４００Ｂは、受信データ信号、再生クロック信号がそれぞれ入力クロック信号ＣＫＩ、出力クロック信号ＣＫＯとなっている点を除いて、第３の実施形態に係る図１８のクロック再生装置と同じである。
このクロック分配回路４００Ｂは、受信データ信号、再生クロック信号がそれぞれ入力クロック信号ＣＫＩ、出力クロック信号ＣＫＯとなっている点を除いて、第３の実施形態に係る図１８のクロック再生装置と同じである。
図４２（Ａ）〜（Ｃ）は、本第６の実施形態に係るクロック分配回路の動作例を示すタイミングチャートである。
図４２（Ａ）は分配比Ｎが１（Ｎ＝１）の場合のタイミングを示し、図４２（Ｂ）はＮ＝２の場合のタイミングを示し、図４２（Ｃ）はＮ＝３の場合のタイミングを示している。
図４２（Ａ）は分配比Ｎが１（Ｎ＝１）の場合のタイミングを示し、図４２（Ｂ）はＮ＝２の場合のタイミングを示し、図４２（Ｃ）はＮ＝３の場合のタイミングを示している。
クロック分配回路４００Ｂにおいては、図４２（Ａ）〜（Ｃ）に示すように、エッジ注入信号である立下りエッジ検出信号ＳＥＤＦおよび立上りエッジ検出信号ＳＥＤＲのセンタにクロック信号ＶＣのエッジが同期する。
このようにして、図４２（Ａ）〜（Ｃ）に示すタイミング図のように、クロック分配回路４００Ｂは、入力クロック信号ＣＫＩに同期した出力クロック信号ＣＫＯを出力する。
このようにして、図４２（Ａ）〜（Ｃ）に示すタイミング図のように、クロック分配回路４００Ｂは、入力クロック信号ＣＫＩに同期した出力クロック信号ＣＫＯを出力する。
なお、同期発振器４１０Ｂは、エッジ検出信号のパルスのセンタに出力クロック信号ＣＫＯのエッジが同期する。したがって、クロック周波数が同じである必要はなく、入力クロック信号ＣＫＩのクロック周波数は出力クロック信号ＣＫＯの１／Ｎ（Ｎは自然数）であればよい。
そのため、本第８の実施形態に係るクロック分配回路４００Ｂは高周波数のクロック信号を分配する必要はなく、低消費電力化することが可能となる。
そのため、本第８の実施形態に係るクロック分配回路４００Ｂは高周波数のクロック信号を分配する必要はなく、低消費電力化することが可能となる。
なお、上述したクロック分配回路４００〜４００Ｂは、その構成する同期発振器内の注入回路が図６等のマルチモード注入回路で構成されている場合には、注入回路だけでなく、エッジ検出器、同期発振器もすべてマルチモード注入回路で構成することも可能である。
エッジ検出器はＡＮＤ回路および遅延回路から構成され、同期発振器は注入回路および遅延回路から構成される。
ところが、マルチモード注入回路は前述のように、注入回路、ＡＮＤ回路、および遅延回路として用いることができる。
このため、たとえば図２４と同様に、マルチモード注入回路のみから構成することができ、この場合には遅延時間が同一となりタイミングの予測が容易になる、あるいは回路を配置する際にマルチモード注入回路のアレイ配置となり小面積化が容易になる。
エッジ検出器はＡＮＤ回路および遅延回路から構成され、同期発振器は注入回路および遅延回路から構成される。
ところが、マルチモード注入回路は前述のように、注入回路、ＡＮＤ回路、および遅延回路として用いることができる。
このため、たとえば図２４と同様に、マルチモード注入回路のみから構成することができ、この場合には遅延時間が同一となりタイミングの予測が容易になる、あるいは回路を配置する際にマルチモード注入回路のアレイ配置となり小面積化が容易になる。
［クロック分配回路の第１の接続例］
図４３は、本発明の実施形態に係るクロック分配回路の第１の接続例を示すブロック図である。
図４３は、本発明の実施形態に係るクロック分配回路の第１の接続例を示すブロック図である。
この接続例は、クロック再生装置の図３５の接続例と同様である。理解を容易にするため、図３５と同一構成部分は同一符号をもって表す。
すなわち、この接続例は、複数のクロック分配回路４００−１〜４００−ｍが並列に配置され、これらのクロック分配回路４００−１〜４００−ｍに位相同期回路（ＰＬＬ）３００により生成した発振周波数制御電圧ＦＣＶを供給するようにした例である。
すなわち、この接続例は、複数のクロック分配回路４００−１〜４００−ｍが並列に配置され、これらのクロック分配回路４００−１〜４００−ｍに位相同期回路（ＰＬＬ）３００により生成した発振周波数制御電圧ＦＣＶを供給するようにした例である。
図４３においては、クロック分配回路４００−１〜４００−ｍには上記した第６、第７および第８の実施形態で説明したクロック分配回路が適用される。
図４３においては、図面の簡単化のため、クロック分配回路４００−１〜４００−ｍには発振周波数制御電圧ＦＣＶが供給される同期発振器４１１−１〜４１１−ｍのみを示している。
図４３においては、図面の簡単化のため、クロック分配回路４００−１〜４００−ｍには発振周波数制御電圧ＦＣＶが供給される同期発振器４１１−１〜４１１−ｍのみを示している。
ＰＬＬ３００は、同期発振器３０１、位相比較器（ＰＤ）３０２、ループフィルタ３０３を有する。あるいは、電圧制御発振器２０１の出力側に分周器３０４が配置される。
ＰＬＬ３００のループフィルタ３０３の出力が発振周波数制御電圧ＦＣＶとして出力される。
ＰＬＬ３００の同期発振器３０１は、クロック配回路４００−１〜４００−ｍの同期発振器２２０−１〜２２０−ｍと同一構成のものが適用される。
これにより、高い精度で発振周波数を制御可能である。
そして、各クロック分配回路４００−１〜４００−ｍから入力クロック信号ＣＫＩに同期したクロックＣＫＯ−１〜ＣＫＯ−ｍが出力される。
ＰＬＬ３００のループフィルタ３０３の出力が発振周波数制御電圧ＦＣＶとして出力される。
ＰＬＬ３００の同期発振器３０１は、クロック配回路４００−１〜４００−ｍの同期発振器２２０−１〜２２０−ｍと同一構成のものが適用される。
これにより、高い精度で発振周波数を制御可能である。
そして、各クロック分配回路４００−１〜４００−ｍから入力クロック信号ＣＫＩに同期したクロックＣＫＯ−１〜ＣＫＯ−ｍが出力される。
［クロック分配回路の第２の接続例］
図４４は、本発明の実施形態に係るクロック分配回路の第２の接続例を示すブロック図である。
図４４は、本発明の実施形態に係るクロック分配回路の第２の接続例を示すブロック図である。
この接続例は、クロック再生装置の図３６の接続例と同様である。理解を容易にするため、図３６と同一構成部分は同一符号をもって表す。
この第２の接続例が上述した第１の接続例と異なる点は、ＰＬＬ３００Ａにより発振周波数制御電圧ＦＣＶを供給する代わりに、発振周波数制御電流ＦＣＩを供給するようにしたことにある。
この第２の接続例が上述した第１の接続例と異なる点は、ＰＬＬ３００Ａにより発振周波数制御電圧ＦＣＶを供給する代わりに、発振周波数制御電流ＦＣＩを供給するようにしたことにある。
これに対応して、ＰＬＬ３００Ａのループフィルタ３０３の出力側に電圧電流変換器（ＶＩ変換器）３０５が配置され、電圧電流変換器３０５の出力を発振周波数制御電流ＦＣＩとして供給される。
そして、ＰＬＬ３００Ａでは、同期発振器３０１の入力側に電流電圧変換器（ＩＶ変換器）３０６が配置されている。
さらに、各クロック分配回路４００−１〜４００−ｍの同期発振器４１１−１〜４１１−ｍの入力側にも電流電圧変換器（ＩＶ変換器）４３０−１〜４３０−ｍが配置されている。
そして、ＰＬＬ３００Ａでは、同期発振器３０１の入力側に電流電圧変換器（ＩＶ変換器）３０６が配置されている。
さらに、各クロック分配回路４００−１〜４００−ｍの同期発振器４１１−１〜４１１−ｍの入力側にも電流電圧変換器（ＩＶ変換器）４３０−１〜４３０−ｍが配置されている。
この場合、制御電圧ではなく制御電流を供給することから、電圧変動の影響等を受けることなく的確に制御信号として供給することが可能となり、より精度の高い発振制御が可能となる。
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
本実施形態による同期発振器は、注入回路により同期発振器内の内部入力クロック信号に対して、内部入力クロック信号と入力注入信号の積の信号成分を加算させて出力する。
本実施形態によるクロック再生装置は、受信データ信号のエッジ検出を示す注入信号を生成し、注入回路により同期発振器内のクロック信号入力に対して、クロック信号入力と注入信号入力の積の信号成分を加算させて出力する。そして、受信データ信号に同期した再生クロック信号を出力する。
これにより、データレートに対してハーフレートの再生クロック信号を出力することにより、データレートの高速化、および、低消費電力化を可能にするという効果を有する。
さらに、注入回路において、クロック信号入力と注入信号入力の積の信号成分の加算量を調整することにより、受信データ信号のジッタに対する耐性を向上させることが可能である。
また、受信データ信号の立ち上りエッジと立ち下りエッジを検出するそれぞれの回路を有するエッジ検出器により、受信データ信号に含まれるジッタに対する耐性を改善するという効果を有する。
本実施形態による同期発振器は、注入回路により同期発振器内の内部入力クロック信号に対して、内部入力クロック信号と入力注入信号の積の信号成分を加算させて出力する。
本実施形態によるクロック再生装置は、受信データ信号のエッジ検出を示す注入信号を生成し、注入回路により同期発振器内のクロック信号入力に対して、クロック信号入力と注入信号入力の積の信号成分を加算させて出力する。そして、受信データ信号に同期した再生クロック信号を出力する。
これにより、データレートに対してハーフレートの再生クロック信号を出力することにより、データレートの高速化、および、低消費電力化を可能にするという効果を有する。
さらに、注入回路において、クロック信号入力と注入信号入力の積の信号成分の加算量を調整することにより、受信データ信号のジッタに対する耐性を向上させることが可能である。
また、受信データ信号の立ち上りエッジと立ち下りエッジを検出するそれぞれの回路を有するエッジ検出器により、受信データ信号に含まれるジッタに対する耐性を改善するという効果を有する。
さらに、本実施形態によるクロック分配回路は、入力クロック信号のエッジ検出を示す注入信号を生成し、注入回路により同期発振器内の内部入力クロック信号に対して、内部入力クロック信号と注入信号の積の信号成分を加算させて出力する。そして、入力クロック信号に同期したクロック信号を出力する。
これにより、入力クロック信号のクロック周波数は出力クロック信号の１／Ｎ（Ｎは自然数）であればよい。そのため、本実施形態のクロック分配回路は高周波数のクロック信号を分配する必要はなく、低消費電力化することが可能となる。
これにより、入力クロック信号のクロック周波数は出力クロック信号の１／Ｎ（Ｎは自然数）であればよい。そのため、本実施形態のクロック分配回路は高周波数のクロック信号を分配する必要はなく、低消費電力化することが可能となる。
１００・・・同期発振器、１１０・・・注入回路、２００，２００Ａ，２００Ｂ，２００Ｃ，２００Ｄ，２００−１〜２００−ｍ・・・クロック再生装置、２１０・・・エッジ検出器、２２０・・・同期発振器、２３０・・・注入信号生成器、２２１，２２１Ａ，２２１Ｂ・・・注入回路、４００，４００Ａ，２００−１〜２００−ｍ・・・クロック分配回路、４１０・・・同期発振器、４１１，４１１Ａ，４１１Ｂ・・・注入回路、４２０・・・エッジ検出器。
Claims (29)
- 注入信号入力端、内部クロック信号入力端、およびクロック出力端を有する少なくとも一つの注入回路と、
上記注入回路と縦続接続される少なくとも一つの遅延回路と、を有し、
縦続接続される上記注入回路と遅延回路は、
最終段の出力が初段の内部クロック信号入力端に接続されてリング発振器を形成し、
上記注入回路は、
上記クロック信号入力端に入力される内部クロック信号に対して、当該内部クロック信号と上記注入信号入力端に入力される注入信号の積の信号成分を加算させて、クロック信号として上記クロック出力端から出力する機能を有する
同期発振器。 - 上記注入回路は、
上記注入信号入力端が所定電位に接続されて遅延回路として機能し、
上記リング発振器を形成する上記遅延回路は、
上記注入信号入力端が所定電位に接続された注入回路により形成される
請求項１記載の同期発振器。 - 上記注入回路は、
第１および第２の負荷インピーダンスと、
第１から第１０のトランジスタと、
電流源または所定電位に接続される第１のノードと、
上記第１の負荷インピーダンスに接続された第２のノードと、
上記第２の負荷インピーダンスに接続された第３のノードと、を含み、
上記第１のトランジスタのソースと上記第２のトランジスタのソースが上記第１のノードに接続され、
上記第３のトランジスタと上記第４のトランジスタは、
ソース同士およびドレイン同士が接続され、当該ソース同士の接続ノードが上記第１のトランジスタのドレインに接続され、当該ドレイン同士の接続ノードが上記第２のノードに接続され、
上記第３のトランジスタのゲートが第１の信号の入力端に接続され、
上記第４のトランジスタのゲートが上記注入信号入力端に接続され、
上記第５のトランジスタと上記第６のトランジスタは、
ソース同士およびドレイン同士が接続され、当該ソース同士の接続ノードが上記第１のトランジスタのドレインに接続され、当該ドレイン同士の接続ノードが上記第３のノードに接続され、
上記第５のトランジスタのゲートが上記注入信号の反転信号の入力端に接続され、
上記第６のトランジスタのゲートが上記第１の信号の反転信号の入力端に接続され、
上記第７のトランジスタと上記第８のトランジスタは、
ソース同士およびドレイン同士が接続され、当該ソース同士の接続ノードが上記第２のトランジスタのドレインに接続され、当該ドレイン同士の接続ノードが上記第２のノードに接続され、
上記第７のトランジスタのゲートが第２の信号の入力端に接続され、
上記第８のトランジスタのゲートが上記注入信号の反転信号の入力端に接続され、
上記第９のトランジスタと上記第１０のトランジスタは、
ソース同士およびドレイン同士が接続され、当該ソース同士の接続ノードが上記第２のトランジスタのドレインに接続され、当該ドレイン同士の接続ノードが上記第３のノードに接続され、
上記第９のトランジスタのゲートが上記注入信号入力端に接続され、
上記第１０のトランジスタのゲートが上記第２の信号の反転信号の入力端に接続されている
請求項１または２記載の同期発振器。 - 上記注入回路は、
上記第１の信号が上記第３のトランジスタを導通状態とするレベルで供給され、上記第２の信号が上記第７のトランジスタを非導通状態とするレベルで供給されると注入回路として機能し、
上記第１の信号が上記第３のトランジスタを導通状態とするレベルで供給され、上記第２の信号が上記第７のトランジスタを非導通状態とするレベルで供給され、上記注入信号が第４および第９のトランジスタが導通状態となるレベルで供給されると遅延回路として機能し、
上記第２の信号が上記第７のトランジスタを非導通状態とするレベルで供給され、上記注入信号が第４および第９のトランジスタが導通状態となるレベルで供給されると論理回路として機能する
請求項３記載の同期発振器。 - 受信データ信号のエッジを検出し、エッジ検出信号を出力するエッジ検出部と、
上記エッジ検出信号を注入信号として入力してクロック信号を出力する同期発振器と、を有し、
上記同期発振器は、
注入信号入力端、内部クロック信号入力端、およびクロック出力端を有する少なくとも一つの注入回路と、
上記注入回路と縦続接続される少なくとも一つの遅延回路と、を有し、
縦続接続される上記注入回路と遅延回路は、
最終段の出力が初段の内部クロック信号入力端に接続されてリング発振器を形成し、
上記注入回路は、
上記クロック信号入力端に入力される内部クロック信号に対して、当該内部クロック信号と上記注入信号入力端に入力される注入信号であるエッジ検出信号の積の信号成分を加算させて、クロック信号として上記クロック出力端から出力する機能を有する
クロック再生装置。 - 上記エッジ検出部は、
上記受信データ信号の立上りエッジおよび立下りエッジを検出し、立上りエッジ検出信号および立下りエッジ検出信号を上記同期発振器に出力し、
上記同期発振器は、
上記リング発振器内に、２つの注入回路が接続され、
一方の上記注入回路の上記注入信号入力端に上記立上りエッジ検出信号および立下りエッジ検出信号の一方が入力され、
他方の上記注入回路の上記注入信号入力端に上記立上りエッジ検出信号および立下りエッジ検出信号の他方が入力される
請求項５記載のクロック再生装置。 - 上記エッジ検出部は、
上記受信データ信号を、当該受信データ信号の周期より短い時間遅延させる遅延回路を含み、
上記受信データ信号と上記遅延回路の遅延信号との論理演算によって立上りエッジ検出信号および立下りエッジ検出信号を生成し、生成した立上りエッジ検出信号および立下りエッジ検出信号を上記同期発振器に出力する
請求項６記載のクロック再生装置。 - 上記注入回路は、
上記注入信号入力端が所定電位に接続されて遅延回路として機能し、
上記リング発振器を形成する上記遅延回路は、
上記注入信号入力端が所定電位に接続された注入回路により形成される
請求項５から７のいずれか一に記載のクロック再生装置。 - 受信データ信号の最初のエッジに対してエッジ検出信号を発生してゲーティング信号を生成し、受信データ信号のエッジに対してエッジ検出信号を発生して少なくとも一つの注入信号を生成する注入信号生成器と、
上記ゲーティング信号および上記注入信号を入力してクロック信号を出力する同期発振器と、を有し、
上記同期発振器は、
注入信号入力端、内部クロック信号入力端、ゲーティング信号入力端、およびクロック出力端を有する複数の注入回路と、
上記注入回路と縦続接続される少なくとも一つの遅延回路と、を有し、
上記複数の注入回路の一つにはゲーティング信号入力端に上記ゲーティング信号が入力され、上記複数の注入回路の少なくとも一つには上記注入信号入力端に上記注入信号が入力され、
縦続接続される上記注入回路と遅延回路は、
最終段の出力が初段の内部クロック信号入力端に接続されてリング発振器を形成し、
上記注入回路は、
上記クロック信号入力端に入力される内部クロック信号に対して、当該内部クロック信号と上記注入信号入力端に入力される注入信号であるエッジ検出信号の積の信号成分を加算させて、クロック信号として上記クロック出力端から出力する機能を有し、
上記ゲーティング信号入力端に上記ゲーティング信号が入力されると論理回路として機能する
クロック再生装置。 - 上記同期発振器は、
上記リング発振器内に、２つの注入回路が接続され、
初段の上記注入回路に上記ゲーティング信号が入力され、
後段の上記注入回路に上記注入信号が入力される
請求項９記載のクロック再生装置。 - 上記注入信号生成器は、
上記ゲーティング信号と複数の上記注入信号を生成して上記同期発振器に出力し、
上記同期発振器は、
上記ゲーティング信号と一つの上記注入信号が一つの上記注入回路に入力される
請求項９記載のクロック再生装置。 - 上記同期発振器は、
上記リング発振器内に、２つの注入回路が接続され、
初段の上記注入回路に一の上記注入信号が入力され、
後段の上記注入回路に他の上記注入信号および上記ゲーティング信号が入力される
請求項１１記載のクロック再生装置。 - 上記注入信号生成器は、
受信データ信号の最初のエッジに対してエッジ検出信号を発生してゲーティング信号を生成するゲーティング信号用エッジ検出部と、
受信データ信号の２番目以降のいずれかのエッジに対してエッジ検出信号を発生して少なくとも一つの注入信号を生成する注入信号用エッジ検出部と、を含む
請求項９から１２のいずれか一に記載のクロック再生装置。 - 上記注入回路は、
上記注入信号入力端およびゲーティング信号入力端が所定電位に接続されて遅延回路として機能し、
上記リング発振器を形成する上記遅延回路は、
上記注入信号入力端および上記ゲーティング信号入力端が所定電位に接続された注入回路により形成される
請求項９から１３のいずれか一に記載のクロック再生装置。 - 上記注入回路は、
第１および第２の負荷インピーダンスと、
第１から第１０のトランジスタと、
電流源または所定電位に接続される第１のノードと、
上記第１の負荷インピーダンスに接続された第２のノードと、
上記第２の負荷インピーダンスに接続された第３のノードと、を含み、
上記第１のトランジスタのソースと上記第２のトランジスタのソースが上記第１のノードに接続され、
上記第３のトランジスタと上記第４のトランジスタは、
ソース同士およびドレイン同士が接続され、当該ソース同士の接続ノードが上記第１のトランジスタのドレインに接続され、当該ドレイン同士の接続ノードが上記第２のノードに接続され、
上記第３のトランジスタのゲートが第１の信号の入力端に接続され、
上記第４のトランジスタのゲートが上記注入信号入力端に接続され、
上記第５のトランジスタと上記第６のトランジスタは、
ソース同士およびドレイン同士が接続され、当該ソース同士の接続ノードが上記第１のトランジスタのドレインに接続され、当該ドレイン同士の接続ノードが上記第３のノードに接続され、
上記第５のトランジスタのゲートが上記注入信号の反転信号の入力端に接続され、
上記第６のトランジスタのゲートが上記第１の信号の反転信号の入力端に接続され、
上記第７のトランジスタと上記第８のトランジスタは、
ソース同士およびドレイン同士が接続され、当該ソース同士の接続ノードが上記第２のトランジスタのドレインに接続され、当該ドレイン同士の接続ノードが上記第２のノードに接続され、
上記第７のトランジスタのゲートが第２の信号の入力端に接続され、
上記第８のトランジスタのゲートが上記注入信号の反転信号の入力端に接続され、
上記第９のトランジスタと上記第１０のトランジスタは、
ソース同士およびドレイン同士が接続され、当該ソース同士の接続ノードが上記第２のトランジスタのドレインに接続され、当該ドレイン同士の接続ノードが上記第３のノードに接続され、
上記第９のトランジスタのゲートが上記注入信号入力端に接続され、
上記第１０のトランジスタのゲートが上記第２の信号の反転信号の入力端に接続されている
請求項５から１４のいずれか一に記載のクロック再生装置。 - 上記注入回路は、
上記第１の信号が上記第３のトランジスタを導通状態とするレベルで供給され、上記第２の信号が上記第７のトランジスタを非導通状態とするレベルで供給されると注入回路として機能し、
上記第１の信号が上記第３のトランジスタを導通状態とするレベルで供給され、上記第２の信号が上記第７のトランジスタを非導通状態とするレベルで供給され、上記注入信号が第４および第９のトランジスタが導通状態となるレベルで供給されると遅延回路として機能し、
上記第２の信号が上記第７のトランジスタを非導通状態とするレベルで供給され、上記注入信号が第４および第９のトランジスタが導通状態となるレベルで供給されると論理回路として機能する
請求項１５記載のクロック再生装置。 - 上記エッジ検出部は、
上記受信データ信号を、当該受信データ信号の周期より短い時間遅延させる遅延回路と論理回路を含み、
上記論理回路による上記受信データ信号と上記遅延回路の遅延信号との論理演算によって立上りエッジ検出信号および立下りエッジ検出信号を生成し、生成した立上りエッジ検出信号および立下りエッジ検出信号を上記同期発振器に出力し、
上記エッジ検出部の上記遅延回路および上記論理回路、並びに上記同期発振器の遅延回路が上記注入回路により形成される
請求項１６記載のクロック再生装置。 - 発振周波数制御信号を生成する発振制御信号生成部を有し、
上記同期発振器は、
発振周波数制御信号によって制御された発振周波数の上記クロック信号を出力可能で、
上記発振制御信号生成部は、
上記同期発振器と同じ構成で、制御電圧に応じた周波数で発振する発振器を含み、
上記同期発振器を含む位相同期ループにより上記発振周波数制御信号を生成する
請求項５から１７のいずれか一に記載のクロック再生装置。 - 入力クロック信号に応じたクロック信号を出力する同期発振器を有し、
上記同期発振器は、
注入信号入力端、内部クロック信号入力端、およびクロック出力端を有する少なくとも一つの注入回路と、
上記注入回路と縦続接続される少なくとも一つの遅延回路と、を有し、
縦続接続される上記注入回路と遅延回路は、
最終段の出力が初段の内部クロック信号入力端に接続されてリング発振器を形成し、
上記注入回路は、
上記クロック信号入力端に入力される内部クロック信号に対して、当該内部クロック信号と上記注入信号入力端に入力される注入信号の積の信号成分を加算させて、クロック信号として上記クロック出力端から出力する機能を有する
クロック分配回路。 - 上記入力クロック信号のエッジを検出し、エッジ検出信号を上記同期発振器に出力するエッジ検出部を有し、
上記同期発振器は、
上記エッジ検出信号を注入信号として入力してクロック信号を出力する
請求項１９記載のクロック分配回路。 - 上記エッジ検出部は、
上記入力クロック信号の立上りエッジおよび立下りエッジを検出し、立上りエッジ検出信号および立下りエッジ検出信号を上記同期発振器に出力し、
上記同期発振器は、
上記リング発振器内に、２つの注入回路が接続され、
一方の上記注入回路の上記注入信号入力端に上記立上りエッジ検出信号および立下りエッジ検出信号の一方が入力され、
他方の上記注入回路の上記注入信号入力端に上記立上りエッジ検出信号および立下りエッジ検出信号の他方が入力される
請求項２０記載のクロック分配回路。 - 上記エッジ検出部は、
上記入力クロック信号を、当該入力クロック信号の周期より短い時間遅延させる遅延回路を含み、
上記入力クロック信号と上記遅延回路の遅延信号との論理演算によって立上りエッジ検出信号および立下りエッジ検出信号を生成し、生成した立上りエッジ検出信号および立下りエッジ検出信号を上記同期発振器に出力する
請求項２１記載のクロック分配回路。 - 上記注入回路は、
上記注入信号入力端が所定電位に接続されて遅延回路として機能し、
上記リング発振器を形成する上記遅延回路は、
上記注入信号入力端が所定電位に接続された注入回路により形成される
請求項１９から２２のいずれか一に記載のクロック分配回路。 - 上記注入回路は、
第１および第２の負荷インピーダンスと、
第１から第１０のトランジスタと、
電流源または所定電位に接続される第１のノードと、
上記第１の負荷インピーダンスに接続された第２のノードと、
上記第２の負荷インピーダンスに接続された第３のノードと、を含み、
上記第１のトランジスタのソースと上記第２のトランジスタのソースが上記第１のノードに接続され、
上記第３のトランジスタと上記第４のトランジスタは、
ソース同士およびドレイン同士が接続され、当該ソース同士の接続ノードが上記第１のトランジスタのドレインに接続され、当該ドレイン同士の接続ノードが上記第２のノードに接続され、
上記第３のトランジスタのゲートが第１の信号の入力端に接続され、
上記第４のトランジスタのゲートが上記注入信号入力端に接続され、
上記第５のトランジスタと上記第６のトランジスタは、
ソース同士およびドレイン同士が接続され、当該ソース同士の接続ノードが上記第１のトランジスタのドレインに接続され、当該ドレイン同士の接続ノードが上記第３のノードに接続され、
上記第５のトランジスタのゲートが上記注入信号の反転信号の入力端に接続され、
上記第６のトランジスタのゲートが上記第１の信号の反転信号の入力端に接続され、
上記第７のトランジスタと上記第８のトランジスタは、
ソース同士およびドレイン同士が接続され、当該ソース同士の接続ノードが上記第２のトランジスタのドレインに接続され、当該ドレイン同士の接続ノードが上記第２のノードに接続され、
上記第７のトランジスタのゲートが第２の信号の入力端に接続され、
上記第８のトランジスタのゲートが上記注入信号の反転信号の入力端に接続され、
上記第９のトランジスタと上記第１０のトランジスタは、
ソース同士およびドレイン同士が接続され、当該ソース同士の接続ノードが上記第２のトランジスタのドレインに接続され、当該ドレイン同士の接続ノードが上記第３のノードに接続され、
上記第９のトランジスタのゲートが上記注入信号入力端に接続され、
上記第１０のトランジスタのゲートが上記第２の信号の反転信号の入力端に接続されている
請求項１９から２３のいずれか一に記載のクロック分配回路。 - 上記注入回路は、
上記第１の信号が上記第３のトランジスタを導通状態とするレベルで供給され、上記第２の信号が上記第７のトランジスタを非導通状態とするレベルで供給されると注入回路として機能し、
上記第１の信号が上記第３のトランジスタを導通状態とするレベルで供給され、上記第２の信号が上記第７のトランジスタを非導通状態とするレベルで供給され、上記注入信号が第４および第９のトランジスタが導通状態となるレベルで供給されると遅延回路として機能し、
上記第２の信号が上記第７のトランジスタを非導通状態とするレベルで供給され、上記注入信号が第４および第９のトランジスタが導通状態となるレベルで供給されると論理回路として機能する
請求項２４記載のクロック分配回路。 - 上記エッジ検出部は、
上記入力クロック信号を、当該入力クロック信号の周期より短い時間遅延させる遅延回路と論理回路を含み、
上記論理回路による上記入力クロック信号と上記遅延回路の遅延信号との論理演算によって立上りエッジ検出信号および立下りエッジ検出信号を生成し、生成した立上りエッジ検出信号および立下りエッジ検出信号を上記同期発振器に出力し、
上記エッジ検出部の上記遅延回路および上記論理回路、並びに上記同期発振器の遅延回路が上記注入回路により形成される
請求項２５記載のクロック分配回路。 - 発振周波数制御信号を生成する発振制御信号生成部を有し、
上記同期発振器は、
発振周波数制御信号によって制御された発振周波数の上記クロック信号を出力可能で、
上記発振制御信号生成部は、
上記同期発振器と同じ構成で、制御電圧に応じた周波数で発振する発振器を含み、
上記同期発振器を含む位相同期ループにより上記発振周波数制御信号を生成する
請求項１９から２６のいずれか一に記載のクロック分配回路。 - 第１および第２の負荷インピーダンスと、
第１から第１０のトランジスタと、
電流源または所定電位に接続される第１のノードと、
上記第１の負荷インピーダンスに接続された第２のノードと、
上記第２の負荷インピーダンスに接続された第３のノードと、を含み、
上記第１のトランジスタのソースと上記第２のトランジスタのソースが上記第１のノードに接続され、
上記第３のトランジスタと上記第４のトランジスタは、
ソース同士およびドレイン同士が接続され、当該ソース同士の接続ノードが上記第１のトランジスタのドレインに接続され、当該ドレイン同士の接続ノードが上記第２のノードに接続され、
上記第３のトランジスタのゲートが第１の信号の入力端に接続され、
上記第４のトランジスタのゲートが上記注入信号入力端に接続され、
上記第５のトランジスタと上記第６のトランジスタは、
ソース同士およびドレイン同士が接続され、当該ソース同士の接続ノードが上記第１のトランジスタのドレインに接続され、当該ドレイン同士の接続ノードが上記第３のノードに接続され、
上記第５のトランジスタのゲートが上記注入信号の反転信号の入力端に接続され、
上記第６のトランジスタのゲートが上記第１の信号の反転信号の入力端に接続され、
上記第７のトランジスタと上記第８のトランジスタは、
ソース同士およびドレイン同士が接続され、当該ソース同士の接続ノードが上記第２のトランジスタのドレインに接続され、当該ドレイン同士の接続ノードが上記第２のノードに接続され、
上記第７のトランジスタのゲートが第２の信号の入力端に接続され、
上記第８のトランジスタのゲートが上記注入信号の反転信号の入力端に接続され、
上記第９のトランジスタと上記第１０のトランジスタは、
ソース同士およびドレイン同士が接続され、当該ソース同士の接続ノードが上記第２のトランジスタのドレインに接続され、当該ドレイン同士の接続ノードが上記第３のノードに接続され、
上記第９のトランジスタのゲートが上記注入信号入力端に接続され、
上記第１０のトランジスタのゲートが上記第２の信号の反転信号の入力端に接続されている
マルチモード注入回路。 - 上記第１の信号が上記第３のトランジスタを導通状態とするレベルで供給され、上記第２の信号が上記第７のトランジスタを非導通状態とするレベルで供給されると注入回路として機能し、
上記第１の信号が上記第３のトランジスタを導通状態とするレベルで供給され、上記第２の信号が上記第７のトランジスタを非導通状態とするレベルで供給され、上記注入信号が第４および第９のトランジスタが導通状態となるレベルで供給されると遅延回路として機能し、
上記第２の信号が上記第７のトランジスタを非導通状態とするレベルで供給され、上記注入信号が第４および第９のトランジスタが導通状態となるレベルで供給されると論理回路として機能する
請求項２８記載のマルチモード注入回路。
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