CN110059041B - 传输系统 - Google Patents

传输系统 Download PDF

Info

Publication number
CN110059041B
CN110059041B CN201910222966.2A CN201910222966A CN110059041B CN 110059041 B CN110059041 B CN 110059041B CN 201910222966 A CN201910222966 A CN 201910222966A CN 110059041 B CN110059041 B CN 110059041B
Authority
CN
China
Prior art keywords
circuit
receiving
self
clock
transmission
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910222966.2A
Other languages
English (en)
Other versions
CN110059041A (zh
Inventor
蒋剑飞
王琴
景乃锋
绳伟光
贺光辉
毛志刚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Jiaotong University
Original Assignee
Shanghai Jiaotong University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Jiaotong University filed Critical Shanghai Jiaotong University
Priority to CN201910222966.2A priority Critical patent/CN110059041B/zh
Publication of CN110059041A publication Critical patent/CN110059041A/zh
Application granted granted Critical
Publication of CN110059041B publication Critical patent/CN110059041B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0002—Serial port, e.g. RS232C
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0004—Parallel ports, e.g. centronics
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/38—Universal adapter
    • G06F2213/3852—Converter between protocols

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Dc Digital Transmission (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

本发明传输系统，包括相互连接的发送电路和接收电路；发送电路至少包括一时钟产生电路，接收电路至少包括一时钟恢复电路，时钟产生电路与时钟恢复电路相互耦合；其中时钟产生电路包括多个相互耦合的发送自定时振荡环；时钟恢复电路包括多个相互耦合的接收自定时振荡环。与现有技术相比，本发明具有如下的有益效果：可以提高发送端和接收端时钟的同步性能，减少接收电路设计的复杂性。

Description

传输系统
技术领域
本发明涉及半导体集成电路领域，具体地本发明涉及一种片上高速信号的传输系统。
背景技术
芯片上的互连线根据其功能可以分为局部互连线和全局互连线。其中，全局互连线在芯片中往往跨越较长的距离，作为供电、时钟、地址与数据总线连接电源、时钟树、功能模块等部件。全局互连线并没有随着工艺的缩小而缩短，其增加的延时与功耗反而在很大程度上限制了芯片在速度与功耗性能上的提升。高速串行互连技术是解决芯片间长距离互连的瓶颈的一个主要方法。一个典型的高速串行系统由发送电路和接收电路组成，在发送端多路低速并行信号被转换成高速串行信号，经过导线等传输介质，最后在接收端将高速串行信号重新转换成低速并行信号。其中发送端由串并转换电路、发送器以及时钟产生电路组成，接收端由串并转换电路、接收器、时钟恢复电路、均衡器等构成。
高速互连电路的核心之一是时钟产生与恢复电路，高速时钟在串并和并串转换、发送、接收过程中扮演者重要的角色，互连系统的传输性能很大程度上受限于时钟电路的性能。在高速互连系统中有不同的时钟策略可以使用，如系统同步、源同步、自同步和异步控制等。其中，源同步技术，即发送端在发送数据的时候，同时发送时钟信号，该时钟信号用于接收器对于数据信号的接收。这种实现方式的互连中，在接收端只需要相对简单的时钟恢复电路如相位恢复电路，这可以减少接收电路的复杂度，也可以降低接收电路的功耗。由于这种时钟策略对于时钟信道的质量有严格的要求，多用于片上系统的互连中。在电路实现中，接收端的时钟恢复电路可以采用相位插值器(Phase Interpolator)、延迟锁相环(Delay Locked Loop)和注锁振荡器(Injection-Locked Oscillators)。
在传统的片上源同步高速互连中，发送端采用多相时钟进行并串转换，在接收端采用相位插值器、延迟锁相环或注锁振荡器进行时钟恢复。其中的主要问题是多相位时钟的产生困难，时钟恢复电路复杂。
发明内容
针对现有技术中的缺陷，本发明的目的是提供一种高效的基于源同步的传输系统。
为了解决上述技术问题，本发明传输系统，包括相互连接的发送电路和接收电路；发送电路至少包括一时钟产生电路，接收电路至少包括一时钟恢复电路，时钟产生电路与时钟恢复电路相互耦合；其中时钟产生电路包括多个相互耦合的发送自定时振荡环；时钟恢复电路包括多个相互耦合的接收自定时振荡环。
优选地，发送自定时振荡环包括多个多输入发送延迟触发器；接收自定时振荡环包括多个多输入接收延迟触发器。
优选地，多输入发送延迟触发器包括多组发送输入单元，多组发送输入单元中的至少一组用于产生振荡信号，至少一组用于与其他的发送自定时振荡环的耦合；多输入接收延迟触发器包括多组接收输入单元，多组接收输入单元中的至少一组用于产生振荡信号，至少一组用于与其他的接收自定时振荡环的耦合。
优选地，发送电路与接收电路通过互连线连接。
优选地，互连线为金属互连线。
优选地，在互连线上设置直流偏置电压。
优选地，发送电路还包括一预加重电路。
优选地，发送电路还包括一低摆幅信号产生电路。
优选地，接收电路包括一灵敏放大电路。
优选地，接收电路包括一均衡电路。
与现有技术相比，本发明具有如下的有益效果：可以提高发送端和接收端时钟的同步性能，减少接收电路设计的复杂性。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。
图1为高速互连系统结构示意图。
图2为高速互连系统中的常用时钟策略。
图3为本发明的一个实施例。
图4为本发明的并串转换电路实施例。
图5为本发明的发送器实施例。
图6为本发明的接收器实施例。
图7为本发明的串并转换电路实施例。
图8为本发明的多相位时钟产生和恢复电路实施例。
图9为本发明的振荡环实施例。
图10为本发明的多输入的Muller C_element的一种实施方式。
图11为本发明的延时控制电路实施例。
具体实施方式
下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。
图1为高速互连系统结构示意图。
图2为高速互连系统中的常用时钟策略。
图3是本发明的一个实施例。在本发明的实施例中，4个并行输入信号S0经过并串电路U1后转换成高速的信号S1，S1高速信号经过发送电路后转换成差分的D+和D-信号。优选地，D+和D-是差分的低电压信号。接收电路U6将差分的低电压信号转成高速的串行信号S3。串并转换电路U7将串行信号转换成4个并行的信号后输出。在本发明的实施例中，多相位时钟产生电路U2产生并串转换所需的4个相位的时钟，同时U2将多相位时钟传输给接收端的多相位时钟恢复电路U8。多相位时钟恢复电路恢复产生4个相位的时钟，用于串并转换电路。多相位时钟恢复电路同时产生接收器U6所需的工作时钟，经过延时控制电路U9以后输出给接收器，用于控制。
图4为本发明的并串转换电路实施例，并串转换电路实现将并行的多比特信号转换成串行的单比特信号，其中4个相位的时钟由多相位时钟产生电路产生。
图5为本发明的发送器实施例。高速信号的发送电路可以包括电流模式和电压模式。图5是一种电压模式的实施例，耦合电容将输出信号转换成低摆幅信号，并进行传输。
图6为本发明的接收器实施例。由于高速信号以低摆幅形式传输，在接收端需要一个灵敏放大电路实现信号的回复。附图6是一种双尾的灵敏放大电路，其工作需要一个工作时钟。该时钟信号由时钟恢复电路产生。
图7为本发明的串并转换电路实施例。串并转换电路实现将串行的高速信号转换成多比特的并行信号，其中4个相位的时钟由多相位时钟恢复电路产生。
图8为本发明的多相位时钟产生和恢复电路实施例。本发明的多相位时钟产生电路包括m个n级自定时振荡环电路。m个n级自定时振荡环电路通过相互耦合形成高分辨率多相位时钟产生电路。其中m和n的数目根据所需时钟相位的数目，以及时钟的频率进行调整。如产生8个相位的时钟电路n可以取8。在本实施例中，为了产生4个相位的时钟，n为4。m的数目影响时钟的相位可靠性，m越大，时钟相位的稳定性越高。本实施例中，m为3。
多相位时钟恢复电路的结构和多相位时钟产生电路的结构相似。在本发明实施例中，多相位时钟恢复电路的m和n与多相位时钟产生电路的相同。在实际应用中两者的n须相同，但m可以不同。
本发明例中，四个相位的时钟需要从发送端连接到接收端，使多相位时钟产生和恢复电路能够产生相位耦合效应，从而使发送的多相位时钟和接收的多相位时钟的相位保持稳定的延时，提高接收端数据接收的稳定性。
本发明中的自定时振荡环，其由n级多输入的Muller C_element(延迟触发器)组成构成，其中n是大于等于3的正整数。在多输入Muller C_element组成的自定时振荡环中，根据自定时电路的原理，存在bubble和token两种状态。其中，token定义为振荡环i级中的输出Ci不等于上一级的输出Ci-1的状态。Bubble定义为振荡环i级中的输出Ci等于上一级的输出Ci-1的状态。当满足三个条件时，自定时振荡环可以产生自主振荡。这三个条件分别是：(1)振荡环级数n大于等于3；(2)振荡环中bubble的数量应该大于等于1；(3)振荡环中token的数量为一个正偶数。图9为自定时振荡环单元一种实施方式，自定时振荡环的级数n为4，在自定时振荡环单元一种实施例中，包括一个多输入的Muller C_element单元。
如图10所示，本发明实施例中多输入的Muller C_element具有多组相同的功能的输入。其中F11到F1n，是n组相同的功能的输入。R11到R1n也是相同功能的n组输入。其真值见表一。
表一
Figure GDA0002059323150000041
Figure GDA0002059323150000051
其逻辑表达式是：
Figure GDA0002059323150000052
其中要求F0＝F1＝....＝Fn，R0＝R1＝....＝Rn。
在图10的发明实施例中，多输入的Muller C_element包括两组相同的输入F1和F2，R1和R2。多输入Muller C_element的的输入数目可根据实际需要进行调整，并不限于本发明实施例中方式。Muller C_element有不同的电路结构，本具体实施方式只是其中一例，本发明不限于图10的实施方法。
图11是本发明延时控制电路实施例。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。

Claims (8)

1.一种传输系统，其特征在于，包括相互连接的发送电路和接收电路；
发送电路至少包括一时钟产生电路，接收电路至少包括一时钟恢复电路，时钟产生电路与时钟恢复电路相互耦合；其中
时钟产生电路包括多个相互耦合的发送自定时振荡环；
时钟恢复电路包括多个相互耦合的接收自定时振荡环；
所述发送自定时振荡环包括多个多输入发送延迟触发器；
接收自定时振荡环包括多个多输入接收延迟触发器；
所述多输入发送延迟触发器包括多组发送输入单元，多组发送输入单元中的至少一组用于产生振荡信号，至少一组发送自定时振荡环与其相邻的自定时振荡环耦合；
多输入接收延迟触发器包括多组接收输入单元，多组接收输入单元中的至少一组用于产生振荡信号，至少一组接收自定时振荡环与其相邻的自定时振荡环耦合。
2.根据权利要求1所述的传输系统，其特征在于，发送电路与接收电路通过互连线连接。
3.根据权利要求2所述的传输系统，其特征在于，互连线为金属互连线。
4.根据权利要求2或3所述的传输系统，其特征在于，在互连线上设置直流偏置电压。
5.根据权利要求1所述的传输系统，其特征在于，发送电路还包括一预加重电路。
6.根据权利要求1、2或5所述的传输系统，其特征在于，发送电路还包括一低摆幅信号产生电路。
7.根据权利要求1所述的传输系统，其特征在于，接收电路包括一灵敏放大电路。
8.根据权利要求1或7所述的传输系统，其特征在于，接收电路包括一均衡电路。
CN201910222966.2A 2019-03-22 2019-03-22 传输系统 Active CN110059041B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910222966.2A CN110059041B (zh) 2019-03-22 2019-03-22 传输系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910222966.2A CN110059041B (zh) 2019-03-22 2019-03-22 传输系统

Publications (2)

Publication Number Publication Date
CN110059041A CN110059041A (zh) 2019-07-26
CN110059041B true CN110059041B (zh) 2021-09-28

Family

ID=67317269

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910222966.2A Active CN110059041B (zh) 2019-03-22 2019-03-22 传输系统

Country Status (1)

Country Link
CN (1) CN110059041B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111538475B (zh) * 2020-03-25 2023-06-23 上海交通大学 基于fpga的真随机数发生器构建系统及方法
CN114143239B (zh) * 2021-11-16 2023-10-03 上海赫千电子科技有限公司 一种应用于fpga以太网测试设备的防丢包方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001209454A (ja) * 2000-01-27 2001-08-03 Sony Corp クロック生成回路
US20030112896A1 (en) * 2001-07-11 2003-06-19 Raghavan Sreen A. Multi-channel communications transceiver
US6903537B2 (en) * 2003-10-22 2005-06-07 Aimtron Technology Corp. Switching DC-to-DC converter with multiple output voltages
TW200620938A (en) * 2004-09-07 2006-06-16 Nec Electronics Corp Synchronization device and semiconductor device
EP1964261B1 (en) * 2005-12-12 2011-03-02 Nxp B.V. Electric circuit for and method of generating a clock signal
JP5494252B2 (ja) * 2009-09-11 2014-05-14 ソニー株式会社 同期発振器、クロック再生装置、クロック分配回路、およびマルチモード注入回路
US20160285624A1 (en) * 2015-03-26 2016-09-29 Intel Corporation Pseudorandom bit sequences in an interconnect

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
《A clock-less transceiver for global interconnect》;Jian-Fei Jiang等;《2011 IEEE/IFIP 19th International Conference on VLSI and System-on-Chip》;20111231;184-187 *
《一种基于Muller流水线的异步流水线物理实现流程》;王兵等;《上海交通大学学报》;20080731;第42卷(第7期);1173-1177 *

Also Published As

Publication number Publication date
CN110059041A (zh) 2019-07-26

Similar Documents

Publication Publication Date Title
EP3248290B1 (en) Serializing transmitter
US8103898B2 (en) Explicit skew interface for mitigating crosstalk and simultaneous switching noise
US7006021B1 (en) Low power serializer circuit and method
US7576584B2 (en) Clock generators for generation of in-phase and quadrature clock signals
US10419204B2 (en) Serializer-deserializer with frequency doubler
US8817929B2 (en) Transmission circuit and communication system
US20130002300A1 (en) Serializing transmitter
US7482841B1 (en) Differential bang-bang phase detector (BBPD) with latency reduction
CN108736897B (zh) 应用于高速接口物理层芯片的并串转换电路及装置
JP6826545B2 (ja) シリアルデータストリームを処理するための装置
CN110059041B (zh) 传输系统
US9900014B2 (en) Frequency dividing circuit and semiconductor integrated circuit
EP3248289A1 (en) Serializing transmitter
US10141949B1 (en) Modular serializer and deserializer
CN103592594B (zh) 电路测试系统及电路测试方法
JP5364518B2 (ja) 信号処理回路
KR102684734B1 (ko) 저전력 고속 cmos 클록 생성 회로
CN113127403B (zh) 半导体芯片
CN109787619B (zh) 多相位时钟产生电路
CN102754407A (zh) 在低等待时间串行互连架构中提供反馈回路
JP2010283816A5 (zh)
KR100418017B1 (ko) 데이터 및 클럭 복원회로
JP4477372B2 (ja) 信号処理回路
Allasvand et al. A CMOS 3.2-Gb/s New Scheme for Serial Link MPPM Modulator
CN118316458A (zh) 一种高速10：1并串转换电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant